JPH0563142A - 側方張出しスタツク型キヤパシタ - Google Patents

Abstract

(57)【要約】 修正されるスタック型キャパシタの記憶セル製造プロセ
スを使用するように成した、側方張出しスタック型キャ
パシタ（ＬＥＳＣ）である。当該ＬＥＳＣは、球状に終
端するＶ字型の断面を有するポリシリコン構造によって
形成される。当該ＬＥＳＣの記憶節点プレート（９１）
は、ポリシリコン（９３）によって被覆され、誘電体
（９２）がそれらの間において挾持されるようにして、
埋設接点（５４）を介してアクセス装置の活性領域（２
１）に対して接続する。当該プレート（９１）は、隣接
する記憶節点にまで延在するが、所定のリソグラフィ技
術の限界解像度の寸法より小さい分だけ隣接する節点か
ら隔離される。当該ポリシリコン構造の追加は、通常の
埋設デジット線スタック型キャパシタ・セルのために画
成される表面領域を拡張することなくして、記憶能力を
５０％増大させるのである。

Description

【発明の詳細な説明】

【０００１】本発明は、半導体回路のメモリ記憶装置に
関し、より詳細には、高密度のダイナミック・ランダム
アクセス・メモリ（ＤＲＡＭ）アレイにおいて使用され
る３次元のスタック型セル・キャパシタの設計に関する
ものである。

【０００２】動的半導体のメモリ記憶装置において、記
憶節点のキャパシタ・セル・プレートは、回路の作動の
間に存在し得る寄生容量及びノイズにも関わらず十分な
電荷即ち静電容量を保持するに足る十分な大きさである
ことが肝要である。大抵の半導体集積回路の場合に言え
ることであるが、回路密度は、かなりの安定した比率で
増大し続けている。記憶節点の静電容量を維持するとい
う問題は、ＤＲＡＭアレイの密度がメモリ装置の未来世
代に渡って増大し続けているので、特に重要である。

【０００３】必要な記憶能力を維持しつつ記憶セルを高
密度に詰め込むという能力は、拡張されるメモリ・アレ
イ装置の未来世代が成功裡に製造される場合には、半導
体製造技術の決定的な必要条件となる。

【０００４】高密度に詰め込まれたメモリ装置において
記憶節点のサイズを増大させると同時に維持するという
１つの方法は、「スタック型記憶セル」設計の利用に拠
るものである。この技術に拠れば、多結晶シリコン（ポ
リシリコン又はポリ）のような導電物質から成る２つの
層は、各々のポリ層の間に挾持される誘電体層と共にシ
リコン・ウェーハ上におけるアクセス装置を覆って被着
される。このような様式において製造されるセルは、ス
タック型キャパシタ・セル（ＳＴＣ）として周知のもの
である。そのようなセルは、キャパシタ・プレートのア
クセス装置上における間隙を利用し、低いソフトエラー
比率（ＳＥＲ）を有するものであり、高い誘電率を有す
るプレート間絶縁層と共に使用されることが可能であ
る。

【０００５】しかし、記憶電極面積がそれ自身のセル面
積の限界内に制限されるので、従来型のＳＴＣキャパシ
タによって十分な記憶容量を獲得することは困難であ
る。更に、一旦絶縁体の厚さが適切に基準設定される
と、ＳＴＣキャパシタ内のポリ層間において高い絶縁破
壊特性を維持することも主要な関心事となる。

【０００６】Ｔ・エマ（Ｔ．Ｅｍａ）、Ｓ．カワナゴ
（Ｓ．Ｋａｗａｎａｇｏ）、Ｔ．ニシ（Ｔ．Ｎｉｓｈ
ｉ）、Ｓ．ヨシダ（Ｓ．Ｙｏｓｈｉｄａ）、Ｈ．ニシベ
（Ｈ．Ｎｉｓｈｉｂｅ）、Ｔ．ヤブ（Ｔ．Ｙａｂｕ）、
Ｙ．コダマ（Ｙ．Ｋｏｄａｍａ）、Ｔ．ナカノ（Ｔ．Ｎ
ａｋａｎｏ）及びＭ．タグチ（Ｍ．Ｔａｇｕｃｈｉ）に
よって、「１６メガビット及び６４メガビットのＤＲＡ
Ｍ用の３次元スタック型キャパシタ・セル（３−Ｄｉｍ
ｅｎｓｉｏｎａｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏ
ｒ Ｃｅｌｌ Ｆｏｒ １６Ｍ Ａｎｄ ６４Ｍ ＤＲ
ＡＭｓ）」という標題を付けて、ＩＥＤＭ，Ｄｉｇ．Ｔ
ｅｃｈ．Ｐａｐｅｒｓの１９８８年版の５９２−５９５
ページに提出され、本文に引例として組み込まれること
になる文書は、３次元スタック型キャパシタのフィン構
造を議論している。

【０００７】フィン構造及びその展開は、上述の論文の
５９３ページの図１において示されている。その記憶節
点は、フィンと呼ばれる２つのポリシリコン層によって
フィンの間の間隙を備えて形成される（フィンの個数は
増大され得るが、適用された設計規則によって制限され
る）。キャパシタの誘電体膜は、それらのフィンを覆い
間隙の中にも充填されるポリシリコン・フィン（キャパ
シタ・セル・プレートとして使用される）の全表面を囲
繞する。この設計は、最新の方法を利用して製造される
ことが可能であり、記憶容量を増大させるが、セル・プ
レートを形作る数個のフィンの厚さの合計が最小機構の
寸法よりも遥かに大きいので、高度なサブミクロン
（０．２ミクロンのような）の設計規則のＤＲＡＭセル
に適合するものではない。更に、このフィン構造を実現
するために必要な工程の流れは、２本の隣接するワード
線及びデジット線の間における精密な位置合わせを要求
する。記憶節点ポリをより大きなセル面積に対する記憶
節点接触リード線にオーバーラップせしめるという要求
事項を伴う位置合わせは、前述したような０．２ミクロ
ンの設計規則には適合しないのである。

【０００８】更に、Ｓ．イノウエ（Ｓ．Ｉｎｏｕｅ）、
Ｋ．ヒエダ（Ｋ．Ｈｉｅｄａ）、Ａ．ニタヤマ（Ａ．Ｎ
ｉｔａｙａｍａ）、Ｆ．ホリグチ（Ｆ．Ｈｏｒｉｇｕｃ
ｈｉ）及びＦ．マスオカ（Ｆ．Ｍａｓｕｏｋａ）によっ
て、「６４メガビットＤＲＡＭ用の展開スタック型キャ
パシタ（ＳＳＣ）セル（Ａ ＳｐｒｅａｄＳｔａｃｋｅ
ｄ Ｃａｐａｃｉｔｏｒ（ＳＳＣ）Ｃｅｌｌ Ｆｏｒ
６４ＭＢｉｔ ＤＲＡＭｓ）」という標題を付けて、Ｉ
ＥＤＭ，Ｄｉｇ． Ｔｅｃｈ． Ｐａｐｅｒｓの１９８
９年版の３１−３４ページに提出され、本文に引例とし
て組み込まれることになる文書では、隣接する第２のメ
モリ・セル領域にまで拡張される第１のメモリ・セルの
記憶電極を議論している。

【０００９】ＳＳＣセルの製造プロセス（３２ページの
図２を参照）は、第１のメモリ・セルから隣接するメモ
リ・セルにまで拡張され或いはその反対に拡張されるデ
ジット線上に被着される記憶電極から始まる。この結
果、各々の記憶電極が２つのメモリ・セル領域を占める
ことが可能であり、従って１つのメモリ・セルの記憶容
量をほぼ２倍にすることになるスタック型キャパシタ装
置が産み出される。

【００１０】しかし、このＳＳＣプロセスは、複雑で、
少なくとも２回のマスキングを標準プロセスに対して付
け加えるものであり、自動的に整列配置される接点と共
には実行され得ないのである。

【００１１】本発明は、追加の写真製版段階なしで自動
的に整列配置される接点を利用することによって、既存
のスタック型キャパシタ製造プロセスを、３次元スタッ
ク型キャパシタ・セルを製造するように発展させるもの
である。

【００１２】本発明は、高密度／大容量ＤＲＡＭ（ダイ
ナミック・ランダムアクセス・メモリ）の製造プロセス
において記憶セルの表面積を最大化することに導かれる
ものである。既存のスタック型キャパシタ製造プロセス
は、記憶セルとして画成される３次元の側方張出しスタ
ック型キャパシタ（ＬＥＳＣ）を製造するように修正さ
れることになる。

【００１３】シリコン・ウェーハが従来通りの工程段階
を利用して準備された後、本発明は、２本の隣接するデ
ジット線に対して垂直に走る３本の隣接するワード線に
よって形成される位相に対して整合する側方に伸長した
ポリシリコンを有するように成したＶ字型のポリ構造を
作成することによって、ＬＥＳＣを開発し、各々の記憶
セル毎に増大したキャパシタ・プレートの表面積を産み
出すのである。このような構造は、従来型のＳＴＣセル
の静電容量を４０％から５０％又はそれ以上に増大させ
る可能性を有する。

【００１４】本発明は、図１から図１２の各図に示され
る順序において、高密度／大容量ＤＲＡＭの製造プロセ
スにおける記憶セルの表面積を最大化することに導かれ
るものである。シリコン・ウェーハは、セル・アレイを
画成するポイントまでは従来通りの工程段階を利用して
準備される。キャパシタの製造は、以下の通りに続行す
ることになる。

【００１５】各々のセルのキャパシタはセル内における
埋設接点と接触することになり、キャパシタは隣接する
セルの活性領域にまで延在することになる。アレイ内に
おける各々の活性領域は、厚いフィールド酸化物によっ
て互いに隔離され、交互嵌合される縦列及び交互嵌合さ
れない横列の中に配列される。活性領域は、所望の用途
に応じてＮＭＯＳ又はＰＭＯＳ型のＦＥＴとしてドーピ
ングされ得ることになる有効なＭＯＳトランジスタを形
成するために使用されるものである。

【００１６】図１は、デジット線４２、ワード線２２、
活性領域２１、及びＬＥＳＣ記憶節点プレート９１から
成る主要な構成要素を備えて完成した多層式メモリ・ア
レイの一部の頂部平面図を示している。活性領域２１
は、各々の隣接する活性領域を横列方向（平行ワード線
２２によって規定される）において互いに混交せしめる
ことによって、活性領域２１の交互嵌合された平行横列
を形成するようにして埋め込まれた。縦列方向（平行デ
ジット線４２によって規定される）では、各々の隣接す
る活性領域２１は、端と端が接するように走ることによ
って活性領域２１の交互嵌合されない平行縦列を形成す
ることになる。当該実施例（ＬＥＳＣ）のスタック型キ
ャパシタ構造は、デジット線４２ばかりでなくワード線
２２に関しても自動的に整列配置されている。

【００１７】図２において示されるように、シリサイド
２３及び誘電体２４（酸化物又は窒化物のいずれか）に
よって被覆され、更に誘電体スペーサ２６（酸化物又は
窒化物のいずれか）によって連続する導電層から隔離さ
れるように成した平行なポリ・ワード線２２は、ゲート
酸化物２５の薄膜又はフィールド酸化物２７の厚膜を覆
って予め被着された。活性領域２１は、従来通りの工程
段階によって、嵩高のシリコン・ウェーハ２０を貫通す
る所望の導電率の形式のものとなるように適切にドーピ
ングされたものである。これで、ウェーハは、ワード線
２２に対して垂直に走ることになるデジット線形成のた
めの用意が整ったのである。

【００１８】図３は、デジット線４２、記憶節点接触部
５４、活性領域２１、及び記憶キャパシタ・プレート９
１を示している製造過程にあるウェーハの一部の頂部平
面図を示すものである。

【００１９】図４において示されるように、酸化物層４
１は、ウェーハ・アレイの全表面を覆うようにして被着
され、埋設されるデジット線接点のパターン形成及びエ
ッチングが続いて行われる。ポリシリコン４２、シリサ
イド４３及び誘電体４４のブランケット被覆は、それぞ
れに実行される。誘電体４４は、窒化物であるか又は酸
化物であることが可能であり、その優れた整合性の故に
選ばれる化学蒸着（ＣＶＤ）によって被着される。ポリ
シリコン４２、シリサイド４３及び誘電体４４の各層
は、ポリシリコン４２が予め導電的にドーピングされ、
併せてシリサイド４３が誘電体層４４によって被覆され
た平行デジット線４２として働くようにして、パターン
形成されエッチングされる。デジット線４２は、ワード
線２２（図２に示された）に対して垂直に走り、ウェー
ハ表面に対して整合することによって、デジット線及び
ワード線の両方向に走る波形状の位相を生じることにな
る。ここで、窒化物又は酸化物のような第２の誘電体４
５が被着され、続いて垂直方向の誘電体スペーサ４５を
形成する非等方性のエッチングが行われる。

【００２０】図５において示されるように、デジット線
４２及びそれらの連続的な隔離層は、続いて、これもま
た酸化物又は窒化物である誘電体５１によって、好まし
くはＣＶＤによって５００から２０００オングストロー
ムという好適な厚さにまで被覆される。続いて、スペー
サ４５の存在によってデジット線４２に対して自動的に
整列配置される埋設接点５４は、接点５４の個所以外の
総ての領域をフォトレジスト５２によって被覆すること
によって位置決めされる。適切なフォトマスクを施した
後、露光された誘電体における埋設接点の非等方性エッ
チングは、補足的なスペーサ５３を作成して、接点５４
を位置決めするための開口部をも準備することになる。

【００２１】このポイントまで、工程の流れは、従来通
りのスタック型キャパシタ・セルから成るアレイの工程
の流れに従うものであった。このポイント以降、当該プ
ロセスは、ＬＥＳＣ型記憶キャパシタを有するアレイに
独特のものである。

【００２２】図６において示されるように、フォトレジ
スト５２（図５の）が除去された後、整合的なポリ層６
１が、好ましくは低温被覆によってアレイの全表面を覆
って被着され、埋設接点５４を介して活性領域２１に連
結することになる。低温被覆の使用は、その表面積を潜
在的に２倍にすることになる凸凹に構成された表面をポ
リ層６１に持たせることになる。ポリ６１の被着及びド
ーピングに続いて、窒化物６２の整合的な層が、好まし
くはＣＶＤによって被着される。

【００２３】図７ において示されるように、ポリ層６
１及び窒化物６２は、ＬＥＳＣ記憶セルの記憶節点プレ
ートの一部として機能するようにしてパターン形成され
る。ポリ・プレート６１は、隣接するポリ・ワード線
（このワード線は図７ の断面に平行に走るので、示さ
れていない）を覆って延在し、次の隣接するワード線に
まで続く。プレート６１は、ワード線及びデジット線の
両方向に走る２つの垂直な波形状の位相（デジット線形
成の後で作成される）に対して整合する。図８において
示されるように、補足的な窒化物の部分的な等方性エッ
チング（ウェットエッチング又はドライエッチングのい
ずれか）が窒化物６２上において実行されることが可能
であり、パターン形成されたポリ６１の一部を露出させ
ることになる。このエッチングは、本発明を達成するた
めには必要でないが、未だ完成されていないポリ記憶節
点領域を改良することになるものである。

【００２４】図９ 及び図１０において示されるよう
に、ポリ８１の選択的なポリシリコンが側方に成長さ
れ、ポリ６２を延在させることによってポリ表面を増大
させることになる。図９ は記憶プレートのパターン形
成（図７ ）の後において予測されるポリ８１の側方成
長を示し、図１０は図８ において先に説明された窒化
物の部分的な等方性エッチングに続くことになるポリ８
１の更に大きな側方成長を示している。

【００２５】図１１及び図１２において示されるよう
に、窒化物６２（図９ 及び図１０）は、エッチングさ
れて除去された。側方に成長したポリ８１は、ポリ６１
のＶ字型断面の端部に取付けられる球状の形態を採るこ
とによって、球状に終端するＶ字型のポリ構造９１を形
成し、ＬＥＳＣセルの完成した記憶節点プレートとして
機能することになる。この球状形態のサイズは、ポリ記
憶節点の表面領域の全体を改良するように制御されるこ
とが可能である。これもまた図１１及び図１２において
示されるように、窒化物９２の誘電体層は、ポリ構造９
１に整合するようにして被着される。窒化物９２は、信
頼性の高い酸化物／窒化物の複合誘電体を形成するよう
に僅かに酸化されることも可能であり、或いは、ＬＥＳ
Ｃセルのキャパシタ誘電体として機能するＴａ２０５、
ＳｒＴｉＯ３等のように高い誘電率の材料によって代替
されることも可能である。窒化物９２の被着に続いて、
整合的なポリ９３のブランケット被覆が被着される。ポ
リ構造９１及びポリ９３は、活性領域２１に関して所望
される導電率の形式に従って、ｎ型又はｐ型のいずれか
に導電的にドーピングされる。これで、ポリ９３は、ア
レイ内における総てのＬＥＳＣ記憶キャパシタに共通す
るセル・プレートにもなるＬＥＳＣ記憶セルの頂部ポリ
・キャパシタのセル・プレートとして機能することにな
る。

【００２６】ポリ・プレート９１の形成によって、実質
的なキャパシタ・プレートの表面積は記憶節点において
獲得されることになる。静電容量は主にキャパシタのセ
ル・プレートの表面積によって影響されるので、球状に
終端するＶ字型断面の３次元ＬＥＳＣ構造によって獲得
される追加面積は、スタック型キャパシタの記憶セルを
画成するために必要な空間より大きな空間を必要とする
ことなく、従来型のＳＴＣキャパシタのものに対して静
電容量における５０％の追加又はそれ以上の増大を提供
することが可能である。実際において、獲得されるその
静電容量は、隣接する記憶節点からの十分な隔離を維持
しつつ許容される選択的なポリシリコンの側方成長の量
に対して直接的に依存することになる。更に、側方成長
の故に、隣接する記憶節点の間の間隙は、所定のリソグ
ラフィ技術の限界解像度の寸法より小さいものであるこ
とも可能である。より小さなセル面積が達成されるの
で、所定の静電容量に関する更に高い密度もまた実現可
能である。

【００２７】本発明は実施例に関連して説明されてきた
が、本文において提示された構造及び工程段階に関して
は、当該分野における熟練者にとって周知である様々な
修正が本文に添付した数件の請求項において記載された
ような本発明から離れることなく為され得るものである
と理解されるべきである。

【図面の簡単な説明】

【図１】デジット線、ワード線、活性領域及び記憶キャ
パシタを示している製造過程にあるウェーハの一部の頂
部平面図である。

【図２】図１の破線Ａ−Ａに沿って得られた断面図であ
る。

【図３】活性領域、デジット線、記憶節点接触部及び記
憶キャパシタを示している製造過程にあるウェーハの一
部の頂部平面図である。

【図４】デジット線の垂直方向の誘電体スペーサの被着
及びエッチングの後における、図３の破線Ａ−Ａに沿っ
て得られた製造過程にあるウェーハの断面図である。

【図５】整合的な誘電体の被着及びそれに続く埋設接点
のフォト・エッチングの後における、製造過程にある図
４のウェーハ部分を示している断面図である。

【図６】フォトレジストの除去、整合的ポリのブランケ
ット被覆、ポリのドーピング及び窒化物のブランケット
被覆の後における、製造過程にある図５のウェーハ部分
を示している断面図である。

【図７ 】誘電体及びポリ記憶節点のそれぞれのパター
ン形成の後における、製造過程にある図６のウェーハ部
分を示している断面図である。

【図８ 】誘電体及びポリ記憶節点のそれぞれのパター
ン形成の後における、製造過程にある図７ のウェーハ
部分を示している断面図である。

【図９ 】ポリの選択的な側方成長の後における、製造
過程にある図７ のウェーハ部分を示している断面図で
ある。

【図１０】ポリの選択的な側方成長の後における、製造
過程にある図８ のウェーハ部分を示している断面図で
ある。

【図１１】窒化物のエッチング、及び整合的な窒化物及
びポリのブランケット被覆の後における、製造過程にあ
る図９ のウェーハ部分を示している断面図である。

【図１２】窒化物のエッチング、及び整合的な窒化物及
びポリのブランケット被覆の後における、製造過程にあ
る図１０のウェーハ部分を示している断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガーテージユ・エス・サンデユー アメリカ合衆国、83706 アイダホ州、ボ イーズ、イースト・グロセスター 2439 (72)発明者 ヒヤン・シー・チヤン アメリカ合衆国、83706 アイダホ州、ボ イーズ、ジケラー・レーン 3675 (72)発明者 ヨウ・チン・リユウ アメリカ合衆国、83704 アイダホ州、ボ イーズ、ウエスト・スーザン・ストリート 9226

Claims (13)

【特許請求の範囲】
1. 【請求項１】 交互嵌合される平行横列及び交互嵌合さ
   れない平行縦列の中に配列されて、隔離手段（２７）に
   よって分離され、各々がデジット線接合部及び記憶節点
   接合部を有するように成した、複数の活性領域（２１）
   と、 各々の活性領域（２１）内におけるデジット線接合部及
   び記憶節点接合部がワード線（２２）によって架橋さ
   れ、各々がゲート誘電体層（２５）によって付随する活
   性領域（２１）から絶縁されるようにして、前記横列に
   沿って整列配置されるように成した、複数の平行な導電
   性ワード線（２２）と、 縦列内において各々のデジット線接合部と電気的に接触
   して、前記ワード線（２２）を覆ってそれに対して垂直
   に走って３次元の波形状の位相を形成し、デジット線
   （４２）及びワード線（２２）が隔離手段（４１）によ
   って互いに電気的に分離されるようにして、前記縦列に
   沿って整列配置されるように成した、複数の平行な導電
   性デジット線（４２）と、 各々のキャパシタが付随する活性領域（２１）との電気
   的接触状態にある記憶節点プレート（９１）とアレイ全
   体に共通するセル・プレート（９３）とを有して、各々
   の記憶節点プレート（９１）が、容量性誘電体層（９
   ２）によって前記セル・プレート（９３）から絶縁さ
   れ、球状形成（８１）される端部を備えたＶ字型の断面
   を有するようにして、各々の活性領域（２１）毎の少な
   くとも１つの記憶キャパシタとを含んで成るように成し
   た、 シリコン基板（２０）上に製造されるＤＲＡＭメモリ・
   アレイ。
2. 【請求項２】 前記キャパシタは、 複数の頂点及び凹みを有する前記波形状の位相に対して
   整合し、第１及び第２の端部を有するＶ字型の構成要素
   を形成して、前記第１端部において前記記憶節点接合部
   に接触（５４）し、前記第２端部が厚い酸化物（５１）
   によって隣接する活性領域（２１）から隔離されるよう
   に成した、導電的にドーピングされる第１のポリシリコ
   ン層（６１）と、 前記第１ポリシリコン層（６１）に対して取付けられ、
   前記第１ポリシリコンのＶ字型構成要素（６１）を球状
   に終端するＶ字型の構成要素（８１）の中へ延在させる
   ようにして、前記記憶節点プレート（９１）を形成する
   ように成した、導電的にドーピングされる第２のポリシ
   リコン層（８１）と、 前記第１端部における前記接点（５４）及び前記第２端
   部における前記隔離（５１）の区域を除いて前記記憶節
   点プレート（９１）に隣接して同延的に広がるように成
   した、前記キャパシタ誘電体（９２）の絶縁層と、 前記セル・プレート（９３）を形成して、前記セル・プ
   レート（９３）が上部及び下部の表面を有して前記キャ
   パシタ誘電体層（９２）に隣接して同延的に広がるよう
   に成した、導電的にドーピングされる第３のポリシリコ
   ン層（９３）とを含んで成るように成した、 請求項１に記載のメモリ・アレイ。
3. 【請求項３】 前記第１及び第２のポリシリコン層（６
   １，８１）は凸凹に構成された表面を有するように成し
   た、請求項２に記載の構造。
4. 【請求項４】 交互嵌合される平行横列及び交互嵌合さ
   れない平行縦列の中に配列されて別個に隔離される複数
   の活性領域（２１）を作成し、 各々の活性領域（２１）の頂部にゲート誘電体層（２
   ５）を作成し、 アレイの表面上に第１の導電層（２２，２３）を被着
   し、 前記第１導電層（２２，２３）上に第１の誘電体層（２
   ４）を被着し、 前記第１導電層（２２，２３）及び前記第１誘電体層
   （２４）にマスキング及びエッチングを行って、前記横
   列に沿って整列配置される複数の平行な導電性ワード線
   （２２）を形成し、各々の前記ワード線（２２）が前記
   ゲート誘電体層（２５）の残存物によって分離される各
   々の前記活性領域（２１）の内側部分を避けて通るよう
   に成し、 各々の前記ワード線（２２）の対向側面における各々の
   前記活性領域（２１）内において導電的にドーピングさ
   れるデジット線接合部及び記憶節点接合部を作成し、 前記第１導電層（２２，２３）及び前記第１誘電体層
   （２４）のパターン形成された縁部に隣接して第１の誘
   電体スペーサ（２６）を形成し、 前記アレイ表面上に第２の誘電体層（４１）を被着し、 各々の前記活性領域（２１）内における各々の前記デジ
   ット線接合部において整列配置される第１の埋設接点個
   所を作成し、 前記アレイ表面上に第２の導電層（４２，４３）を被着
   して、前記第２導電層（４２，４３）が前記第１埋設接
   点個所において前記デジット線接合部と直接に接触する
   ように成し、 前記第２導電層（４２，４３）上に第３の誘電体層（４
   ４）を被着し、 前記第２導電層（４２，４３）及び前記第３誘電体層
   （４４）にマスキング及びエッチングを行って、前記縦
   列に沿って整列配置される複数の平行な導電性デジット
   線（４２）を形成し、デジット線（４２）が縦列内にお
   ける各々のデジット線接合部において電気的に接触し
   て、前記デジット線（４２）が前記ワード線（２２）を
   覆ってそれに対して垂直に走って３次元の波形状の位相
   を形成するように成し、 前記第２導電層（４２，４３）及び前記第３誘電体層
   （４４）のパターン形成された縁部に隣接して第２の誘
   電体スペーサ（４５）を形成し、 前記彼形状の位相の前記アレイ表面上に第１の酸化物層
   （５１）を被着し、 各々の前記活性領域（２１）内における各々の前記記憶
   節点接合部において整列配置される第２の埋設接点個所
   （５４）を作成し、 既存の位相に応じて前記波形状の位相を呈する前記アレ
   イ表面上に第３の導電層（６１）を被着し、前記第３導
   電層（６１）が前記第２埋設接点個所（５４）において
   前記記憶節点接合部と接触するように成し、 第４の誘電体層（６２）を被着し、 前記第３導電層（６１）及び前記第４誘電体層（６２）
   にパターン形成を行って、各々の前記記憶節点接合部に
   おいて記憶節点プレートの一部を形成し、前記記憶節点
   プレート部がＶ字型の断面を有するように成し、 第４の導電層（８１）を選択的に被着し、前記第４導電
   層（８１）が前記第３導電層（６１）に取付けられるよ
   うにして、球状に終端したＶ字型の断面を有する完成し
   た記憶節点プレート（９１）を形成し、 前記第４誘電体層（６２）を等方性にエッチングし、 前記記憶節点プレート（９１）に隣接して同延的に広が
   り前記アレイ表面とも隣接するようにしてセル誘電体層
   （９２）を被着し、 前記セル誘電体層（９２）に隣接して同延的に広がるよ
   うにして第５の導電層（９３）を被着し、メモリ・アレ
   イ全体に共通するセル・プレート（９３）を形成すると
   いう、一連の段階を含んで成る、 シリコン基板（２０）上にＤＲＡＭアレイを製造するプ
   ロセス。
5. 【請求項５】 前記ゲート誘電体層（２５）及び前記第
   ３誘電体層（４４）は酸化物であるように成した、請求
   項４に記載のプロセス。
6. 【請求項６】 前記第１導電層（２２，２３）及び前記
   第２導電層（４２，４３）は、タングステン・シリサイ
   ド（２３，４３）及びドーピングされたポリシリコン
   （２２，４２）の層から構成されるように成した、請求
   項４に記載のプロセス。
7. 【請求項７】 前記第１誘電体層（２４）及び前記第２
   誘電体層（４１）は本質的に酸化物又は窒化物から成る
   グループから選択されるように成した、請求項４に記載
   のプロセス。
8. 【請求項８】 前記第１及び前記第２の埋設接点は自動
   的に整列配置されるように成した、請求項４に記載のプ
   ロセス。
9. 【請求項９】 前記第３導電層（６１）、前記第４導電
   層（８１）及び前記第５導電層（９３）は、ドーピング
   されたポリシリコンであるように成した、請求項４に記
   載のプロセス。
10. 【請求項１０】 前記第３導電層（６１）及び前記第４
    導電層（８１）は、低温被覆によって被着されるように
    成した、請求項９に記載のプロセス。
11. 【請求項１１】 前記第２誘電体層（４１）、前記第３
    誘電体層（４４）及び前記第４誘電体層（６２）は、化
    学蒸着によって被着されるように成した、請求項４に記
    載のプロセス。
12. 【請求項１２】 前記第４誘電体層（６２）及び前記セ
    ル誘電体層（９２）は窒化物であるように成した、請求
    項４に記載のプロセス。
13. 【請求項１３】 前記第４誘電体層（６２）の前記パタ
    ーン形成には、第１の記憶節点エッチング段階と、それ
    に続く部分的な窒化物の等方性エッチング段階が包含さ
    れるように成した、請求項４に記載のプロセス。