JPH0563070A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH0563070A JPH0563070A JP22268191A JP22268191A JPH0563070A JP H0563070 A JPH0563070 A JP H0563070A JP 22268191 A JP22268191 A JP 22268191A JP 22268191 A JP22268191 A JP 22268191A JP H0563070 A JPH0563070 A JP H0563070A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に整流回路、平滑回路を同一基板上に集
積した高集積デバイス及びその製造方法に関する。近年
の半導体装置の高集積化に伴い、従来は外付けされてい
た整流回路や平滑回路を構成するダイオードやコンデン
サを同一基板上に集積するワンチップ化のニーズが強く
なってきている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a highly integrated device in which a rectifying circuit and a smoothing circuit are integrated on the same substrate and a manufacturing method thereof. As semiconductor devices have become highly integrated in recent years, there is an increasing need for one-chip integration of diodes and capacitors, which are conventionally provided as external rectifier circuits and smoothing circuits, on the same substrate.
【0002】[0002]
【従来の技術】例えば、図5(a)に示されるような全
波整流回路を同一基板上に集積する場合、全波整流回路
を構成する個々のダイオードの電位を浮遊電位とするこ
とが必要とされるため、同一基板上の他のMOS(Meta
l-Oxide-Semiconductor )トランジスタやバイポーラト
ランジスタ等との完全な電気的分離が要求される。2. Description of the Related Art For example, when a full-wave rectifier circuit as shown in FIG. 5A is integrated on the same substrate, it is necessary to make the potential of each diode constituting the full-wave rectifier circuit a floating potential. Therefore, other MOS (Meta
l-Oxide-Semiconductor) Complete electrical isolation from transistors and bipolar transistors is required.
【0003】しかし、従来のpn接合分離を用いた素子
分離方法では、こうした完全な電気的分離を実現するこ
とができない。即ち、pn接合分離はその分離領域を最
も低い電位に落とし、高電位領域から高電位領域へ流れ
る電流を阻止するものであるから、交流電圧を印加する
場合、その最も電位の低い領域を確定することができな
いため、意図しない電流パスができてしまう。However, the conventional element isolation method using pn junction isolation cannot realize such complete electrical isolation. That is, since the pn junction isolation lowers the isolation region to the lowest potential and blocks the current flowing from the high potential region to the high potential region, when AC voltage is applied, the region having the lowest potential is determined. Since this is not possible, an unintended current path will be created.
【0004】従って、従来のpn接合によって分離され
たダイオードによって整流回路を構成しても、十分な整
流作用を発揮することができないため、全波整流回路を
同一基板上に形成することはできなかった。Therefore, even if the rectifier circuit is constructed by the diodes separated by the conventional pn junction, the full-wave rectifier circuit cannot be formed on the same substrate because it cannot exhibit a sufficient rectifying action. It was
【0005】[0005]
【発明が解決しようとする課題】従って、整流回路や平
滑回路を同一基板上に集積するワンチップ化を実現する
ためには、従来のpn接合分離に代わり、整流回路を構
成するダイオードの電位を浮遊電位とすることができる
完全分離を行なうことが課題となっていた。そこで本発
明は、ダイオードを他の素子から完全分離し、これらの
ダイオードによって構成される整流回路を同一基板上に
集積した半導体装置及びその製造方法を提供することを
目的とする。Therefore, in order to realize a one-chip integration in which a rectifying circuit and a smoothing circuit are integrated on the same substrate, the potential of the diode forming the rectifying circuit is changed in place of the conventional pn junction separation. It has been a subject to perform complete separation that can be made into a floating potential. Therefore, an object of the present invention is to provide a semiconductor device in which a diode is completely separated from other elements, and a rectifying circuit composed of these diodes is integrated on the same substrate, and a manufacturing method thereof.
【0006】[0006]
【課題を解決するための手段】上記課題は、絶縁体面を
有する基板と、前記基板の前記絶縁体面上に形成された
半導体層と、前記半導体層に形成され、整流回路を構成
する複数のダイオードと、前記半導体層に形成されたト
ランジスタとを有し、少なくとも前記複数のダイオード
が、それぞれ電気的に完全分離されていることを特徴と
する半導体装置によって達成される。Means for Solving the Problems The above-mentioned problems are solved by a substrate having an insulator surface, a semiconductor layer formed on the insulator surface of the substrate, and a plurality of diodes formed in the semiconductor layer and forming a rectifying circuit. And a transistor formed in the semiconductor layer, and at least the plurality of diodes are electrically isolated from each other.
【0007】また、上記の半導体装置において、前記ダ
イオードが、前記絶縁体面に達するように前記半導体層
に形成されたトレンチによって電気的に完全分離されて
いることを特徴とする半導体装置によって達成される。
また、上記の半導体装置において、前記トランジスタ
が、前記絶縁体面に達するように前記半導体層に形成さ
れたトレンチによって電気的に完全分離されていること
を特徴とする半導体装置によって達成される。Further, in the above semiconductor device, the diode is electrically completely separated by a trench formed in the semiconductor layer so as to reach the insulator surface. ..
Further, in the above semiconductor device, the transistor is electrically completely separated by a trench formed in the semiconductor layer so as to reach the insulator surface.
【0008】また、上記の半導体装置において、前記ト
レンチの少なくとも一部が、V溝形状をなしていること
を特徴とする半導体装置によって達成される。また、上
記の半導体装置において、前記トレンチの少なくとも一
部が、U溝形状をなしていることを特徴とする半導体装
置によって達成される。また、上記の半導体装置におい
て、前記ダイオードの周囲に形成された前記トレンチ
が、V溝形状をなし、前記トランジスタの周囲に形成さ
れた前記トレンチが、U溝形状をなしていることを特徴
とする半導体装置によって達成される。In the above semiconductor device, at least a part of the trench has a V-groove shape. Moreover, in the above semiconductor device, at least a part of the trench has a U-groove shape. Further, in the above semiconductor device, the trench formed around the diode has a V-shaped groove, and the trench formed around the transistor has a U-shaped groove. Achieved by semiconductor devices.
【0009】また、上記の半導体装置において、前記ト
レンチに、絶縁膜を介してポリシリコンが充填されてい
ることを特徴とする半導体装置によって達成される。ま
た、上記の半導体装置において、前記トレンチに、絶縁
物が充填されていることを特徴とする半導体装置によっ
て達成される。また、上記の半導体装置において、前記
ダイオードが、前記絶縁体面に達するように前記半導体
層に形成されたLOCOS分離膜によって電気的に完全
分離されていることを特徴とする半導体装置によって達
成される。Further, in the above semiconductor device, the trench is filled with polysilicon via an insulating film. Moreover, in the above semiconductor device, the trench is filled with an insulating material. Also, in the above semiconductor device, the diode is electrically completely isolated by a LOCOS isolation film formed in the semiconductor layer so as to reach the insulator surface.
【0010】また、上記の半導体装置において、前記複
数のダイオードの少なくとも一部が、ショットキーバリ
アダイオードであることを特徴とする半導体装置によっ
て達成される。また、上記の半導体装置において、前記
複数のダイオードの少なくとも一部が、pn接合ダイオ
ードであることを特徴とする半導体装置によって達成さ
れる。In the above semiconductor device, at least some of the plurality of diodes are Schottky barrier diodes. Further, in the above semiconductor device, at least a part of the plurality of diodes is a pn junction diode.
【0011】また、上記課題は、絶縁体面を有する基板
の前記絶縁体面上に、半導体層を形成する工程と、前記
半導体層に、前記絶縁体面に達するトレンチを形成し、
素子領域を電気的に完全分離する工程と、前記トレンチ
によって完全分離された複数の素子領域にそれぞれダイ
オードを形成する工程と、前記半導体層に、トランジス
タを形成する工程と、複数の前記ダイオードを配線して
整流回路を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成される。Further, the above object is to form a semiconductor layer on the insulator surface of a substrate having an insulator surface, and to form a trench reaching the insulator surface in the semiconductor layer,
A step of electrically completely isolating the element region, a step of forming a diode in each of the plurality of element regions completely separated by the trench, a step of forming a transistor in the semiconductor layer, and a wiring of the plurality of diodes. And a step of forming a rectifying circuit to obtain a semiconductor device.
【0012】また、上記の半導体装置の製造方法におい
て、前記半導体層に前記絶縁体面に達するトレンチを形
成し、前記トレンチによって完全分離された素子領域に
前記トランジスタを形成する工程を有することを特徴と
する半導体装置の製造方法によって達成される。The method of manufacturing a semiconductor device may further include forming a trench reaching the insulator surface in the semiconductor layer, and forming the transistor in an element region completely separated by the trench. It is achieved by the method for manufacturing a semiconductor device.
【0013】[0013]
【作用】以上のように本発明は、いわゆるSOI(Seic
onductorOn Insulator )構造を用い、絶縁体面を有す
る基板上の半導体層が絶縁体面に達するトレンチ又はL
OCOS分離膜を形成し、このトレンチ又はLOCOS
分離膜によって完全分離された素子領域にダイオードを
形成することにより、その電位を浮遊電位とすることが
できるため、これらのダイオードによって構成される整
流回路を同一基板上に集積した半導体装置を実現するこ
とができる。As described above, the present invention is a so-called SOI (Seic
OnductorOn Insulator) structure, a semiconductor layer on a substrate having an insulator surface reaches the insulator surface, or a trench or L
An OCOS isolation film is formed, and this trench or LOCOS is formed.
By forming a diode in the element region completely separated by the separation film, the potential of the diode can be set to a floating potential, so that a semiconductor device in which a rectifier circuit including these diodes is integrated on the same substrate is realized. be able to.
【0014】[0014]
【実施例】以下、本発明を図示する実施例に基づいて説
明する。図1は、本発明の第1の実施例による半導体装
置を示す断面図である。例えばシリコン基板からなる支
持基板11上に、例えば厚さ1μmのシリコン酸化膜か
らなる基板間絶縁膜12を介して、厚さ2〜4μmのn
型(100)シリコン薄膜13を設けた、いわゆるn型
SOI基板14が形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below based on illustrated embodiments. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention. For example, on a support substrate 11 made of a silicon substrate, an n-thickness of 2 to 4 μm is provided via an inter-substrate insulating film 12 made of a silicon oxide film having a thickness of 1 μm, for example.
A so-called n-type SOI substrate 14 provided with a type (100) silicon thin film 13 is formed.
【0015】また、このn型SOI基板14上には、基
板間絶縁膜12にまで達するV溝18が形成されてい
る。そしてこのV溝18には、その側壁に形成された厚
さ300〜500nmのシリコン酸化膜19を介して、
ポリシリコン層20が充填されている。また、このポリ
シリコン層20表面にはシリコン酸化膜21が形成され
ている。更に、n型シリコン薄膜13上には、選択酸化
によりLOCOS酸化膜22が形成されている。Further, a V groove 18 reaching the inter-substrate insulating film 12 is formed on the n-type SOI substrate 14. Then, in the V-groove 18, a silicon oxide film 19 having a thickness of 300 to 500 nm formed on the side wall thereof is provided,
A polysilicon layer 20 is filled. A silicon oxide film 21 is formed on the surface of the polysilicon layer 20. Further, a LOCOS oxide film 22 is formed on the n-type silicon thin film 13 by selective oxidation.
【0016】こうしてシリコン酸化膜19を介してポリ
シリコン層20が充填されているV溝18によって周囲
を囲まれたn型シリコン薄膜13が、他のn型シリコン
薄膜13から電気的に完全分離されている。また、n型
シリコン薄膜13上に、所定の厚さのシリコン酸化膜2
3を介して、ポリシリコン等からなるコンデンサ電極2
4が形成されている。即ち、シリコン酸化膜23を間に
挟んだn型シリコン薄膜13とコンデンサ電極24とか
らなるコンデンサ25が形成されている。Thus, the n-type silicon thin film 13 surrounded by the V-groove 18 filled with the polysilicon layer 20 through the silicon oxide film 19 is completely electrically separated from the other n-type silicon thin films 13. ing. In addition, the silicon oxide film 2 having a predetermined thickness is formed on the n-type silicon thin film 13.
Capacitor electrode 2 made of polysilicon or the like via 3
4 are formed. That is, the capacitor 25 including the n-type silicon thin film 13 and the capacitor electrode 24 sandwiching the silicon oxide film 23 is formed.
【0017】また、V溝18によって完全分離されたn
型シリコン薄膜13表面には、n+ 型コンタクト領域2
6が形成されている。そして全面に成長させた層間絶縁
膜27の開口部を介して、n+ 型コンタクト領域26、
n型シリコン薄膜13、及びコンデンサ電極24上に
は、例えばAl(アルミニウム)からなるメタル電極2
8、29、30がそれぞれ形成されている。Further, n completely separated by the V groove 18
The n + -type contact region 2 is formed on the surface of the -type silicon thin film 13.
6 is formed. Then, through the opening of the interlayer insulating film 27 grown on the entire surface, the n + type contact region 26,
A metal electrode 2 made of, for example, Al (aluminum) is formed on the n-type silicon thin film 13 and the capacitor electrode 24.
8, 29 and 30 are formed respectively.
【0018】ここで、メタル電極28はn+ 型コンタク
ト領域26とオーミック接触しており、またメタル電極
29はn型シリコン薄膜13とショットキー接合してい
る。こうしてV溝18によって完全分離されたn型シリ
コン薄膜13にショットキーバリアダイオード31が形
成されている。なお、これらショットキーバリアダイオ
ード31及びコンデンサ25と共に、同一のn型SOI
基板14上には、MOSトランジスタ32及びバイポー
ラトランジスタ33等が形成されている。Here, the metal electrode 28 is in ohmic contact with the n + type contact region 26, and the metal electrode 29 is in Schottky contact with the n type silicon thin film 13. Thus, the Schottky barrier diode 31 is formed on the n-type silicon thin film 13 completely separated by the V groove 18. The same n-type SOI is used together with the Schottky barrier diode 31 and the capacitor 25.
A MOS transistor 32, a bipolar transistor 33, etc. are formed on the substrate 14.
【0019】そして全面に成長させた層間絶縁膜34の
開口部を介して、メタル電極28、29、30に接続す
る例えばAlからなるメタル配線層35、36等が形成
されており、例えばメタル配線層36によってショット
キーバリアダイオード31とコンデンサ25とが接続さ
れている。このように第1の実施例による半導体装置
は、同一のn型SOI基板14上に、MOSトランジス
タ32やバイポーラトランジスタ33等と共に、ショッ
トキーバリアダイオード31及びコンデンサ25が形成
され、且つこのショットキーバリアダイオード31がV
溝18によって他のMOSトランジスタ32やバイポー
ラトランジスタ33等と完全分離されている。Metal wiring layers 35 and 36 made of, for example, Al and connected to the metal electrodes 28, 29 and 30 are formed through the openings of the interlayer insulating film 34 grown on the entire surface. The layer 36 connects the Schottky barrier diode 31 and the capacitor 25. As described above, in the semiconductor device according to the first embodiment, the Schottky barrier diode 31 and the capacitor 25 are formed on the same n-type SOI substrate 14 together with the MOS transistor 32, the bipolar transistor 33, etc., and the Schottky barrier is formed. The diode 31 is V
The groove 18 completely separates the MOS transistor 32, the bipolar transistor 33, and the like.
【0020】また、MOSトランジスタ32とバイポー
ラトランジスタ33とは、LOCOS酸化膜22によっ
て互いに分離されているが、図示はしないがpn接合分
離を用いてもよい。なお、ここで、ショットキーバリア
ダイオード31の周囲にのみV溝18が形成されている
のは、完全分離が最も厳しく要求される最小限の領域に
限定したためである。また、トレンチとしてV溝18が
用いられているのは、U溝の場合よりn型シリコン薄膜
13に与えるストレスが小さく、従ってそれに起因する
結晶欠陥の発生を抑制することができるためである。Further, although the MOS transistor 32 and the bipolar transistor 33 are separated from each other by the LOCOS oxide film 22, a pn junction separation may be used (not shown). The V-groove 18 is formed only around the Schottky barrier diode 31 here because the V-groove 18 is limited to the minimum area where complete isolation is most strictly required. Further, the reason why the V groove 18 is used as the trench is that the stress applied to the n-type silicon thin film 13 is smaller than that in the case of the U groove, so that the generation of crystal defects due to the stress can be suppressed.
【0021】反面、V溝18は、その深さが深くなるに
つれて開口部が大きくなるため、U溝よりも広い面積が
必要となって微細化に不向きな点があるが、全波整流回
路においては4個のダイオードしか要しないため、V溝
18を用いたことによる微細化への影響は無視すること
ができる。また、V溝18は、LOCOS酸化膜22が
形成されている場所と異なる場所に形成されているが、
LOCOS酸化膜22の直下に形成してもよい。On the other hand, since the V groove 18 has a larger opening as the depth thereof becomes deeper, it requires a larger area than the U groove, which is not suitable for miniaturization. Since only four diodes are required, the influence on miniaturization by using the V groove 18 can be ignored. Further, although the V groove 18 is formed in a place different from the place where the LOCOS oxide film 22 is formed,
It may be formed directly under the LOCOS oxide film 22.
【0022】次に、図1に示す半導体装置の製造方法
を、図2及び図3を用いて説明する。例えば張り合わせ
法などを用いて、シリコン基板からなる支持基板11上
に、例えば厚さ1μmのシリコン酸化膜からなる基板間
絶縁膜12を介してシリコン薄膜を形成し、例えばバイ
ポーラトランジスタに用いる高濃度のn型埋め込み層を
形成した後、厚さ2〜4μmのn型(100)シリコン
薄膜13をエピタキシャル成長させて、n型SOI基板
14を形成する。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS. For example, by using a bonding method or the like, a silicon thin film is formed on the support substrate 11 made of a silicon substrate via the inter-substrate insulating film 12 made of a silicon oxide film having a thickness of 1 μm, for example, and having a high concentration used for a bipolar transistor. After forming the n-type buried layer, an n-type (100) silicon thin film 13 having a thickness of 2 to 4 μm is epitaxially grown to form an n-type SOI substrate 14.
【0023】なお、高濃度のn型埋め込み層を形成する
必要がない場合には、張り合わせ法などを用いて厚さ2
〜4μmのn型(100)シリコン薄膜13を形成すれ
ばよく、その後のエピタキシャル成長を行なわなくても
よい。そしてこのn型SOI基板14上に、厚さ30n
mのシリコン酸化膜15及び厚さ200nmのシリコン
窒化膜16を順に成長させる。続いて、通常のフォトリ
ソグラフィ工程及びエッチング工程により、これらシリ
コン窒化膜16及びシリコン酸化膜15を選択的に除去
し、開口部17を形成する。なお、このときのエッチン
グは、ドライ又はウェットのいずれのエッチングを用い
てもよい(図2(a)参照)。If it is not necessary to form a high-concentration n-type buried layer, a thickness of 2 can be obtained by a bonding method or the like.
It is sufficient to form the n-type (100) silicon thin film 13 having a thickness of up to 4 μm, and it is not necessary to perform the subsequent epitaxial growth. On the n-type SOI substrate 14, a thickness of 30n
m silicon oxide film 15 and 200 nm thick silicon nitride film 16 are sequentially grown. Then, the silicon nitride film 16 and the silicon oxide film 15 are selectively removed by a normal photolithography process and an etching process to form an opening 17. The etching at this time may be either dry or wet etching (see FIG. 2A).
【0024】次いで、シリコン窒化膜16及びシリコン
酸化膜15をマスクにし、KOH(水酸化カリウム)等
の溶液を用いて、n型(100)シリコン薄膜13を基
板間絶縁膜12に達するまでエッチングする。このと
き、KOH等のアルカリ系のエッチングには、(10
0)面には速く(111)面には非常に遅いという結晶
方位依存性があるため、n型SOI基板14上に基板間
絶縁膜12にまで達するV溝18を形成することができ
る(図2(b)参照)。Next, using the silicon nitride film 16 and the silicon oxide film 15 as a mask, the n-type (100) silicon thin film 13 is etched using a solution such as KOH (potassium hydroxide) until it reaches the inter-substrate insulating film 12. .. At this time, for alkaline etching such as KOH, (10
Since the (0) plane is fast and the (111) plane is very slow, the V-groove 18 reaching the inter-substrate insulating film 12 can be formed on the n-type SOI substrate 14 (FIG. 2 (b)).
【0025】次いで、このV溝18側壁のn型(10
0)シリコン薄膜13上に、厚さ300〜500nmの
シリコン酸化膜19を形成した後、全面にポリシリコン
層20を堆積してV溝18を充填する。続いて、シリコ
ン窒化膜16をストッパとするポリッシング又はドライ
エッチングにより、ポリシリコン層20をエッチバック
する(図2(c)参照)。Next, the n-type (10
0) After forming a silicon oxide film 19 having a thickness of 300 to 500 nm on the silicon thin film 13, a polysilicon layer 20 is deposited on the entire surface to fill the V groove 18. Then, the polysilicon layer 20 is etched back by polishing or dry etching using the silicon nitride film 16 as a stopper (see FIG. 2C).
【0026】次いで、エッチバックしたポリシリコン層
20表面を酸化してシリコン酸化膜21を形成する。こ
うしてシリコン酸化膜19を介してポリシリコン層20
が充填されているV溝18により、周囲を囲まれたn型
シリコン薄膜13を、他のn型シリコン薄膜13から完
全分離する。続いて、シリコン窒化膜16及びシリコン
酸化膜15を選択的に除去して所定の場所に開口部を形
成した後、シリコン窒化膜16をマスクとする選択酸化
によってLOCOS酸化膜22を形成する。なお、この
LOCOS酸化膜22の形成とV溝18の形成とは、そ
の順序を逆にしてもよい。Then, the etched back surface of the polysilicon layer 20 is oxidized to form a silicon oxide film 21. Thus, the polysilicon layer 20 is formed through the silicon oxide film 19.
The n-type silicon thin film 13 surrounded by the V groove 18 filled with is completely separated from other n-type silicon thin films 13. Then, the silicon nitride film 16 and the silicon oxide film 15 are selectively removed to form an opening at a predetermined location, and then the LOCOS oxide film 22 is formed by selective oxidation using the silicon nitride film 16 as a mask. The formation of the LOCOS oxide film 22 and the formation of the V groove 18 may be performed in reverse order.
【0027】また、シリコン窒化膜16及びシリコン酸
化膜15を除去した後、n型SOI基板14表面を熱酸
化し、所定の厚さのシリコン酸化膜23を形成する。そ
してこのシリコン酸化膜23上に、ポリシリコン等から
なるコンデンサ電極24を形成し、シリコン酸化膜23
を間に挟んだn型シリコン薄膜13とコンデンサ電極2
4とからなるコンデンサ25を形成する(図2(d)参
照)。After removing the silicon nitride film 16 and the silicon oxide film 15, the surface of the n-type SOI substrate 14 is thermally oxidized to form a silicon oxide film 23 having a predetermined thickness. Then, a capacitor electrode 24 made of polysilicon or the like is formed on the silicon oxide film 23, and the silicon oxide film 23 is formed.
N-type silicon thin film 13 and capacitor electrode 2 sandwiched between
2 is formed (see FIG. 2D).
【0028】次いで、図3(a)に示すように、V溝1
8によって完全分離されたn型シリコン薄膜13表面
に、選択的に不純物を添加してn+ 型コンタクト領域2
6を形成した後、全面に層間絶縁膜27を成長する。続
いて、通常のフォトリソグラフィ工程及びエッチング工
程によって層間絶縁膜27に開口部を設けた後、全面
に、例えばAlからなるメタル層を堆積する。Next, as shown in FIG. 3A, the V groove 1
N + -type contact region 2 by selectively adding impurities to the surface of the n-type silicon thin film 13 completely separated by 8
After forming 6, the interlayer insulating film 27 is grown on the entire surface. Then, after forming an opening in the interlayer insulating film 27 by a normal photolithography process and an etching process, a metal layer made of, for example, Al is deposited on the entire surface.
【0029】続いて、このメタル層を所定の形状にパタ
ーニングして、n+ 型コンタクト領域26にオーミック
接触するメタル電極28、n型シリコン薄膜13とショ
ットキー接合するメタル電極29、及びコンデンサ電極
24と接続するメタル電極30を形成する。こうしてV
溝18によって完全分離されたn型シリコン薄膜13に
ショットキーバリアダイオード31を形成する。Subsequently, this metal layer is patterned into a predetermined shape to form a metal electrode 28 which makes ohmic contact with the n + type contact region 26, a metal electrode 29 which forms a Schottky junction with the n type silicon thin film 13, and a capacitor electrode 24. A metal electrode 30 connected to is formed. Thus V
A Schottky barrier diode 31 is formed on the n-type silicon thin film 13 completely separated by the groove 18.
【0030】なお、これと並行して他の素子、例えばM
OSトランジスタやバイポーラトランジスタ等を形成す
るため、図3(a)には、n型SOI基板14上に形成
されたMOSトランジスタ32及びバイポーラトランジ
スタ33をも図示する。次いで、全面に層間絶縁膜34
を形成した後、この層間絶縁膜32に設けた開口部を介
して、メタル電極28、29、30等に接続するメタル
配線層35、36等を形成する。そして例えばメタル配
線層36により、ショットキーバリアダイオード31と
コンデンサ25とを接続する(図3(b)参照)。Incidentally, in parallel with this, another element, for example, M
In order to form an OS transistor, a bipolar transistor and the like, FIG. 3A also shows the MOS transistor 32 and the bipolar transistor 33 formed on the n-type SOI substrate 14. Next, the interlayer insulating film 34 is formed on the entire surface.
After that, the metal wiring layers 35, 36, etc. connected to the metal electrodes 28, 29, 30 etc. are formed through the openings provided in the interlayer insulating film 32. Then, for example, the metal wiring layer 36 connects the Schottky barrier diode 31 and the capacitor 25 (see FIG. 3B).
【0031】このようにして、同一のn型SOI基板1
4上に、MOSトランジスタ32やバイポーラトランジ
スタ33等と共に、ショットキーバリアダイオード31
及びコンデンサ25を形成し、且つこのショットキーバ
リアダイオード31を他のMOSトランジスタ32やバ
イポーラトランジスタ33等とV溝18によって完全分
離した半導体装置を製造する。In this way, the same n-type SOI substrate 1
4 together with the MOS transistor 32, the bipolar transistor 33, etc., together with the Schottky barrier diode 31.
Then, a semiconductor device in which the capacitor 25 is formed and the Schottky barrier diode 31 is completely separated from other MOS transistors 32, bipolar transistors 33, etc. by the V groove 18 is manufactured.
【0032】次に、第1の実施例によるショットキーバ
リアダイオード31やコンデンサ25等を用いて、整流
回路及び平滑回路を形成した具体例を、図4を用いて説
明する。図4(a)は全波整流回路を示す回路図であ
り、図4(b)はその回路を形成した半導体装置を示す
平面図である。Next, a concrete example in which a rectifying circuit and a smoothing circuit are formed by using the Schottky barrier diode 31, the capacitor 25 and the like according to the first embodiment will be described with reference to FIG. FIG. 4A is a circuit diagram showing a full-wave rectifier circuit, and FIG. 4B is a plan view showing a semiconductor device having the circuit formed therein.
【0033】この全波整流回路は、4個のショットキー
バリアダイオードD1、D2、D3、D4からなる整流
回路41、コンデンサCpからなる平滑回路42及びパ
ワートランジスタTrからなる出力部43によって構成
されている。ここで、整流回路41を構成する4個のシ
ョットキーバリアダイオードD1、D2、D3、D4
は、それぞれ、上記図1に示したショットキーバリアダ
イオード31のように、n型SOI基板上に設けたV溝
によって完全分離されているため、個々の電位は浮遊電
位となっている。This full-wave rectifier circuit is composed of a rectifier circuit 41 composed of four Schottky barrier diodes D1, D2, D3, D4, a smoothing circuit 42 composed of a capacitor Cp, and an output section 43 composed of a power transistor Tr. There is. Here, four Schottky barrier diodes D1, D2, D3, and D4 that form the rectifier circuit 41 are provided.
Are completely separated by the V-grooves provided on the n-type SOI substrate like the Schottky barrier diode 31 shown in FIG. 1, the individual potentials are floating potentials.
【0034】また、平滑回路42を構成するコンデンサ
Cpは、上記図1に示すコンデンサ25に対応してお
り、所定の厚さのシリコン酸化膜を間に挟んだn型シリ
コン薄膜とポリシリコン等からなるコンデンサ電極44
とから構成されている。更に、これらの各素子は、図中
の斜線部で示すように、例えばAlからなる1層目配線
層及び2層目配線層の多層配線によって接続されてい
る。The capacitor Cp forming the smoothing circuit 42 corresponds to the capacitor 25 shown in FIG. 1 and is composed of an n-type silicon thin film with a silicon oxide film of a predetermined thickness sandwiched between polysilicon and the like. Capacitor electrode 44
It consists of and. Further, each of these elements is connected by a multi-layer wiring of a first wiring layer and a second wiring layer made of, for example, Al, as shown by the hatched portion in the figure.
【0035】即ち、整流回路41のショットキーバリア
ダイオードD1、D2及びショットキーバリアダイオー
ドD3、D4が、それぞれ同一方向に直列に接続されて
いる。また、ショットキーバリアダイオードD1、D3
のアノードは接地されており、ショットキーバリアダイ
オードD2、D4のカソードは、平滑回路42のコンデ
ンサCpのコンデンサ電極44に接続されている。That is, the Schottky barrier diodes D1 and D2 and the Schottky barrier diodes D3 and D4 of the rectifier circuit 41 are connected in series in the same direction. In addition, Schottky barrier diodes D1 and D3
Is grounded, and the cathodes of the Schottky barrier diodes D2 and D4 are connected to the capacitor electrode 44 of the capacitor Cp of the smoothing circuit 42.
【0036】更に、コンデンサCpを構成するn型シリ
コン薄膜は接地されており、他方のコンデンサ電極44
は出力部43のパワートランジスタTrのコレクタCに
接続されている。従って、n型SOI基板上に設けたV
溝によってそれぞれ完全分離されたショットキーバリア
ダイオードD1、D2、D3、D4によって整流回路4
1が構成されているため、ダイオードD1、D2の接続
点XとダイオードD3、D4の接続点Yとに、例えば2
0〜100Vの高い交流電圧が交流電源45から印加さ
れた場合でも、この全波整流回路によって整流すること
ができ、パワートランジスタTrのエミッタEから例え
ば5Vの直流電圧を出力することができる。なお、10
0Vの極めて高い交流電圧の場合、素子基板の厚さを2
0μm程度にする必要がある。そしてこの出力は、同一
基板上に形成されている他の素子、例えばCMOSイン
バータ46に電源電圧を供給する。Further, the n-type silicon thin film forming the capacitor Cp is grounded, and the other capacitor electrode 44.
Is connected to the collector C of the power transistor Tr of the output section 43. Therefore, V provided on the n-type SOI substrate
The rectifying circuit 4 is formed by the Schottky barrier diodes D1, D2, D3 and D4 which are completely separated by the grooves.
1 is configured, the connection point X between the diodes D1 and D2 and the connection point Y between the diodes D3 and D4 are, for example, 2
Even when a high AC voltage of 0 to 100 V is applied from the AC power supply 45, it can be rectified by this full-wave rectification circuit, and a DC voltage of, for example, 5 V can be output from the emitter E of the power transistor Tr. 10
In the case of an extremely high AC voltage of 0 V, the thickness of the element substrate should be 2
It should be about 0 μm. Then, this output supplies the power supply voltage to another element formed on the same substrate, for example, the CMOS inverter 46.
【0037】このように第1の実施例によれば、同一の
n型SOI基板14上に、MOSトランジスタ32やバ
イポーラトランジスタ33等と共に、ショットキーバリ
アダイオード31及びコンデンサ25を形成し、しかも
このショットキーバリアダイオード31をV溝18によ
って他のMOSトランジスタ32やバイポーラトランジ
スタ33等と完全分離することができる。As described above, according to the first embodiment, the Schottky barrier diode 31 and the capacitor 25 are formed on the same n-type SOI substrate 14 together with the MOS transistor 32, the bipolar transistor 33, etc., and this shot is performed. The key barrier diode 31 can be completely separated from other MOS transistors 32, bipolar transistors 33, etc. by the V groove 18.
【0038】これにより、ショットキーバリアダイオー
ド31の電位を浮遊電位とすることができるため、この
ショットキーバリアダイオード31やコンデンサ25を
用いて全波整流回路を構成することにより、交流電源か
らの極めて高い交流電圧を整流して、同一のn型SOI
基板14上に形成した他の素子の電源電圧を供給するこ
とができる。As a result, the electric potential of the Schottky barrier diode 31 can be made to be a floating electric potential. Therefore, by constructing a full-wave rectification circuit using the Schottky barrier diode 31 and the capacitor 25, it is possible to obtain a very high voltage from the AC power supply. Rectify high AC voltage to obtain the same n-type SOI
The power supply voltage of other elements formed on the substrate 14 can be supplied.
【0039】なお、上記図4においては全波整流回路を
例にとったが、同様にして、第1の実施例によるショッ
トキーバリアダイオード31やコンデンサ25等を用い
て、半波整流回路を構成することもできる。次に、本発
明の第2の実施例を、図5を用いて説明する。図5は本
発明の第2の実施例による半導体装置を示す断面図であ
る。なお、上記図1に示す半導体装置と同一の構成要素
には同一の符号を付してその説明を省略する。Although the full-wave rectifier circuit is taken as an example in FIG. 4, the half-wave rectifier circuit is similarly constructed by using the Schottky barrier diode 31, the capacitor 25 and the like according to the first embodiment. You can also do it. Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a sectional view showing a semiconductor device according to the second embodiment of the present invention. The same components as those of the semiconductor device shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【0040】第2の実施例は、上記第1の実施例がダイ
オードを完全分離するのにV溝を用いたのに対して、U
溝を用いている点に特徴がある。即ち、n型SOI基板
14上には、基板間絶縁膜12にまで達するU溝56が
形成されている。また、このU溝56には、その側壁に
形成されたシリコン酸化膜19を介して、ポリシリコン
層20が充填されている。更に、このU溝56上には、
選択酸化によりLOCOS酸化膜22が形成されてい
る。The second embodiment uses a U-groove to completely isolate the diode in the first embodiment, whereas U
It is characterized by using grooves. That is, the U groove 56 reaching the inter-substrate insulating film 12 is formed on the n-type SOI substrate 14. The U groove 56 is filled with the polysilicon layer 20 through the silicon oxide film 19 formed on the side wall thereof. Furthermore, on this U groove 56,
A LOCOS oxide film 22 is formed by selective oxidation.
【0041】こうしてシリコン酸化膜19を介してポリ
シリコン層20が充填されているU溝56によって周囲
を囲まれたn型シリコン薄膜13が、他のn型シリコン
薄膜13から電気的に完全分離されている。また、所定
の厚さのシリコン酸化膜23を間に挟んだn型シリコン
薄膜13とコンデンサ電極24とからなるコンデンサ2
5が形成されている。Thus, the n-type silicon thin film 13 surrounded by the U-groove 56 filled with the polysilicon layer 20 through the silicon oxide film 19 is completely electrically separated from the other n-type silicon thin films 13. ing. In addition, the capacitor 2 including the n-type silicon thin film 13 and the capacitor electrode 24 sandwiching the silicon oxide film 23 having a predetermined thickness therebetween.
5 is formed.
【0042】また、U溝56によって完全分離されたn
型シリコン薄膜13にはn+ 型コンタクト領域26が形
成され、n+ 型コンタクト領域26にオーミック接触す
るメタル電極28、n型シリコン薄膜13とショットキ
ー接合するメタル電極29が形成されている。こうして
U溝56によって完全分離されたn型シリコン薄膜13
にショットキーバリアダイオード31が形成されてい
る。In addition, n completely separated by the U groove 56
An n + type contact region 26 is formed in the type silicon thin film 13, and a metal electrode 28 that makes ohmic contact with the n + type contact region 26 and a metal electrode 29 that forms a Schottky junction with the n type silicon thin film 13. Thus, the n-type silicon thin film 13 completely separated by the U groove 56
The Schottky barrier diode 31 is formed in the.
【0043】更に、これらショットキーバリアダイオー
ド31及びコンデンサ25と共に、同一のn型SOI基
板14上には、MOSトランジスタ32及びバイポーラ
トランジスタ33が形成されている。このように第2の
実施例による半導体装置は、上記第1の実施例における
V溝の代わりに、U溝56を用いることにより、同一の
n型SOI基板14上に形成されたショットキーバリア
ダイオード31と他のMOSトランジスタ32やバイポ
ーラトランジスタ33等とが完全分離されている。Further, together with the Schottky barrier diode 31 and the capacitor 25, a MOS transistor 32 and a bipolar transistor 33 are formed on the same n-type SOI substrate 14. Thus, in the semiconductor device according to the second embodiment, the U groove 56 is used instead of the V groove in the first embodiment, so that the Schottky barrier diode formed on the same n-type SOI substrate 14 is used. 31 is completely separated from other MOS transistors 32, bipolar transistors 33, and the like.
【0044】なお、ここで、ショットキーバリアダイオ
ード31の周囲にのみU溝56が形成されているのは、
完全分離が最も厳しく要求される最小限の領域に限定し
たためである。また、トレンチとしてU溝56を用いた
のは、V溝より微細化に適しているからである。反面、
U溝56は、V溝よりもn型シリコン薄膜13に与える
ストレスが大きいため、ショットキーバリアダイオード
31のショットキー接合部とU溝56との距離を離すこ
とにより、このストレスの素子に与える影響を緩和して
いる。Note that the U groove 56 is formed only around the Schottky barrier diode 31.
This is because the complete separation is limited to the minimum area that is most strictly required. The U groove 56 is used as the trench because it is more suitable for miniaturization than the V groove. On the other hand,
Since the U-groove 56 exerts a larger stress on the n-type silicon thin film 13 than the V-groove, by separating the Schottky junction portion of the Schottky barrier diode 31 and the U-groove 56, the influence of this stress on the element. Has been relaxed.
【0045】また、U溝56は、LOCOS酸化膜22
の直下に形成されているが、LOCOS酸化膜22の形
成されていない場所に形成してもよい。次に、図5に示
す半導体装置の製造方法を、図6を用いて説明する。な
お、上記図2及び図3に示す半導体装置と同一の構成要
素には同一の符号を付してその説明を省略する。Further, the U groove 56 is formed by the LOCOS oxide film 22.
However, it may be formed in a place where the LOCOS oxide film 22 is not formed. Next, a method of manufacturing the semiconductor device shown in FIG. 5 will be described with reference to FIG. The same components as those of the semiconductor device shown in FIGS. 2 and 3 are designated by the same reference numerals and the description thereof will be omitted.
【0046】例えば張り合わせ法などを用いて、シリコ
ン基板からなる支持基板11上に、基板間絶縁膜12を
介してシリコン薄膜を形成し、高濃度のn型埋め込み層
を形成した後、厚さ2〜4μmのn型シリコン薄膜13
をエピタキシャル成長させて、n型SOI基板14を形
成する。そしてこのn型SOI基板14上に、シリコン
酸化膜51及びシリコン窒化膜52を順に成長させ、所
定の位置に選択的に開口部を形成した後、シリコン窒化
膜52をマスクとする選択酸化によってLOCOS酸化
膜22を形成する(図6(a)参照)。For example, a silicon thin film is formed on the supporting substrate 11 made of a silicon substrate through the inter-substrate insulating film 12 by using a bonding method or the like to form a high-concentration n-type buried layer, and then a thickness of 2 is obtained. ~ 4 μm n-type silicon thin film 13
Are epitaxially grown to form an n-type SOI substrate 14. Then, a silicon oxide film 51 and a silicon nitride film 52 are sequentially grown on the n-type SOI substrate 14, an opening is selectively formed at a predetermined position, and then LOCOS is performed by selective oxidation using the silicon nitride film 52 as a mask. The oxide film 22 is formed (see FIG. 6A).
【0047】次いで、シリコン窒化膜52及びシリコン
酸化膜51を除去した後、新たにn型SOI基板14上
にシリコン酸化膜53を成長させ、更に全面にシリコン
窒化膜54を成長させる。なお、このとき、最初に成長
させたシリコン酸化膜51及びシリコン窒化膜52をそ
のまま用いてもよい。続いて、全面にPSG(Phospho-
Silicate Glass)膜55を成長させた後、通常のフォト
リソグラフィ工程及び異方性エッチングを用いて、PS
G膜55、シリコン窒化膜54及びLOCOS酸化膜2
2を選択的に除去し、n型SOI基板14表面に達する
開口部を形成する。Next, after removing the silicon nitride film 52 and the silicon oxide film 51, a silicon oxide film 53 is newly grown on the n-type SOI substrate 14, and a silicon nitride film 54 is further grown on the entire surface. At this time, the initially grown silicon oxide film 51 and silicon nitride film 52 may be used as they are. Then, PSG (Phospho-
After growing the Silicate Glass) film 55, PS is formed by using a normal photolithography process and anisotropic etching.
G film 55, silicon nitride film 54 and LOCOS oxide film 2
2 is selectively removed to form an opening reaching the surface of the n-type SOI substrate 14.
【0048】続いて、レジスト(図示せず)を除去した
後、PSG膜55等をマスクにし、RIE(Reactive I
on Etching)を用いて、n型シリコン薄膜13を基板間
絶縁膜12に達するまでエッチングする。こうしてn型
SOI基板14上に基板間絶縁膜12にまで達するU溝
56を形成する(図6(b)参照)。次いで、上記図2
(c)〜図3(b)に示される工程とほぼ同様にして、
U溝56内にシリコン酸化膜19を介してポリシリコン
層20を充填し、このU溝56によって周囲を囲まれた
n型シリコン薄膜13を他のn型シリコン薄膜13から
完全分離する。Then, after removing the resist (not shown), the PSG film 55 or the like is used as a mask and RIE (Reactive I
on etching, the n-type silicon thin film 13 is etched until it reaches the inter-substrate insulating film 12. In this way, the U groove 56 reaching the inter-substrate insulating film 12 is formed on the n-type SOI substrate 14 (see FIG. 6B). Then, in FIG.
Almost the same as the steps shown in FIGS.
The U groove 56 is filled with the polysilicon layer 20 via the silicon oxide film 19, and the n-type silicon thin film 13 surrounded by the U groove 56 is completely separated from the other n-type silicon thin films 13.
【0049】続いて、n型シリコン薄膜13上に所定の
厚さのシリコン酸化膜23を介してコンデンサ電極24
を形成して、コンデンサ25を形成する。また、U溝5
6によって完全分離されたn型シリコン薄膜13表面に
n+ 型コンタクト領域26を形成し、更にこのn+ 型コ
ンタクト領域26にオーミック接触するメタル電極2
8、n型シリコン薄膜13とショットキー接合するメタ
ル電極29を形成する。こうしてU溝56によって完全
分離されたn型シリコン薄膜13に、ショットキーバリ
アダイオード31を形成する。Subsequently, a capacitor electrode 24 is formed on the n-type silicon thin film 13 with a silicon oxide film 23 having a predetermined thickness interposed therebetween.
To form the capacitor 25. Also, U groove 5
The n + type contact region 26 is formed on the surface of the n type silicon thin film 13 completely separated by 6, and the metal electrode 2 is in ohmic contact with the n + type contact region 26.
8. Form a metal electrode 29 that makes a Schottky junction with the n-type silicon thin film 13. Thus, the Schottky barrier diode 31 is formed on the n-type silicon thin film 13 completely separated by the U groove 56.
【0050】更に、これと並行して、n型SOI基板1
4上にMOSトランジスタ32及びバイポーラトランジ
スタ33等を形成する(図6(c)参照)。このように
して、同一のn型SOI基板14上に、MOSトランジ
スタ32やバイポーラトランジスタ33等と共に、ショ
ットキーバリアダイオード31及びコンデンサ25を形
成し、且つこのショットキーバリアダイオード31を他
のMOSトランジスタ32やバイポーラトランジスタ3
3等とU溝56によって完全分離した半導体装置を製造
する。Further, in parallel with this, the n-type SOI substrate 1
A MOS transistor 32, a bipolar transistor 33, etc. are formed on 4 (see FIG. 6C). In this way, the Schottky barrier diode 31 and the capacitor 25 are formed together with the MOS transistor 32, the bipolar transistor 33, etc. on the same n-type SOI substrate 14, and this Schottky barrier diode 31 is used for another MOS transistor 32. And bipolar transistor 3
A semiconductor device which is completely separated from the third component and the like by the U groove 56 is manufactured.
【0051】このように第2の実施例によれば、上記第
1の実施例におけるV溝18の代わりにU溝56を用い
て、同一のn型SOI基板14上に形成したMOSトラ
ンジスタ32やバイポーラトランジスタ33等からショ
ットキーバリアダイオード31を完全分離することによ
り、上記第1の実施例と同様の効果を奏することができ
る。次に、本発明の第3の実施例を、図7を用いて説明
する。As described above, according to the second embodiment, the U groove 56 is used in place of the V groove 18 in the first embodiment, and the MOS transistor 32 formed on the same n-type SOI substrate 14 and By completely separating the Schottky barrier diode 31 from the bipolar transistor 33 and the like, the same effect as that of the first embodiment can be obtained. Next, a third embodiment of the present invention will be described with reference to FIG.
【0052】図7は本発明の第3の実施例による半導体
装置を示す断面図である。なお、上記図1又は図5に示
す半導体装置と同一の構成要素には同一の符号を付して
その説明を省略する。第3の実施例は、ダイオードのみ
ならず、他のMOSトランジスタやバイポーラトランジ
スタ等もトレンチによって完全分離されており、ダイオ
ードを分離するトレンチがV溝であり、他の素子を分離
するトレンチがU溝である点に特徴がある。FIG. 7 is a sectional view showing a semiconductor device according to the third embodiment of the present invention. The same components as those of the semiconductor device shown in FIG. 1 or 5 are designated by the same reference numerals and the description thereof will be omitted. In the third embodiment, not only the diode but also other MOS transistors, bipolar transistors, etc. are completely isolated by the trench, the trench separating the diode is the V groove, and the trench separating the other element is the U groove. It is characterized in that
【0053】即ち、n型SOI基板14上には、基板間
絶縁膜12にまで達するV溝18及びU溝56が形成さ
れている。これらのV溝18及びU溝56には、その側
壁に形成されたシリコン酸化膜19を介して、ポリシリ
コン層20が充填されている。更に、このV溝18及び
U溝56上には、選択酸化によりLOCOS酸化膜22
が形成されている。That is, the V-shaped groove 18 and the U-shaped groove 56 reaching the inter-substrate insulating film 12 are formed on the n-type SOI substrate 14. The V-groove 18 and the U-groove 56 are filled with the polysilicon layer 20 through the silicon oxide film 19 formed on the sidewalls thereof. Further, the LOCOS oxide film 22 is formed on the V groove 18 and the U groove 56 by selective oxidation.
Are formed.
【0054】こうしてシリコン酸化膜19を介してポリ
シリコン層20が充填されたV溝18及びU溝56によ
って周囲を囲まれたn型シリコン薄膜13が他のn型シ
リコン薄膜13から電気的に完全分離されている。ま
た、V溝18によって周囲を囲まれたn型シリコン薄膜
13においては、n + 型コンタクト領域26にオーミッ
ク接触するメタル電極28、n型シリコン薄膜13とシ
ョットキー接合するメタル電極29が形成されている。
こうしてV溝18によって完全分離されたn型シリコン
薄膜13にショットキーバリアダイオード31が形成さ
れている。In this way, the poly
Due to the V-groove 18 and the U-groove 56 filled with the silicon layer 20,
The n-type silicon thin film 13 surrounded by the
It is completely electrically separated from the recon thin film 13. Well
Also, an n-type silicon thin film surrounded by a V groove 18
In 13, n +Ohmic contact to the mold contact area 26
In contact with the metal electrode 28 and the n-type silicon thin film 13
A metal electrode 29 is formed to make a Jottky junction.
Thus, n-type silicon completely separated by the V groove 18
The Schottky barrier diode 31 is formed on the thin film 13.
Has been.
【0055】また、所定の厚さのシリコン酸化膜23を
間に挟んだn型シリコン薄膜13とコンデンサ電極24
とからなるコンデンサ25が形成されている。更に、V
溝18とU溝56によって周囲を囲まれたn型シリコン
薄膜13に、バイポーラトランジスタ33が形成され、
またU溝56によって周囲を囲まれたn型シリコン薄膜
13に、MOSトランジスタ32が形成されている。図
示はしないが、他の素子もそれぞれU溝56によって完
全分離されたn型シリコン薄膜13に形成されている。Further, the n-type silicon thin film 13 and the capacitor electrode 24 with the silicon oxide film 23 of a predetermined thickness sandwiched therebetween.
And a capacitor 25 is formed. Furthermore, V
A bipolar transistor 33 is formed on the n-type silicon thin film 13 surrounded by the groove 18 and the U groove 56.
Further, the MOS transistor 32 is formed in the n-type silicon thin film 13 surrounded by the U groove 56. Although not shown, the other elements are also formed on the n-type silicon thin film 13 completely separated by the U groove 56.
【0056】このように第3の実施例によれば、上記第
1及び第2の実施例におけるV溝18及びU溝56を組
み合わせて用い、MOSトランジスタ32やバイポーラ
トランジスタ33等をU溝56によって完全分離し、シ
ョットキーバリアダイオード31をV溝18によって完
全分離することにより、同一のn型SOI基板14上に
形成された全ての素子が完全分離されるため、各素子の
特性が向上し、上記第1又は第2の実施例以上の効果を
奏することができる。As described above, according to the third embodiment, the V groove 18 and the U groove 56 in the first and second embodiments are used in combination, and the MOS transistor 32, the bipolar transistor 33, etc. are formed by the U groove 56. By completely separating the Schottky barrier diode 31 by the V groove 18, all the elements formed on the same n-type SOI substrate 14 are completely separated, so that the characteristics of each element are improved, The effects more than those of the first or second embodiment can be obtained.
【0057】ここで、ショットキーバリアダイオード3
1を分離するトレンチとしてV溝18を用い、その他の
素子を分離するトレンチとしてU溝56を用いたのは、
前者についてはストレスに起因する結晶欠陥の発生を抑
制することを重視し、後者については各素子の微細化に
よる高集積化を重視したためである。従って、V溝18
とU溝56との適切な組み合わせにより、半導体装置全
体としての高性能化及び高集積化を図ることができる。
勿論、高集積化を重視して、ショットキーバリアダイオ
ード31及びその他の素子を分離する全てのトレンチに
U溝56を用いてもよい。Here, the Schottky barrier diode 3
The V groove 18 is used as the trench for separating 1 and the U groove 56 is used as the trench for separating the other elements.
This is because with respect to the former, importance was attached to suppressing the occurrence of crystal defects due to stress, and with regard to the latter, importance was attached to high integration by miniaturization of each element. Therefore, the V groove 18
By appropriately combining the U groove 56 with the U groove 56, it is possible to achieve high performance and high integration of the semiconductor device as a whole.
Of course, with an emphasis on high integration, the U groove 56 may be used for all trenches that separate the Schottky barrier diode 31 and other elements.
【0058】なお、上記第1乃至第3の実施例において
は、V溝18又はU溝56には、図8(a)、(b)の
拡大図に示されるように、シリコン酸化膜19を介して
ポリシリコン層20が充填されていた。しかし、図8
(c)、(d)に示されるように、V溝18又はU溝5
6全体をシリコン酸化膜等の絶縁物61で充填してもよ
い。In the first to third embodiments, the V groove 18 or the U groove 56 is provided with the silicon oxide film 19 as shown in the enlarged views of FIGS. 8A and 8B. The polysilicon layer 20 was filled therethrough. However, FIG.
As shown in (c) and (d), the V groove 18 or the U groove 5
The entire 6 may be filled with an insulator 61 such as a silicon oxide film.
【0059】次に、本発明の第4の実施例を、図9を用
いて説明する。図9は本発明の第3の実施例による半導
体装置を示す断面図である。なお、上記図1又は図5に
示す半導体装置と同一の構成要素には同一の符号を付し
てその説明を省略する。第4の実施例は、上記第1乃至
第3の実施例がダイオードを完全分離するのにV溝又は
U溝のトレンチを用いているのに対して、LOCOS酸
化膜を用いている点に特徴がある。Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 9 is a sectional view showing a semiconductor device according to the third embodiment of the present invention. The same components as those of the semiconductor device shown in FIG. 1 or 5 are designated by the same reference numerals and the description thereof will be omitted. The fourth embodiment is characterized in that a LOCOS oxide film is used, whereas the first to third embodiments use a V-groove or a U-groove to completely separate the diode. There is.
【0060】即ち、支持基板11上に基板間絶縁膜12
を介してn型シリコン薄膜13を設けたn型SOI基板
14が形成されているのは、上記第1乃至第3の実施例
と同様である。ところで、半導体装置の集積度の向上に
伴い、このn型SOI基板14のn型シリコン薄膜13
の厚さは薄くなる傾向にある。従って、n型シリコン薄
膜13の厚さが十分に薄い場合、基板間絶縁膜12にま
で達するLOCOS酸化膜62を形成することができ
る。That is, the inter-substrate insulating film 12 is formed on the supporting substrate 11.
The n-type SOI substrate 14 provided with the n-type silicon thin film 13 is formed in the same manner as in the first to third embodiments. By the way, as the degree of integration of semiconductor devices is improved, the n-type silicon thin film 13 of the n-type SOI substrate 14 is
The thickness tends to be thin. Therefore, when the thickness of the n-type silicon thin film 13 is sufficiently thin, the LOCOS oxide film 62 reaching the inter-substrate insulating film 12 can be formed.
【0061】こうしてn型SOI基板14上に形成され
たLOCOS酸化膜62によって周囲を囲まれたn型シ
リコン薄膜13が、他のn型シリコン薄膜13から電気
的に完全分離されている。そしてLOCOS酸化膜62
によって完全分離されたn型シリコン薄膜13に、上記
第1乃至第3の実施例の場合と同様に、メタル電極28
がn+ 型コンタクト領域26にオーミック接触し、メタ
ル電極29がn型シリコン薄膜13にショットキー接合
しているショットキーバリアダイオード31が形成され
ている。The n-type silicon thin film 13 surrounded by the LOCOS oxide film 62 thus formed on the n-type SOI substrate 14 is electrically completely separated from the other n-type silicon thin films 13. And the LOCOS oxide film 62
The n-type silicon thin film 13 completely separated by the metal electrode 28 is formed on the n-type silicon thin film 13 in the same manner as in the first to third embodiments.
Is in ohmic contact with the n + type contact region 26, and the Schottky barrier diode 31 in which the metal electrode 29 is in Schottky contact with the n type silicon thin film 13 is formed.
【0062】また、図示はしないが、他のMOSトラン
ジスタやバイポーラトランジスタも、LOCOS酸化膜
62によって完全に素子分離されている。このように第
4の実施例によれば、上記第3の実施例におけるV溝1
8及びU溝56の代わりに、LOCOS酸化膜62を用
いて、同一のn型SOI基板14上に形成したショット
キーバリアダイオード31のみならずその他のMOSト
ランジスタやバイポーラトランジスタ等をそれぞれ完全
分離することにより、上記第3の実施例と同様の効果を
奏することができる。Although not shown, other MOS transistors and bipolar transistors are also completely isolated by the LOCOS oxide film 62. As described above, according to the fourth embodiment, the V-groove 1 in the third embodiment is used.
8 and the U groove 56, a LOCOS oxide film 62 is used to completely separate not only the Schottky barrier diode 31 formed on the same n-type SOI substrate 14 but also other MOS transistors and bipolar transistors. Thereby, the same effect as that of the third embodiment can be obtained.
【0063】なお、上記第1乃至第4の実施例において
は、整流回路を構成するダイオードは、図10(a)の
拡大図に示されるように、n型シリコン薄膜13表面の
n+ 型コンタクト領域26と、このn+ 型コンタクト領
域26にオーミック接触するメタル電極28と、n型シ
リコン薄膜13とショットキー接合するメタル電極29
とを有するショットキーバリアダイオード31であっ
た。It should be noted that in the first to fourth embodiments described above, the diode forming the rectifying circuit is the n + type contact on the surface of the n type silicon thin film 13 as shown in the enlarged view of FIG. Region 26, metal electrode 28 in ohmic contact with n + type contact region 26, and metal electrode 29 in Schottky contact with n type silicon thin film 13.
It was a Schottky barrier diode 31 having.
【0064】しかし、例えば整流すべき交流電圧がそれ
程高電圧でない場合には、pn接合ダイオード63であ
ってもよい。即ち、図10(b)に示されるように、n
型シリコン薄膜13表面には、n+ 型コンタクト領域2
6と共にp型不純物領域64が形成され、n型シリコン
薄膜13とpn接合を形成している。そしてこれらn +
型コンタクト領域26及びp型不純物領域64にそれぞ
れオーミック接触するメタル電極28、65が形成され
ている。However, for example, the AC voltage to be rectified is
If the voltage is not so high, the pn junction diode 63 is used.
You may. That is, as shown in FIG.
On the surface of the type silicon thin film 13, n+Mold contact area 2
6, a p-type impurity region 64 is formed, and n-type silicon is formed.
A pn junction is formed with the thin film 13. And these n +
To the p-type contact region 26 and the p-type impurity region 64, respectively.
And the metal electrodes 28 and 65 that are in ohmic contact are formed.
ing.
【0065】こうしてV溝18、U溝56又はLOCO
S酸化膜62によって完全分離されたn型シリコン薄膜
13に、pn接合ダイオード63が形成されている。ま
た、上記第1乃至第4の実施例においては、n型シリコ
ン薄膜13を設けたn型SOI基板14を用いている
が、勿論、p型SOI基板であってもよい。この場合に
は、p型シリコン薄膜にn型ウェルを設けてショットキ
ーバリアダイオードを形成すればよい。Thus, the V groove 18, the U groove 56 or the LOCO
A pn junction diode 63 is formed on the n-type silicon thin film 13 completely separated by the S oxide film 62. Further, although the n-type SOI substrate 14 provided with the n-type silicon thin film 13 is used in the first to fourth embodiments, of course, a p-type SOI substrate may be used. In this case, an n-type well may be provided in the p-type silicon thin film to form a Schottky barrier diode.
【0066】[0066]
【発明の効果】以上のように本発明によれば、SOI基
板を用い、絶縁基板に達するトレンチ又はLOCOS分
離膜によって完全分離された半導体薄膜に整流回路を構
成するダイオードを形成することにより、整流回路を同
一基板上に集積した半導体装置を実現することができ
る。As described above, according to the present invention, by using the SOI substrate and forming the diode forming the rectifying circuit in the semiconductor thin film completely isolated by the trench or the LOCOS isolation film reaching the insulating substrate, the rectification is performed. It is possible to realize a semiconductor device in which circuits are integrated on the same substrate.
【図1】本発明の第1の実施例による半導体装置を示す
断面図である。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図2】図1の半導体装置の製造方法を説明するための
工程図(その1)である。FIG. 2 is a process diagram (1) for explaining the method of manufacturing the semiconductor device of FIG.
【図3】図1の半導体装置の製造方法を説明するための
工程図(その2)である。3A and 3B are process diagrams (No. 2) for explaining the method of manufacturing the semiconductor device of FIG.
【図4】第1の実施例に基づいて形成した全波整流回路
を説明するための図である。FIG. 4 is a diagram for explaining a full-wave rectifier circuit formed based on the first embodiment.
【図5】本発明の第2の実施例による半導体装置を示す
断面図である。FIG. 5 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図6】図5の半導体装置の製造方法を説明するための
工程図である。FIG. 6 is a process drawing for explaining the manufacturing method of the semiconductor device in FIG.
【図7】本発明の第3の実施例による半導体装置を示す
断面図である。FIG. 7 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図8】第1乃至第3の実施例において用いたV溝又は
U溝の変形例を説明するための図である。FIG. 8 is a diagram for explaining a modification of the V groove or the U groove used in the first to third embodiments.
【図9】本発明の第4の実施例による半導体装置を示す
断面図である。FIG. 9 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
【図10】第1乃至第4の実施例において用いたダイオ
ードの変形例を説明するための図である。FIG. 10 is a diagram for explaining modified examples of the diodes used in the first to fourth examples.
11…支持基板 12…基板間絶縁膜 13…n型シリコン薄膜 14…n型SOI基板 15…シリコン酸化膜 16…シリコン窒化膜 17…開口部 18…V溝 19…シリコン酸化膜 20…ポリシリコン層 21…シリコン酸化膜 22…LOCOS酸化膜 23…シリコン酸化膜 24…コンデンサ電極 25…コンデンサ 26…n+ 型コンタクト領域 27…層間絶縁膜 28、29、30…メタル電極 31…ショットキーバリアダイオード 32…MOSトランジスタ 33…バイポーラトランジスタ 34…層間絶縁膜 35、36…メタル配線層 41…整流回路 42…平滑回路 43…出力部 44…コンデンサ電極 45…交流電源 46…CMOSインバータ 51…シリコン酸化膜 52…シリコン窒化膜 53…シリコン酸化膜 54…シリコン窒化膜 55…PSG膜 56…U溝 61…絶縁物 62…LOCOS酸化膜 63…pn接合ダイオード 64…p型不純物領域 65…メタル電極 D1、D2、D3、D4…ショットキーバリアダイオー
ド Cp…コンデンサ Tr…パワートランジスタ11 ... Support substrate 12 ... Inter-substrate insulating film 13 ... N-type silicon thin film 14 ... N-type SOI substrate 15 ... Silicon oxide film 16 ... Silicon nitride film 17 ... Opening 18 ... V groove 19 ... Silicon oxide film 20 ... Polysilicon layer 21 ... Silicon oxide film 22 ... LOCOS oxide film 23 ... Silicon oxide film 24 ... Capacitor electrode 25 ... Capacitor 26 ... N + type contact region 27 ... Interlayer insulating film 28, 29, 30 ... Metal electrode 31 ... Schottky barrier diode 32 ... MOS transistor 33 ... Bipolar transistor 34 ... Interlayer insulating film 35, 36 ... Metal wiring layer 41 ... Rectifier circuit 42 ... Smoothing circuit 43 ... Output part 44 ... Capacitor electrode 45 ... AC power supply 46 ... CMOS inverter 51 ... Silicon oxide film 52 ... Silicon Nitride film 53 ... Silicon oxide film 54 ... Silicon nitride Film 55 ... PSG film 56 ... U groove 61 ... Insulator 62 ... LOCOS oxide film 63 ... Pn junction diode 64 ... P-type impurity region 65 ... Metal electrode D1, D2, D3, D4 ... Schottky barrier diode Cp ... Capacitor Tr ... Power transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平松 良 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 三浦 隆雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 韮塚 公利 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山内 経則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 石川 保 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Ryo Hiramatsu 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, Fujitsu Limited (72) Inventor Takao Miura 1015, Kamikodanaka, Nakahara-ku, Kawasaki, Kanagawa Prefecture, Fujitsu Limited ( 72) Inventor Nichizuka Koki 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa, Fujitsu Limited (72) Inventor Keinori Yamauchi 1015 Kamedota, Nakahara-ku, Kawasaki, Kanagawa Fujitsu Limited (72) Inventor, Ishikawa Ho Kanagawa 1015 Kamiodanaka, Nakahara-ku, Kawasaki, Japan
Claims (13)
イオードと、 前記半導体層に形成されたトランジスタとを有し、 少なくとも前記複数のダイオードが、それぞれ電気的に
完全分離されていることを特徴とする半導体装置。1. A substrate having an insulating surface, a semiconductor layer formed on the insulating surface of the substrate, a plurality of diodes formed in the semiconductor layer to form a rectifying circuit, and formed in the semiconductor layer. A semiconductor device, wherein at least the plurality of diodes are electrically isolated from each other.
導体層に形成されたトレンチによって電気的に完全分離
されていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the diode is electrically completely separated by a trench formed in the semiconductor layer so as to reach the insulator surface.
半導体層に形成されたトレンチによって電気的に完全分
離されていることを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the transistor is electrically completely separated by a trench formed in the semiconductor layer so as to reach the insulator surface.
て、 前記トレンチの少なくとも一部が、V溝形状をなしてい
ることを特徴とする半導体装置。4. The semiconductor device according to claim 2, wherein at least a part of the trench has a V-groove shape.
て、 前記トレンチの少なくとも一部が、U溝形状をなしてい
ることを特徴とする半導体装置。5. The semiconductor device according to claim 2, wherein at least a part of the trench has a U-groove shape.
溝形状をなし、 前記トランジスタの周囲に形成された前記トレンチが、
U溝形状をなしていることを特徴とする半導体装置。6. The semiconductor device according to claim 3, wherein the trench formed around the diode is V
Forming a groove, the trench formed around the transistor,
A semiconductor device having a U-groove shape.
体装置において、 前記トレンチに、絶縁膜を介してポリシリコンが充填さ
れていることを特徴とする半導体装置。7. The semiconductor device according to claim 2, wherein the trench is filled with polysilicon via an insulating film.
体装置において、 前記トレンチに、絶縁物が充填されていることを特徴と
する半導体装置。8. The semiconductor device according to claim 2, wherein the trench is filled with an insulating material.
導体層に形成されたLOCOS分離膜によって電気的に
完全分離されていることを特徴とする半導体装置。9. The semiconductor device according to claim 1, wherein the diode is completely electrically isolated by a LOCOS isolation film formed in the semiconductor layer so as to reach the insulator surface. apparatus.
導体装置において、 前記複数のダイオードの少なくとも一部が、ショットキ
ーバリアダイオードであることを特徴とする半導体装
置。10. The semiconductor device according to claim 1, wherein at least a part of the plurality of diodes is a Schottky barrier diode.
導体装置において、 前記複数のダイオードの少なくとも一部が、pn接合ダ
イオードであることを特徴とする半導体装置。11. The semiconductor device according to claim 1, wherein at least a part of the plurality of diodes is a pn junction diode.
上に、半導体層を形成する工程と、 前記半導体層に、前記絶縁体面に達するトレンチを形成
し、素子領域を電気的に完全分離する工程と、 前記トレンチによって完全分離された複数の素子領域に
それぞれダイオードを形成する工程と、 前記半導体層に、トランジスタを形成する工程と、 複数の前記ダイオードを配線して整流回路を形成する工
程とを有することを特徴とする半導体装置の製造方法。12. A step of forming a semiconductor layer on the insulator surface of a substrate having an insulator surface, and a step of forming a trench reaching the insulator surface in the semiconductor layer and electrically completely isolating an element region. A step of forming a diode in each of a plurality of element regions completely separated by the trench, a step of forming a transistor in the semiconductor layer, and a step of forming a rectifier circuit by wiring the plurality of diodes. A method of manufacturing a semiconductor device, comprising:
法において、 前記半導体層に前記絶縁体面に達するトレンチを形成
し、前記トレンチによって完全分離された素子領域に前
記トランジスタを形成する工程を有することを特徴とす
る半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, further comprising: forming a trench in the semiconductor layer, the trench reaching the insulator surface, and forming the transistor in an element region completely separated by the trench. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22268191A JPH0563070A (en) | 1991-09-03 | 1991-09-03 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
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JP22268191A JPH0563070A (en) | 1991-09-03 | 1991-09-03 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563070A true JPH0563070A (en) | 1993-03-12 |
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ID=16786256
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Application Number | Title | Priority Date | Filing Date |
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JP22268191A Pending JPH0563070A (en) | 1991-09-03 | 1991-09-03 | Semiconductor device and its manufacture |
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Country | Link |
---|---|
JP (1) | JPH0563070A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
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