JPH0556020A - Multi-frame synchronization detector - Google Patents
Multi-frame synchronization detectorInfo
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- JPH0556020A JPH0556020A JP3236886A JP23688691A JPH0556020A JP H0556020 A JPH0556020 A JP H0556020A JP 3236886 A JP3236886 A JP 3236886A JP 23688691 A JP23688691 A JP 23688691A JP H0556020 A JPH0556020 A JP H0556020A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ディジタル通信にて
フレーム同期を確立させるためのマルチフレーム同期検
出装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-frame synchronization detecting device for establishing frame synchronization in digital communication.
【０００２】[0002]
【従来の技術】図６は従来のマルチフレーム同期検出装
置を示すブロック図である。図において、１は複数（ｎ
系列）のマルチフレーム同期ビットが多重化された多重
化データであり、２はこの多重化データ同期パターンの
一致検出を行う複数（ｎ個）の同期パターン検出回路、
３は各同期パターン検出回路２よりそれぞれ出力される
パターン一致信号である。2. Description of the Related Art FIG. 6 is a block diagram showing a conventional multi-frame synchronization detecting device. In the figure, 1 is a plurality (n
2) multiplex (n) sync pattern detection circuits for performing coincidence detection of the multiplex data sync patterns,
Reference numeral 3 is a pattern matching signal output from each synchronization pattern detection circuit 2.
【０００３】４は各パターン一致信号３に基づいて各マ
ルチフレームの同期検出を行う複数（ｎ個）のフレーム
同期カウンタであり、５は各パターン一致信号３を受け
て各フレーム同期カウンタ４を制御し、同期検出の前方
保護および後方保護を行う複数（ｎ個）の同期保護回路
である。Reference numeral 4 denotes a plurality (n) of frame synchronization counters for detecting the synchronization of each multi-frame based on each pattern matching signal 3, and 5 controls each frame synchronization counter 4 in response to each pattern matching signal 3. However, there are a plurality of (n) synchronization protection circuits for performing forward detection and backward protection for synchronization detection.
【０００４】また、図７は前記同期パターン一致検出回
路２の内部構成を示すブロック図である。図において、
６はマルチフレーム同期ビットの位置を示すタイミング
信号であり、７はこのタイミング信号に従って多重化デ
ータ１のマルチフレーム同期ビットをラッチするメモリ
である。FIG. 7 is a block diagram showing the internal structure of the sync pattern matching detection circuit 2. In the figure,
Reference numeral 6 is a timing signal indicating the position of the multi-frame synchronization bit, and reference numeral 7 is a memory for latching the multi-frame synchronization bit of the multiplexed data 1 in accordance with this timing signal.
【０００５】８はそのメモリ７にラッチされたマルチフ
レーム同期ビット、９はこのマルチフレーム同期ビット
８と比較するために内部に保有している同期パターンで
あり、１０はこのマルチフレーム同期ビット８と同期パ
ターン９とを比較して、一致した場合に前記パターン一
致信号３を出力する比較回路である。Reference numeral 8 is a multi-frame sync bit latched in the memory 7, 9 is a sync pattern internally held for comparison with the multi-frame sync bit 8, and 10 is the multi-frame sync bit 8. The comparison circuit compares the synchronization pattern 9 and outputs the pattern matching signal 3 when they match.
【０００６】次に動作について説明する。それぞれのマ
ルチフレーム同期ビットの位置を示すタイミング信号６
によって、それぞれのマルチフレーム毎に同期ビットを
メモリ７にラッチさせる。なお、このメモリ７として
は、例えばシフトレジスタ等が用いられる。Next, the operation will be described. Timing signal 6 indicating the position of each multi-frame synchronization bit
In this way, the synchronization bit is latched in the memory 7 for each multi-frame. A shift register or the like is used as the memory 7.
【０００７】次に、比較回路１０にて数フレーム分のマ
ルチフレーム同期ビット８のビット列を、内部に保有し
ている同期パターン９とを比較し、両者が一致したとき
に比較回路１０はパターン一致信号３を出力する。Next, the comparison circuit 10 compares the bit string of the multi-frame synchronization bits 8 for several frames with the synchronization pattern 9 held therein, and when both match, the comparison circuit 10 performs pattern matching. The signal 3 is output.
【０００８】このパターン一致信号３によって、フレー
ム位相カウンタ４がリセットされる。また、このパター
ン一致信号３によって同期保護回路５が動作し、フレー
ム位相カウンタ４を制御することによって、フレーム位
相カウンタ４よりそのマルチフレームのフレーム位相が
出力される。The pattern matching signal 3 resets the frame phase counter 4. Further, the pattern protection signal 5 operates the synchronization protection circuit 5 to control the frame phase counter 4 so that the frame phase counter 4 outputs the frame phase of the multi-frame.
【０００９】これらの回路は、多重化されたマルチフレ
ームの数（ｎ）だけ用意されており、それによって、フ
レーム位相の異なる複数のマルチフレームの同期を検出
することが可能となる。These circuits are prepared for the number (n) of multiplexed multi-frames, which makes it possible to detect synchronization of a plurality of multi-frames having different frame phases.
【００１０】なお、このような従来のマルチフレーム同
期検出装置に関連する技術が記載された文献としては、
例えば特開平１−２７６８３９号公報、特開昭６３−３
０８４２３号公報などがある。As a document describing a technique related to such a conventional multi-frame synchronization detecting device,
For example, JP-A-1-276839 and JP-A-63-3
No. 08423 is available.
【００１１】[0011]
【発明が解決しようとする課題】従来のマルチフレーム
同期検出装置は以上のように構成されているので、同期
パターン検出回路２、フレーム位相カウンタ４、同期保
護回路５などを多重化されたマルチフレームの数だけ用
意する必要があり、回路規模が大きくなって実装が困難
となり、その実装のために特別な集積回路（カスタムＬ
ＳＩ）を用いる場合、その集積回路の開発に多大な費用
がかかるなどの問題点があった。Since the conventional multi-frame synchronization detecting device is constructed as described above, a multi-frame in which the synchronization pattern detecting circuit 2, the frame phase counter 4, the synchronization protection circuit 5 and the like are multiplexed is provided. It is necessary to prepare the same number as the above, and the circuit scale becomes large, making it difficult to implement.
When SI) is used, there is a problem in that it costs a great deal to develop the integrated circuit.
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、小規模な回路構成で実現可能な
マルチフレーム同期検出装置を得ることを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a multi-frame synchronization detecting device which can be realized with a small-scale circuit configuration.
【００１３】[0013]
【課題を解決するための手段】請求項１に記載の発明に
係るマルチフレーム同期検出装置は、フレーム位相の値
と、同期はずれや同期確立中などの同期状態を示すデー
タとを記憶する記憶手段、および、フレーム毎に記憶手
段の内容を読み出して、今回のフレームで得られたマル
チフレーム同期ビットが正しいか否かを判定し、正しい
場合にはフレーム位相の値をインクリメントする演算手
段を備えたものである。According to a first aspect of the present invention, there is provided a multi-frame synchronization detecting device for storing a frame phase value and data indicating a synchronization state such as loss of synchronization or establishment of synchronization. , And the content of the storage means is read for each frame to determine whether or not the multi-frame synchronization bit obtained in the current frame is correct, and if it is correct, a calculation means for incrementing the value of the frame phase is provided. It is a thing.
【００１４】[0014]
【作用】この発明における演算手段は、記憶手段に記載
されている前回のフレームのフレーム位相の値をもと
に、今回のフレームのマルチフレーム同期ビットが正し
いか否かを論理演算式を用いて判定し、正しい場合には
そのフレーム位相の値をインクリメントすることによ
り、回路規模の小形化が可能なマルチフレーム同期検出
装置を実現する。The arithmetic means according to the present invention uses a logical arithmetic expression to determine whether the multi-frame synchronization bit of the current frame is correct, based on the value of the frame phase of the previous frame stored in the storage means. By making a determination and, if correct, incrementing the value of the frame phase, a multi-frame synchronization detection device capable of downsizing the circuit scale is realized.
【００１５】[0015]
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１は請求項１に記載の発明の一実施例
を示すブロック図であり、図において、１は図６に同一
符号を付した従来のそれと同一の多重化データである。EXAMPLES Example 1. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the invention described in claim 1. In the figure, reference numeral 1 is the same multiplexed data as that of the prior art with the same reference numerals in FIG.
【００１６】１１はフレーム位相の異なった複数のマル
チフレーム同期ビットが多重化されたディジタル信号
の、複数のマルチフレームの各々について、マルチフレ
ーム同期ビットのフレーム位相の値と、同期はずれ、同
期確立中、前方保護動作中、後方保護動作中などの同期
状態を示すデータが記憶される、記憶手段としての読み
書き自在なランダムアクセスメモリ（以下、ＲＡＭとい
う）である。Reference numeral 11 indicates that, for each of a plurality of multiframes of a digital signal in which a plurality of multiframe synchronization bits having different frame phases are multiplexed, the value of the frame phase of the multiframe synchronization bit is out of synchronization, and synchronization is being established. A readable / writable random access memory (hereinafter referred to as a RAM) serving as a storage unit that stores data indicating a synchronization state such as during a front protection operation and a rear protection operation.
【００１７】１２はこのＲＡＭ１１の内容を毎フレーム
読み出し、前回のフレームのフレーム位相の値をもと
に、今回のフレームのマルチフレーム同期ビットが正し
いか否かを判定して、正しい場合には前記フレーム位相
の値をインクリメントする演算手段としての論理演算回
路である。Reference numeral 12 reads out the contents of the RAM 11 every frame, judges whether or not the multi-frame synchronization bit of the current frame is correct based on the value of the frame phase of the previous frame, and if it is correct, the above-mentioned It is a logical operation circuit as an operation means for incrementing the value of the frame phase.
【００１８】また、図２はＲＡＭ１１の記憶内容を示す
説明図である。図において、１３はマルチフレーム同期
ビットの位相、すなわちフレーム位相の値であり、例え
ば、２０フレームでマルチフレームが構成されている場
合、それぞれが５ビットの２進符号ＭＦ4 〜ＭＦ0 によ
る“０”（ＭＦ4 〜ＭＦ0 ＝０００００）〜“１９”
（ＭＦ4 〜ＭＦ0 ＝１００１１）である。FIG. 2 is an explanatory diagram showing the contents stored in the RAM 11. In the figure, 13 is the value of the multi-frame synchronization bits of the phase, i.e. frame phase, for example, 20 when the frame multiframe in is configured, respectively is due to the binary code MF 4 ~MF 0 of 5 bits "0 "(MF 4 to MF 0 = 00000) to" 19 "
(MF 4 to MF 0 = 10011).
【００１９】１４はマルチフレーム同期ビットが正しい
か否かを示す判定結果であり、正しい場合には“１”、
正しくない場合には“０”となる。また、１５は同期は
ずれや同期確立中などを示す同期状態であり、図３に示
す７種類の同期状態が３ビットの２進符号Ｓ2 〜Ｓ0 に
よって区別される。Reference numeral 14 is a determination result indicating whether or not the multi-frame synchronization bit is correct. If it is correct, "1",
If it is not correct, it becomes "0". Reference numeral 15 denotes a synchronization state indicating that synchronization has been lost or synchronization is being established. The seven types of synchronization states shown in FIG. 3 are distinguished by the 3-bit binary codes S 2 to S 0 .
【００２０】即ち、Ｓ2 〜Ｓ1 ＝１１１は同期はずれ、
１００は後方１段、１０１は後方２段、１１０は後方３
段、０００は同期確立、００１は前方１段、０１０は前
方２段の各同期状態を示している。That is, S 2 to S 1 = 111 are out of synchronization,
100 is 1 rear, 101 is 2 rear, 110 is 3 rear
, 000 indicates synchronization establishment, 001 indicates front 1 stage, and 010 indicates front 2 stages.
【００２１】次に動作について説明する。ＲＡＭ１１に
格納されているデータは、前回のフレームにおける論理
演算回路１２の演算結果であり、論理演算回路１２はこ
のＲＡＭ１１に格納されているデータと、今回のフレー
ムでのマルチフレーム同期ビットの値“ｂ”を、図４に
示す論理値表に従って論理演算を行い、今回のマルチフ
レーム同期ビットが正しいか否かを判定する。この場
合、当該判定には数１に示す論理式が用いられる。Next, the operation will be described. The data stored in the RAM 11 is the calculation result of the logical operation circuit 12 in the previous frame, and the logical operation circuit 12 and the data stored in the RAM 11 and the value of the multi-frame synchronization bit in the current frame are “ A logical operation is performed on b ″ according to the logical value table shown in FIG. 4, and it is determined whether or not the current multiframe synchronization bit is correct. In this case, the logical expression shown in Expression 1 is used for the determination.
【００２２】[0022]
【数１】 [Equation 1]
【００２３】なお、この数１に示す論理式は、フレーム
位相の値を示す全てのＭＦ4 〜ＭＦ0 の状態において、
マルチフレーム同期ビット“ｂ”によって判定結果（Ｎ
Ｇ）に“１”が“０”をセットするためのもので、ＭＦ
4 が“０”，ＭＦ2 が“１”，ＭＦ0 が“０”であり、
かつｂが“０”の場合、あるいはＭＦ4 が“０”，ＭＦ
2 が“１”，ＭＦ1 が“０”であり、かつｂが“０”の
場合、・・・・、ＭＦ4 が“１”，ＭＦ3 が“０”，Ｍ
Ｆ2 が“０”，ＭＦ1 が“０”，ＭＦ0 が“１”であ
り、かつｂが“０”の場合に判定結果であるＮＧが
“１”となり、それ以外では“０”となる。The logical expression shown in the equation 1 is obtained in all the states of MF 4 to MF 0 indicating the value of the frame phase.
The determination result (N
"1" in G) is for setting "0", and MF
4 is “0”, MF 2 is “1”, MF 0 is “0”,
And b is “0”, or MF 4 is “0”, MF
When 2 is “1”, MF 1 is “0”, and b is “0”, ..., MF 4 is “1”, MF 3 is “0”, M
When F 2 is “0”, MF 1 is “0”, MF 0 is “1”, and b is “0”, the judgment result NG is “1”, otherwise, it is “0”. Become.
【００２４】具体的には、マルチフレーム同期ビット
“１１１１００１０１１１１００１０００００”が２０
個おきに繰り返されている場合に、その先頭から順番に
フレーム０、フレーム１、・・・・、フレーム１９と呼
ぶこととし、それぞれの数をＭＦ4 ，ＭＦ3 、・・・、
ＭＦ0 の２進符号５ビットで表現する。Specifically, the multi-frame synchronization bit "1111001011111100000" is 20.
When repeated every other number, they are called frame 0, frame 1, ..., Frame 19 in order from the beginning, and the respective numbers are MF 4 , MF 3 ,.
It is expressed by the binary code 5 bits of MF 0 .
【００２５】例えば、先頭から４ビット目のフレーム３
では、マルチフレーム同期ビットは“１”であるべきで
あり、前回のフレームで判定結果が同期ＯＫであったと
すると、ＲＡＭ１１にはＭＦ4 〜ＭＦ0 ＝０００１０が
格納されている。For example, the frame 3 of the 4th bit from the beginning
Then, the multi-frame synchronization bit should be “1”, and if the determination result in the previous frame is synchronization OK, MF 4 to MF 0 = 00010 is stored in the RAM 11.
【００２６】そこで、当該ＭＦ4 〜ＭＦ0 をインクリメ
ントしてＭＦ4 〜ＭＦ＝０００１１となる。このとき、
数１の論理式により、マルチフレーム同期ビットｂが
“０”である場合には判定結果であるＮＧは“１”とな
って同期ＮＧと判定され、マルチフレーム同期ビットｂ
が“１”であればＮＧは“０”となって同期ＯＫと判定
される。Therefore, the MF 4 to MF 0 are incremented to become MF 4 to MF = 00011. At this time,
According to the logical expression of Equation 1, when the multi-frame synchronization bit b is “0”, the determination result NG becomes “1” and it is determined to be the synchronization NG, and the multi-frame synchronization bit b
Is "1", NG becomes "0" and it is determined that synchronization is OK.
【００２７】論理演算回路１２は当該演算結果をもと
に、同期状態とフレーム位相の値の更新を行い、それを
ＲＡＭ１１の該当エリアに格納する。The logical operation circuit 12 updates the synchronization state and the value of the frame phase based on the result of the operation and stores them in the corresponding area of the RAM 11.
【００２８】以上の動作を各マルチフレーム毎に繰り返
して実行することにより、複数マルチフレームの同期検
出をおこなうことができる。By repeating the above operation for each multi-frame, it is possible to detect the synchronization of a plurality of multi-frames.
【００２９】なお、前述のような論理演算回路１２は、
市販のプログラマブル・ロジック・デバイス（ＰＬＤ）
等によって容易に実現することができる。The logical operation circuit 12 as described above is
Commercially available programmable logic device (PLD)
And the like.
【００３０】実施例２．なお、上記実施例では、複数マ
ルチフレームの同期検出について説明したが、ただ１種
類のみのマルチフレームの同期検出に適用してもよい。
図５は請求項２に記載したそのような発明の一実施例を
示すブロック図である。図において、１６は記憶手段と
して前記ＲＡＭ１１に代替されたラッチ回路であり、他
は図１に同一符号を付けた部分と同一である。Example 2. In addition, in the above-mentioned embodiment, the synchronization detection of a plurality of multiframes has been described, but it may be applied to the synchronization detection of only one type of multiframe.
FIG. 5 is a block diagram showing an embodiment of such an invention described in claim 2. In FIG. In the figure, reference numeral 16 is a latch circuit which is replaced by the RAM 11 as a storage means, and the other parts are the same as those designated by the same reference numerals in FIG.
【００３１】このラッチ回路１６には、ただ１種類のみ
のマルチフレーム同期ビットのフレーム位相の値と、同
期はずれや同期確立中などの同期状態を示すデータとが
ラッチされる。The latch circuit 16 latches the frame phase value of only one type of multi-frame synchronization bit and the data indicating the synchronization state such as loss of synchronization or establishment of synchronization.
【００３２】このように、ただ１種類のみのマルチフレ
ームの同期検出を行う場合には、記憶手段としてラッチ
回路１６を用いることができるため、装置構成をよりコ
ンパクトにすることが可能となる。As described above, when only one type of multiframe synchronization detection is performed, the latch circuit 16 can be used as the storage means, so that the device configuration can be made more compact.
【００３３】[0033]
【発明の効果】以上のように、請求項１に記載の発明に
よれば、複数のマルチフレーム同期ビットの前回のフレ
ームのフレーム位相の値をもとに、今回のフレームのマ
ルチフレーム同期ビットが正しいか否かを論理演算式を
用いて判定し、正しい場合にはそのフレーム位相の値を
インクリメントするように構成したので、記憶手段と演
算手段にて装置を構成することが可能となり、回路規模
が小さく、安価で実装面での問題もないマルチフレーム
同期検出装置が得られる効果がある。As described above, according to the invention described in claim 1, the multi-frame synchronization bit of the current frame is determined based on the frame phase value of the previous frame of the plurality of multi-frame synchronization bits. Since it is configured to judge whether it is correct by using a logical operation expression and to increment the value of the frame phase when it is correct, it becomes possible to configure the device with the storage means and the operation means, and the circuit scale. It is possible to obtain a multi-frame synchronization detection device that is small in size, inexpensive, and has no problem in mounting.
【００３４】また、請求項２に記載の発明によれば、記
憶手段にラッチ回路を用い、１種類のマルチフレーム同
期ビットのフレーム位相の値と、同期はずれや同期確立
中などの同期状態を示すデータとを記憶させるように構
成したので、回路構成をよりコンパクトにできるマルチ
フレーム同期検出装置が得られる効果がある。According to the second aspect of the invention, a latch circuit is used as the storage means, and the value of the frame phase of one type of multi-frame synchronization bit and the synchronization state such as out-of-synchronization or establishment of synchronization are shown. Since it is configured to store the data and the data, there is an effect that a multi-frame synchronization detection device that can make the circuit configuration more compact can be obtained.
【図１】請求項１に記載の発明の一実施例によるマルチ
フレーム同期検出装置を示すブロック図である。FIG. 1 is a block diagram showing a multi-frame synchronization detecting device according to an embodiment of the invention described in claim 1.
【図２】上記実施例のＲＡＭの記載内容の構成を示す説
明図である。FIG. 2 is an explanatory diagram showing a configuration of a description content of a RAM of the above embodiment.
【図３】上記実施例の同期状態の種類を示す説明図であ
る。FIG. 3 is an explanatory diagram showing types of synchronization states in the above embodiment.
【図４】上記実施例の論理演算回路で実行される論理演
算の論理値を示す説明図である。FIG. 4 is an explanatory diagram showing logical values of logical operations executed by the logical operation circuit of the above-described embodiment.
【図５】請求項２に記載の発明の一実施例を示すブロッ
ク図である。5 is a block diagram showing an embodiment of the invention described in claim 2. FIG.
【図６】従来のマルチフレーム同期検出装置を示すブロ
ック図である。FIG. 6 is a block diagram showing a conventional multi-frame synchronization detection device.
【図７】その同期パターン検出回路の内部構成を示すブ
ロック図である。FIG. 7 is a block diagram showing an internal configuration of the synchronization pattern detection circuit.
１１ 記憶手段（ＲＡＭ） １２ 演算手段（論理演算回路） １６ 記憶手段（ラッチ回路） 11 memory means (RAM) 12 arithmetic means (logical operation circuit) 16 memory means (latch circuit)
Claims (2)
レーム同期ビットが多重化されたディジタル信号の複数
のマルチフレームの各々について、前記マルチフレーム
同期ビットのフレーム位相の値、および、同期はずれ、
同期確立中、前方保護動作中、後方保護動作中などの同
期状態を示すデータを記憶する記憶手段と、前記記憶手
段の内容を毎フレーム読み出して、前回のフレームの前
記フレーム位相の値をもとに、今回のフレームのマルチ
フレーム同期ビットが正しいか否かの判定を行い、正し
い場合には前記フレーム位相の値をインクリメントする
演算手段とを備えたマルチフレーム同期検出装置。1. A value of a frame phase of the multi-frame synchronization bit and a loss of synchronization for each of a plurality of multi-frames of a digital signal in which a plurality of multi-frame synchronization bits having different frame phases are multiplexed.
Storage means for storing data indicating a synchronization state during synchronization establishment, forward protection operation, backward protection operation, etc., and the contents of the storage means are read out every frame to obtain the frame phase value of the previous frame. The multi-frame synchronization detecting device further comprising: a calculating unit that determines whether or not the multi-frame synchronization bit of the current frame is correct, and if it is correct, increments the value of the frame phase.
前記マルチフレーム同期ビットのフレーム位相の値、お
よび、同期はずれ、同期確立中、前方保護動作中、後方
保護動作中などの前記同期状態を示すデータを記憶させ
たことを特徴とする請求項１に記載のマルチフレーム同
期検出装置。2. A latch circuit is used as the storage means,
The value of the frame phase of the multi-frame synchronization bit and data indicating the synchronization state such as out of synchronization, synchronization being established, forward protection operation, backward protection operation, etc. are stored. The multi-frame synchronization detection device described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236886A JPH0556020A (en) | 1991-08-26 | 1991-08-26 | Multi-frame synchronization detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236886A JPH0556020A (en) | 1991-08-26 | 1991-08-26 | Multi-frame synchronization detector |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0556020A true JPH0556020A (en) | 1993-03-05 |
Family
ID=17007238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236886A Pending JPH0556020A (en) | 1991-08-26 | 1991-08-26 | Multi-frame synchronization detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0556020A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108831A (en) * | 1986-10-27 | 1988-05-13 | Toshiba Corp | Frame synchronization detection circuit |
| JPH01261939A (en) * | 1988-04-13 | 1989-10-18 | Fujitsu Ltd | Multiframe synchronizing device |
| JPH02166846A (en) * | 1988-12-20 | 1990-06-27 | Fujitsu Ltd | Multiframe detecting circuit |
-
1991
- 1991-08-26 JP JP3236886A patent/JPH0556020A/en active Pending
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