JPH0555601A - Nonvolatile electronic memory device - Google Patents
Nonvolatile electronic memory deviceInfo
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- JPH0555601A JPH0555601A JP21242991A JP21242991A JPH0555601A JP H0555601 A JPH0555601 A JP H0555601A JP 21242991 A JP21242991 A JP 21242991A JP 21242991 A JP21242991 A JP 21242991A JP H0555601 A JPH0555601 A JP H0555601A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は不揮発性電子メモリ装
置に関する。FIELD OF THE INVENTION This invention relates to non-volatile electronic memory devices.
【0002】[0002]
【従来の技術】近年、殆どの分野の機器にマイクロコン
ピュータが内蔵されている。マイクロコンピュータの搭
載にはメモリ装置が不可欠である。メモリ装置として、
SRAMやDRAMが使用されているが、これらは電源
を切ってしまうとメモリされた内容も消えてしまうとい
う短所がある。これを改善し、電源を切ってもメモリさ
れた内容が消えないようにしたのが不揮発性電子メモリ
装置であり、その中でも、電気的に書き込み/消去の可
能なものがEEPROM(ELectrically Erasable and
ProgramableROM )である。しかし、不揮発性メモリ機
能、電気的に書き込み/消去が可能という長所を有する
EEPROMであるが、その反面、セル面積が大きい為
に集積度が低く、1ビット当たりの価格が高いという短
所がある。2. Description of the Related Art In recent years, microcomputers have been built into equipment in almost all fields. A memory device is indispensable for mounting a microcomputer. As a memory device,
SRAMs and DRAMs are used, but these have the disadvantage that the contents stored in them are lost when the power is turned off. It is a non-volatile electronic memory device that has improved this so that the stored contents are not erased even when the power is turned off. Among them, electrically writable / erasable ones are EEPROMs (ELectrically Erasable and
Programmable ROM). However, the EEPROM has the advantages of a non-volatile memory function and electrically writable / erasable, but on the other hand, it has a disadvantage that the integration degree is low and the price per bit is high due to the large cell area.
【0003】EEPROMは構造的に分けてMNOS型
とFLOTOX型がある。前者のMNOS型は酸化膜と
窒化膜の界面のトラップに電子を蓄えることで不揮発性
メモリ機能を発揮する素子であり、後者のFLOTOX
型は酸化膜(絶縁膜)によりどこからも電気的に絶縁さ
れたポリシリコン製浮遊ゲートに電子を蓄えることで不
揮発性メモリ機能を発揮する素子である。後者のFLO
TOX(FLOating-gate Tunnel OXide)型EEPROM
は記憶保持時間が長く、MOSプロセスと整合性がよい
ことから従来よく使われている。The EEPROM is structurally divided into a MNOS type and a FLOTOX type. The former MNOS type is an element that exhibits a non-volatile memory function by storing electrons in a trap at the interface between an oxide film and a nitride film, and the latter FLOTOX.
The mold is an element that exerts a non-volatile memory function by storing electrons in a polysilicon floating gate that is electrically insulated from anywhere by an oxide film (insulating film). The latter FLO
TOX (FLOating-gate Tunnel OXide) type EEPROM
Has been widely used since it has a long memory retention time and good compatibility with MOS processes.
【0004】ポリシリコン製浮遊ゲートに電子を蓄える
FLOTOX型EEPROMの場合、浮遊ゲートへのト
ンネル電流の出入コントロール用ポリシリコン製制御ゲ
ートが、ポリシリコン製浮遊ゲートの上に設けられる2
層タイプのものと、制御ゲートが、単結晶半導体基板に
不純物を拡散することで形成される1層タイプのものと
がある。後者の1層タイプのものは、製造プロセスが簡
単であり、制御ゲート側に単結晶シリコン酸化膜が使え
るので保持特性が良好であるという長所を有する。In the case of a FLOTOX type EEPROM in which electrons are stored in a polysilicon floating gate, a polysilicon control gate for controlling tunnel current flow in and out of the floating gate is provided on the polysilicon floating gate.
There are a layer type and a one layer type in which the control gate is formed by diffusing impurities into the single crystal semiconductor substrate. The latter one-layer type has the advantages that the manufacturing process is simple and a single crystal silicon oxide film can be used on the control gate side, so that the retention characteristics are good.
【0005】図6および図7に従来の1層タイプのFL
OTOX型EEPROMをあらわす。図6は、図7のY
−Y断面を示す。FLOTOX型EEPROMでは、浮
遊ゲート型MOSトランジスタ構造とその制御ゲート
(制御ゲートライン)で1つのセルが構成されている。
すなわち、n型単結晶半導体基板51にp型ウエル(p
型不純物拡散層)52が設けられていて、このp型ウエ
ル52の表面部分にソース領域(n型不純物拡散層)5
2aおよびドレイン領域(n型不純物拡散層)52bが
形成され、その上に絶縁膜53を介してポリシリコン製
浮遊ゲート54が形成されているのである。このMOS
トランジスタ構造はnチャネルタイプであって、ソース
領域52aとドレイン領域52bの間がチャネル形成域
CHである。そして、MOSトランジスタ構造の浮遊ゲ
ート54直下の絶縁膜53の一部は浮遊ゲート54への
トンネル電流出入用の厚み約100Å程度の薄層部分5
3aとなっている。FIGS. 6 and 7 show a conventional one-layer type FL.
Represents an OTOX type EEPROM. FIG. 6 shows Y of FIG.
-Y cross section is shown. In the FLOTOX type EEPROM, one cell is composed of a floating gate type MOS transistor structure and its control gate (control gate line).
That is, the p-type well (p
Type impurity diffusion layer) 52 is provided, and the source region (n type impurity diffusion layer) 5 is formed on the surface of the p type well 52.
2a and a drain region (n-type impurity diffusion layer) 52b are formed, and a polysilicon floating gate 54 is formed on the drain region 52b via an insulating film 53. This MOS
The transistor structure is an n-channel type, and a channel formation region CH is between the source region 52a and the drain region 52b. Then, a part of the insulating film 53 directly below the floating gate 54 of the MOS transistor structure is a thin layer portion 5 having a thickness of about 100Å for tunneling current in and out of the floating gate 54.
3a.
【0006】一方、半導体基板51のp型ウエル52の
表面部分には制御ゲート52cが設けられており、浮遊
ゲート54は制御ゲート52cの上方に達していて、浮
遊ゲート54と制御ゲート52cが容量結合している。
この制御ゲート52cの駆動によりトンネル電流が流せ
るのである。なお、図6では浮遊ゲート54は、MOS
トランジスタ構造域では二つに分かれているが、図7に
みるように、制御ゲート52c域で繋がっており、一つ
ものである。On the other hand, a control gate 52c is provided on the surface portion of the p-type well 52 of the semiconductor substrate 51, the floating gate 54 reaches above the control gate 52c, and the floating gate 54 and the control gate 52c have a capacitance. Are connected.
By driving the control gate 52c, a tunnel current can flow. In FIG. 6, the floating gate 54 is a MOS
Although it is divided into two in the transistor structure region, as shown in FIG. 7, they are connected in the control gate 52c region and are one.
【0007】そして、このEEPROMでは、制御ゲー
ト52cとドレイン領域52bにそれぞれ適当な電圧を
印加し、薄層部分53aを通してトンネル電流を流し電
荷をやりとりし、しきい値電圧を変化させ電気的な書き
込み/消去が出来るようになっている。先に述べたよう
に、上記の1層タイプのFLOTOX型EEPROM
は、製造プロセスが簡単で保持特性が良い反面、制御ゲ
ートが横にくる等のためにセル面積が大きくて、集積度
を高め難い。高集積化を図ろうとしても、MOSトラン
ジスタ構造部分が大きくなるため出来ない。トンネル電
流出入用の薄層部分53aをチャネル形成域CHから相
当に離れた位置にもってくるため、その分、ドレイン領
域52bが大きくなりセル面積が広くなるのである。な
お、トンネル電流出入用の薄層部分53aをチャネル形
成域CHから離れた位置に形成するのは、薄層部分53
aはチャネル形成域CHの特性に好ましくない影響を与
えるため極力離しておくのがよいと考えられていたから
である。In this EEPROM, an appropriate voltage is applied to each of the control gate 52c and the drain region 52b, a tunnel current is passed through the thin layer portion 53a to exchange charges, and the threshold voltage is changed to electrically write. / Can be erased. As described above, the one-layer type FLOTOX EEPROM
Although the manufacturing process is simple and the holding characteristics are good, the cell area is large due to the control gate being lateral and it is difficult to increase the degree of integration. Even if an attempt is made to achieve high integration, it is not possible because the MOS transistor structure portion becomes large. Since the thin layer portion 53a for tunneling in and out of the tunnel current is brought to a position considerably distant from the channel forming region CH, the drain region 52b becomes larger and the cell area becomes wider accordingly. The thin layer portion 53a for tunneling current in and out is formed at a position apart from the channel formation region CH.
This is because it has been considered that a should be separated as much as possible because it has an unfavorable influence on the characteristics of the channel formation region CH.
【0008】[0008]
【発明が解決しようとする課題】この発明は、上記事情
に鑑み、集積度の高いFLOTOX型EEPROMの実
現を可能とする不揮発性電子メモリ装置を提供すること
を課題とする。SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a non-volatile electronic memory device capable of realizing a FLOTOX type EEPROM having a high degree of integration.
【0009】[0009]
【課題を解決するための手段】前記課題を解決するた
め、請求項1,2記載の不揮発性電子メモリ装置は、浮
遊ゲート型MOSトランジスタ構造を備え、その浮遊ゲ
ート直下の絶縁膜の一部が薄層部分となっていて、前記
浮遊ゲートに対するトンネル電流の出入が前記薄層部分
を介してなされるようになっている構成において、前記
薄層部分をMOSトランジスタ構造のチャネル形成域の
近傍に位置させるようにしている。In order to solve the above-mentioned problems, the nonvolatile electronic memory device according to claim 1 or 2 is provided with a floating gate type MOS transistor structure, and a part of an insulating film immediately below the floating gate is formed. In the thin layer portion, the tunnel current to and from the floating gate is made to flow through the thin layer portion, and the thin layer portion is located in the vicinity of the channel formation region of the MOS transistor structure. I am trying to let you.
【0010】この発明の不揮発性電子メモリ装置の場
合、特に、請求項2のように、トンネル電流の出入をコ
ントロールするための制御ゲートが、MOSトランジス
タ構造のソース領域およびドレイン領域が形成されてい
る半導体基板に形成されている1層タイプの場合に非常
に有効であるが、これに限らない。In the case of the non-volatile electronic memory device of the present invention, in particular, the control gate for controlling the input and output of the tunnel current is formed with the source region and the drain region of the MOS transistor structure as in the second aspect. This is very effective in the case of a single layer type formed on a semiconductor substrate, but is not limited to this.
【0011】[0011]
【作用】この発明の不揮発性電子メモリ装置のように、
絶縁膜におけるトンネル電流の出入用の薄層部分をMO
Sトランジスタ構造のチャネル形成域の近傍にもって来
ても、実際には、チャネル形成域にそれほど悪影響はな
く、メモリ動作に格別な支障は出ないのである。そし
て、薄層部分が近ずいて従来の場合の浮遊ゲート54の
枝部54aが事実上無くなり、それに応じてドレイン領
域用の不純物拡散領域を縮小できるために、セル面積は
小さくなり、集積度が増すのである。According to the nonvolatile electronic memory device of the present invention,
The thin layer part of the insulating film for the tunnel current flow
Even if it comes close to the channel formation region of the S-transistor structure, the channel formation region is not so badly affected, and the memory operation is not particularly hindered. Then, since the thin layer portion is close to the branch portion 54a of the floating gate 54 in the conventional case, the impurity diffusion region for the drain region can be reduced accordingly, so that the cell area is reduced and the integration degree is reduced. Increase.
【0012】駆動条件も次のように十分に実用的な範囲
が保てる。1層タイプのFLOTOX型EEPROMの
場合、駆動条件の重要な指標である容量結合定数K
W は、浮遊ゲートとp型ウエルとの酸化膜(絶縁膜)容
量をCGT、浮遊ゲートとドレイン領域用のn型不純物拡
散層との酸化膜容量をCTN、浮遊ゲートと制御ゲート用
のn型不純物拡散層との酸化膜容量をCPPとすると、端
子TaにVPP(V)、端子Tb,TcにO(V)を印加
する書き込み時は、KW =CPP/(CGT+CTN+C PP)
となる。但し、端子Taは制御ゲートの端子、端子Tb
はドレイン領域の端子、端子Tcはp型ウエルの端子で
ある。等価回路を図5に示す。容量結合定数KW は、浮
遊ゲートに電荷のない時にプログラム電圧の何割りが薄
層部分にかかるかを表すものであり、この値が小さいと
書き込み電圧が高くなるため、ある程度の大きさを確保
しないと駆動条件が厳しくなる。しかし、この発明の場
合、必要な容量結合定数KW (0.7程度)が問題なく
確保されるのである。これは、浮遊ゲートとドレイン領
域用のn型不純物拡散層との酸化膜容量をCTNが小さく
なるからである。The driving condition is also in a sufficiently practical range as follows.
Can be kept. 1 layer type FLOTOX EEPROM
In this case, the capacitive coupling constant K, which is an important indicator of driving conditions,
WIs the oxide film (insulating film) volume between the floating gate and the p-type well.
Amount CGT, N-type impurity diffusion for floating gate and drain regions
The oxide film capacity with the diffusion layer is CTNFor floating gates and control gates
The oxide film capacitance with the n-type impurity diffusion layer ofPPAnd then the edge
V to child TaPP(V), O (V) is applied to terminals Tb and Tc
When writing, KW= CPP/ (CGT+ CTN+ C PP)
Becomes However, the terminal Ta is the terminal of the control gate and the terminal Tb.
Is a drain region terminal, and terminal Tc is a p-type well terminal
is there. The equivalent circuit is shown in FIG. Capacitive coupling constant KWIs floating
What percentage of the program voltage is thin when there is no charge on the free gate
It indicates whether it is applied to the layer part, and if this value is small
Secures a certain size because the write voltage becomes high
Otherwise, the driving conditions will be severe. However, the place of this invention
Required capacitance coupling constant KW(About 0.7) is no problem
It is secured. This is the floating gate and drain
The oxide film capacitance with the n-type impurity diffusion layer for the regionTNIs small
Because it will be.
【0013】従来の場合、図7にみるように、浮遊ゲー
ト54には薄層部分53aに延びる枝部54aがあっ
て、それで酸化膜容量CTNが結構大きくなるのである
が、この発明の場合、薄層部分がチャネル形成域の近傍
にくるため、枝部54aが事実上省略され、酸化膜容量
CTNが小さくなる。その結果、必要量の容量結合定数K
W が確保され、駆動条件が厳しくなるようなことはない
のである。In the conventional case, as shown in FIG. 7, the floating gate 54 has a branch portion 54a extending to the thin layer portion 53a, which greatly increases the oxide film capacitance C TN. Since the thin layer portion comes close to the channel formation region, the branch portion 54a is practically omitted, and the oxide film capacitance C TN becomes small. As a result, the required amount of capacitive coupling constant K
W is secured, and the driving conditions do not become severe.
【0014】[0014]
【実施例】以下、この発明の不揮発性電子メモリ装置の
実施例を、図面を参照しながら詳しく説明する。この発
明は、下記の実施例に限らない。図1および図2は、実
施例の1層タイプのFLOTOX型EEPROMの要部
構成をあらわす。図1は、図2のX−X断面を示す。こ
のFLOTOX型EEPROMでは、浮遊ゲート型MO
Sトランジスタ構造と制御ゲート(制御ゲートライン)
で1つのセルが構成されている。図1,2では便宜上1
セル分しか示されていないが、多数個のセルがあって集
積化されていることは言うまでもない。Embodiments of the non-volatile electronic memory device of the present invention will be described in detail below with reference to the drawings. The present invention is not limited to the following embodiments. FIG. 1 and FIG. 2 show a main part configuration of a one-layer type FLOTOX EEPROM of the embodiment. FIG. 1 shows the XX cross section of FIG. In this FLOTOX type EEPROM, a floating gate type MO
S-transistor structure and control gate (control gate line)
One cell is composed of. 1 and 2 for convenience in FIGS.
Although only cells are shown, it goes without saying that a large number of cells are integrated.
【0015】実施例のFLOTOX型EEPROMは、
n型単結晶半導体基板1にp型ウエル(p型不純物拡散
層)2が設けられていて、このp型ウエル2の表面部分
にソース領域(n型不純物拡散層)2aおよびドレイン
領域(n型不純物拡散層)2bが形成され、その上に絶
縁膜3を介してポリシリコン製浮遊ゲート4が形成され
ているのである。このMOSトランジスタ構造はnチャ
ネルタイプであって、ソース領域2aとドレイン領域2
bの間がチャネル形成域CHである。The FLOTOX type EEPROM of the embodiment is
A p-type well (p-type impurity diffusion layer) 2 is provided on an n-type single crystal semiconductor substrate 1, and a source region (n-type impurity diffusion layer) 2a and a drain region (n-type) are formed on the surface of the p-type well 2. The impurity diffusion layer) 2b is formed, and the polysilicon floating gate 4 is formed on the impurity diffusion layer 2b via the insulating film 3. This MOS transistor structure is an n-channel type and has a source region 2a and a drain region 2
A channel formation region CH is located between b.
【0016】そして、MOSトランジスタ構造の浮遊ゲ
ート4直下の絶縁膜3の一部は浮遊ゲート4へのトンネ
ル電流注入用の厚み約100Å程度の薄層部分3aとな
っている。薄層部分3aをMOSトランジスタ構造のチ
ャネル形成域CHの近傍に位置させるようにしているた
め、セル面積および浮遊ゲート4は従来より小さくなこ
とは前述の通りである。また、後述するように、薄層部
分3aをMOSトランジスタ構造のチャネル形成域CH
の近傍に位置させることも簡単に出来、何ら困難はな
い。A part of the insulating film 3 immediately below the floating gate 4 of the MOS transistor structure is a thin layer part 3a having a thickness of about 100Å for injecting a tunnel current into the floating gate 4. As described above, since the thin layer portion 3a is located in the vicinity of the channel formation region CH of the MOS transistor structure, the cell area and the floating gate 4 are smaller than in the conventional case. As will be described later, the thin layer portion 3a is formed into a channel formation region CH of the MOS transistor structure.
It can be easily placed in the vicinity of, without any difficulty.
【0017】なお、このEEPROMでは、制御ゲート
2cドレイン領域2bにそれぞれ適当な電圧を印加し、
薄層部分3aを通してトンネル電流を出入りさせ電荷を
やりとりし、しきい値電圧を変化させることで書き込み
/消去が行える。続いて、実施例のFLOTOX型EE
PROMの製造について説明する。まず、図3にみるよ
うに、n型単結晶半導体基板1に、フォトリソグラフィ
工程、イオン注入工程等を経てp型ウエル(p型不純物
拡散層)2を形成した後、分離用LOCOS酸化膜(絶
縁膜)3bを形成する。In this EEPROM, an appropriate voltage is applied to the control gate 2c and the drain region 2b,
Writing / erasing can be performed by changing the threshold voltage by exchanging electric charges by passing a tunnel current through the thin layer portion 3a. Then, the FLOTOX type EE of the embodiment
The manufacturing of the PROM will be described. First, as shown in FIG. 3, after a p-type well (p-type impurity diffusion layer) 2 is formed on an n-type single crystal semiconductor substrate 1 through a photolithography process, an ion implantation process, etc., a separation LOCOS oxide film ( Insulating film) 3b is formed.
【0018】ついで、図4にみるように、浮遊ゲートの
下となる位置に、制御ゲート2c用のn型不純物拡散層
を形成し、一旦、不要酸化膜を除去してから厚み500
Åの酸化膜(絶縁膜)を形成し、薄層部分となるところ
だけ選択的に酸化膜を除去(フォトリソグラフィ工程お
よびフッ酸エッチング工程を用いる)してから、その
後、厚み約100Åの酸化膜(絶縁膜)からなる薄層部
分3aを形成し、MOSトランジスタ構造用絶縁膜3を
完成する。Then, as shown in FIG. 4, an n-type impurity diffusion layer for the control gate 2c is formed at a position below the floating gate, and the unnecessary oxide film is once removed and then the thickness 500 is formed.
An oxide film (insulating film) of Å is formed, and the oxide film is selectively removed only at the thin layer portion (using a photolithography process and a hydrofluoric acid etching process), and then an oxide film of about 100 Å thickness is formed. A thin layer portion 3a made of (insulating film) is formed to complete the MOS transistor structure insulating film 3.
【0019】続いて、LPCVD工程でP(リン)ドー
プドポリ(多結晶)シリコンを4500Å堆積し、図1
にみるように、薄層部分3aにかかるようにして浮遊ゲ
ートの形でフォトリソグラフィ工程およびRIEエッチ
ング工程でパターン化する。ついで、残されたポリシリ
コンパターンとLOCOS酸化膜(絶縁膜)3bをも一
部とするマスクを形成し、Asをドープし拡散処理して
ソース領域2aおよびドレイン領域2bが完成する。こ
の時、浮遊ゲート4をマスクとするドレイン領域2b形
成用不純物の横方向拡散により自己整合的にトネンネル
電流フロー部分が作られるため、薄層部分3aはチャネ
ル形成域CHの近傍にうまく位置させられる。Subsequently, 4500 Å of P (phosphorus) -doped poly (polycrystalline) silicon is deposited by the LPCVD process,
As will be seen in the above, the thin layer portion 3a is patterned in the form of a floating gate in the photolithography process and the RIE etching process. Then, a mask including the remaining polysilicon pattern and the LOCOS oxide film (insulating film) 3b as a part is formed, and As is doped and diffused to complete the source region 2a and the drain region 2b. At this time, since the tunnel current flow portion is formed in a self-aligning manner by lateral diffusion of the impurities for forming the drain region 2b using the floating gate 4 as a mask, the thin layer portion 3a is well positioned near the channel formation region CH. ..
【0020】この発明は、上記実施例に限らない。上記
実施例は、多結晶シリコン1層タイプの式のFLOTO
X型EEPROMであったが、多結晶シリコン2層タイ
プのFLOTOX型EEPROMであってもよい。The present invention is not limited to the above embodiment. The above embodiment is based on the one-layer polycrystalline silicon type FLOTO.
Although the X-type EEPROM is used, it may be a two-layer polycrystalline silicon FLOTOX-type EEPROM.
【0021】[0021]
【発明の効果】以上に述べたように、請求項1,2記載
の発明の不揮発性電子メモリ装置は、セル面積を小さく
することができるため、集積度が増し、しかも、必要な
大きさの容量結合定数KW も確保されるため、駆動条件
が適当範囲に留まっており、非常に有用である。As described above, the non-volatile electronic memory device according to the first and second aspects of the present invention can reduce the cell area, so that the degree of integration is increased and the required size is increased. Since the capacitive coupling constant K W is also secured, the driving condition remains within an appropriate range, which is very useful.
【0022】請求項2記載の発明の不揮発性電子メモリ
装置は、1層タイプの装置であるため、加えて、製造が
容易で保持特性に優れており、一層、有用である。Since the non-volatile electronic memory device according to the second aspect of the present invention is a single-layer type device, in addition, it is easy to manufacture and has excellent holding characteristics, and is more useful.
【図1】実施例のFLOTOX型EEPROMの要部構
成をあらわす断面図である。FIG. 1 is a cross-sectional view showing a configuration of a main part of a FLOTOX type EEPROM according to an embodiment.
【図2】実施例のFLOTOX型EEPROMの要部構
成をあらわす平面図である。FIG. 2 is a plan view showing a configuration of a main part of a FLOTOX EEPROM of an embodiment.
【図3】実施例のFLOTOX型EEPROMのpウエ
ル形成段階の様子を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a state of a p-well formation stage of the FLOTOX EEPROM of the embodiment.
【図4】実施例のFLOTOX型EEPROMの絶縁膜
形成段階の様子を説明するための断面図である。FIG. 4 is a sectional view for explaining a state of an insulating film forming step of the FLOTOX EEPROM of the example.
【図5】1層タイプのFLOTOX型EEPROMの各
部分に生ずる容量の結合関係をあらわす等価回路図であ
る。FIG. 5 is an equivalent circuit diagram showing a coupling relation of capacitances generated in respective portions of the one-layer type FLOTOX EEPROM.
【図6】従来のFLOTOX型EEPROMの要部構成
をあらわす断面図である。FIG. 6 is a cross-sectional view showing a configuration of a main part of a conventional FLOTOX EEPROM.
【図7】従来のFLOTOX型EEPROMの要部構成
をあらわす平面図である。FIG. 7 is a plan view showing a configuration of a main part of a conventional FLOTOX EEPROM.
1 半導体基板 2 p型ウエル 2a ソース領域 2b ドレイン領域 2c 制御ゲート 3 絶縁膜 3a 薄層部分 4 浮遊ゲート CH チャネル形成域 1 semiconductor substrate 2 p-type well 2a source region 2b drain region 2c control gate 3 insulating film 3a thin layer portion 4 floating gate CH channel formation region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/04 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication G11C 16/04
Claims (2)
備え、その浮遊ゲート直下の絶縁膜の一部が薄層部分と
なっていて、前記浮遊ゲートに対するトンネル電流の出
入が前記薄層部分を介してなされるようになっている不
揮発性電子メモリ装置において、前記薄層部分がMOS
トランジスタ構造のチャネル形成域の近傍に位置してい
ることを特徴とする不揮発性電子メモリ装置。1. A floating gate type MOS transistor structure is provided, wherein a part of an insulating film directly under the floating gate is a thin layer portion, and tunnel currents to and from the floating gate are made through the thin layer portion. In the non-volatile electronic memory device, the thin layer portion is a MOS.
A non-volatile electronic memory device characterized by being located in the vicinity of a channel formation region of a transistor structure.
ための制御ゲートが、MOSトランジスタ構造のソース
領域およびドレイン領域が形成されている半導体基板に
形成されていることを特徴とする不揮発性電子メモリ装
置。2. A non-volatile electronic memory device, wherein a control gate for controlling the entrance and exit of a tunnel current is formed on a semiconductor substrate in which a source region and a drain region of a MOS transistor structure are formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21242991A JPH0555601A (en) | 1991-08-23 | 1991-08-23 | Nonvolatile electronic memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21242991A JPH0555601A (en) | 1991-08-23 | 1991-08-23 | Nonvolatile electronic memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555601A true JPH0555601A (en) | 1993-03-05 |
Family
ID=16622452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21242991A Pending JPH0555601A (en) | 1991-08-23 | 1991-08-23 | Nonvolatile electronic memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0555601A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100505107B1 (en) * | 2003-01-08 | 2005-07-29 | 삼성전자주식회사 | EEPROM device |
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1991
- 1991-08-23 JP JP21242991A patent/JPH0555601A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100505107B1 (en) * | 2003-01-08 | 2005-07-29 | 삼성전자주식회사 | EEPROM device |
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