JPH0555565A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555565A JPH0555565A JP3235365A JP23536591A JPH0555565A JP H0555565 A JPH0555565 A JP H0555565A JP 3235365 A JP3235365 A JP 3235365A JP 23536591 A JP23536591 A JP 23536591A JP H0555565 A JPH0555565 A JP H0555565A
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- gate
- semiconductor substrate
- buried channel
- channel region
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 パンチスル−耐圧が高く、ゲ−トミラ−容量
の小さいＭＯＳＦＥＴの構造および製造方法を提供す
る。 【構成】 半導体基板１に形成されたソ−ス／ドレイン
領域８の中間に埋め込みチャネル層２があり、このチャ
ネル層２と領域８の間に形成され、ゲ−ト酸化膜３直下
にあるＮ−層９に表面チャネル層が形成されるので、パ
ンチスル−耐圧が上り、ゲ−トミラ−容量が小さくなる
ので、スイッチング速度が早くなる。
の小さいＭＯＳＦＥＴの構造および製造方法を提供す
る。 【構成】 半導体基板１に形成されたソ−ス／ドレイン
領域８の中間に埋め込みチャネル層２があり、このチャ
ネル層２と領域８の間に形成され、ゲ−ト酸化膜３直下
にあるＮ−層９に表面チャネル層が形成されるので、パ
ンチスル−耐圧が上り、ゲ−トミラ−容量が小さくなる
ので、スイッチング速度が早くなる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲ−ト型の電界効
果トランジスタ（以下、ＦＥＴという）の構造に関する
ものである。
果トランジスタ（以下、ＦＥＴという）の構造に関する
ものである。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの高集積化およびそれ
に伴う微細化が著しく進んでおり、例えば、ダイナミッ
クＲＡＭ（ＤＲＡＭ）などは、３年で４倍の割合で集積
度が上り、６４Ｍビットに向けて開発が進められている
のが現状である。高集積化を追及する上でＭＯＳデバイ
スは有利であり、高集積化とともに低消費電力化を求め
るなら、ＣＭＯＳデバイスが目的に適っている。
に伴う微細化が著しく進んでおり、例えば、ダイナミッ
クＲＡＭ（ＤＲＡＭ）などは、３年で４倍の割合で集積
度が上り、６４Ｍビットに向けて開発が進められている
のが現状である。高集積化を追及する上でＭＯＳデバイ
スは有利であり、高集積化とともに低消費電力化を求め
るなら、ＣＭＯＳデバイスが目的に適っている。
【０００３】従来のＬＤＤ（Lightly Doped Drain ）構
造の埋め込みチャネル型ＭＯＳＦＥＴをｐＭＯＳ構造を
参照して説明する。図９および図１０は、その製造工程
断面図を示している。まず、６×１０16／ｃｍ3 程度の
Ｎ型シリコン半導体基板１にボロンイオンを注入するこ
とによってＰ型の埋め込みチャネル層２を形成する。つ
いで、この半導体基板１の表面を加熱処理して約１６０
オングストロ−ム（以下、Ａという）程度の厚さの熱酸
化膜３を形成する。その上にリンド−プしたポリシリコ
ン膜４を２５００Ａ程度堆積させ、さらに、ＣＶＤＳｉ
Ｏ2 絶縁膜５を約３０００Ａ程度堆積する。ついで、フ
ォトレジスト法等を利用してポリシリコン膜４と絶縁膜
５をパタ−ニングしてゲ−ト電極４とその上の絶縁膜５
を形成する。この後、ボロンイオンを半導体基板１中に
イオン注入してＰ−層６を形成する（図９）。注入した
イオンは、ゲ−ト電極４の端部からその下に幾分入り込
んでいる。次に、半導体基板の全表面にＣＶＤ法によっ
てＳｉ３Ｎ４絶縁膜７を１５００Ａ程度堆積する。この
絶縁膜７は、ＲＩＥなどの異方性エッチングによってゲ
−ト電極４の側壁にのみ形成し、ゲ−ト−ドレイン間容
量を少なくする。次に、ゲ−ト耐圧を上げるためにゲ−
ト電極であるポリシリコン膜４を加熱酸化してから、ゲ
−ト電極などをマスクにしてボロンイオンを半導体基板
に注入してソ−ス／ドレイン領域となるＰ＋層８を形成
する。先のＰ−層６は、ゲ−ト酸化膜である熱酸化膜３
に接し、埋め込みチャネル層２に挟まれたＬＤＤ構造を
構成する（図１０）。
造の埋め込みチャネル型ＭＯＳＦＥＴをｐＭＯＳ構造を
参照して説明する。図９および図１０は、その製造工程
断面図を示している。まず、６×１０16／ｃｍ3 程度の
Ｎ型シリコン半導体基板１にボロンイオンを注入するこ
とによってＰ型の埋め込みチャネル層２を形成する。つ
いで、この半導体基板１の表面を加熱処理して約１６０
オングストロ−ム（以下、Ａという）程度の厚さの熱酸
化膜３を形成する。その上にリンド−プしたポリシリコ
ン膜４を２５００Ａ程度堆積させ、さらに、ＣＶＤＳｉ
Ｏ2 絶縁膜５を約３０００Ａ程度堆積する。ついで、フ
ォトレジスト法等を利用してポリシリコン膜４と絶縁膜
５をパタ−ニングしてゲ−ト電極４とその上の絶縁膜５
を形成する。この後、ボロンイオンを半導体基板１中に
イオン注入してＰ−層６を形成する（図９）。注入した
イオンは、ゲ−ト電極４の端部からその下に幾分入り込
んでいる。次に、半導体基板の全表面にＣＶＤ法によっ
てＳｉ３Ｎ４絶縁膜７を１５００Ａ程度堆積する。この
絶縁膜７は、ＲＩＥなどの異方性エッチングによってゲ
−ト電極４の側壁にのみ形成し、ゲ−ト−ドレイン間容
量を少なくする。次に、ゲ−ト耐圧を上げるためにゲ−
ト電極であるポリシリコン膜４を加熱酸化してから、ゲ
−ト電極などをマスクにしてボロンイオンを半導体基板
に注入してソ−ス／ドレイン領域となるＰ＋層８を形成
する。先のＰ−層６は、ゲ−ト酸化膜である熱酸化膜３
に接し、埋め込みチャネル層２に挟まれたＬＤＤ構造を
構成する（図１０）。
【０００４】前記の従来例も含めて、埋め込みチャネル
型ＭＯＳＦＥＴは、一般に、表面チャネル型ＭＯＳＦＥ
Ｔに比べてドレインバイアスを印加したときのソ−ス−
ドレイン間のパンチスル−が起こりやすいという問題が
ある。この埋め込みチャネル層の半導体基板表面からの
深さが大きいほどパンチスル−耐圧が小さくなり、した
がって、ショ−トチャネル効果が悪くなる。ＭＯＳＦＥ
Ｔのしきい値電圧のゲ−ト長依存性を示す特性図である
図７に示されているように、前記従来のＭＯＳＦＥＴ
（この場合は、ｐ型）は、しきい値電圧Ｖthは、あまり
大きくなく、ゲ−ト長Ｌが小さくなるにしたがってＶth
は極端に小さくなる。すなわち、ゲ−ト長が１．０μｍ
を越えてもしきい値電圧の絶対値は１．０Ｖを越えるこ
とはなく、ゲ−ト長が０．５μｍ程度になると、この絶
対値は、０．４Ｖ程度以下になってしまう。また１６Ｍ
ビットＤＲＡＭの様に微細化されたデバイスのＦＥＴ
は、ゲ−ト−ソ−ス間あるいはゲ−ト−ドレイン間に寄
生する容量（ゲ−トミラ−容量Ｃgs）が大きくなる。こ
れはソ−ス／ドレイン領域がゲ−トの下まで延びている
のが原因であり、その結果アクセスタイムが遅くなると
いう問題が生じている。例えば、ＣＭＯＳインバ−タの
スイッチング速度ｔpdは、ＮＭＯＳの駆動電流をＩDn、
ＰＭＯＳの駆動電流をＩDp、全容量をＣT 、論理振幅を
ΔＶとすると、ほぼ１／２Ａ（１／ＩDn＋１／ＩDn）Ｃ
T ΔＶ と表すことができる。ここで、Ａは、多入力ゲ
−トでの基板バイアス効果による駆動力の低減に起因し
たｔpdの増加ファクタである。そして、全容量ＣT は、
ゲ−ト容量、接合容量、配線容量の和で表され、このゲ
−ト容量にはゲ−トミラ−容量Ｃgsが含まれている。従
ってスイッチング速度を上げるにはＣgsを小さくすれば
良いのだが、ＭＯＳＦＥＴのゲ−トミラ−容量のゲ−ト
電圧依存性を示す図８に示されているように、前記従来
のＭＯＳＦＥＴは、かなり大きなＣgsをもっているの
で、スイッイング速度を有効に上げることはかなり困難
であるのが現状である。ゲ−ト電圧が３．０Ｖでは、ゲ
−トミラ−容量は、０．１４ｆＦ／μｍ（このμｍは、
ゲ−ト周囲長を示している）程度であるが、ゲ−ト電圧
が０．５Ｖ以下になると、その容量は、０．３ｆＦ／μ
ｍに近くなる。
型ＭＯＳＦＥＴは、一般に、表面チャネル型ＭＯＳＦＥ
Ｔに比べてドレインバイアスを印加したときのソ−ス−
ドレイン間のパンチスル−が起こりやすいという問題が
ある。この埋め込みチャネル層の半導体基板表面からの
深さが大きいほどパンチスル−耐圧が小さくなり、した
がって、ショ−トチャネル効果が悪くなる。ＭＯＳＦＥ
Ｔのしきい値電圧のゲ−ト長依存性を示す特性図である
図７に示されているように、前記従来のＭＯＳＦＥＴ
（この場合は、ｐ型）は、しきい値電圧Ｖthは、あまり
大きくなく、ゲ−ト長Ｌが小さくなるにしたがってＶth
は極端に小さくなる。すなわち、ゲ−ト長が１．０μｍ
を越えてもしきい値電圧の絶対値は１．０Ｖを越えるこ
とはなく、ゲ−ト長が０．５μｍ程度になると、この絶
対値は、０．４Ｖ程度以下になってしまう。また１６Ｍ
ビットＤＲＡＭの様に微細化されたデバイスのＦＥＴ
は、ゲ−ト−ソ−ス間あるいはゲ−ト−ドレイン間に寄
生する容量（ゲ−トミラ−容量Ｃgs）が大きくなる。こ
れはソ−ス／ドレイン領域がゲ−トの下まで延びている
のが原因であり、その結果アクセスタイムが遅くなると
いう問題が生じている。例えば、ＣＭＯＳインバ−タの
スイッチング速度ｔpdは、ＮＭＯＳの駆動電流をＩDn、
ＰＭＯＳの駆動電流をＩDp、全容量をＣT 、論理振幅を
ΔＶとすると、ほぼ１／２Ａ（１／ＩDn＋１／ＩDn）Ｃ
T ΔＶ と表すことができる。ここで、Ａは、多入力ゲ
−トでの基板バイアス効果による駆動力の低減に起因し
たｔpdの増加ファクタである。そして、全容量ＣT は、
ゲ−ト容量、接合容量、配線容量の和で表され、このゲ
−ト容量にはゲ−トミラ−容量Ｃgsが含まれている。従
ってスイッチング速度を上げるにはＣgsを小さくすれば
良いのだが、ＭＯＳＦＥＴのゲ−トミラ−容量のゲ−ト
電圧依存性を示す図８に示されているように、前記従来
のＭＯＳＦＥＴは、かなり大きなＣgsをもっているの
で、スイッイング速度を有効に上げることはかなり困難
であるのが現状である。ゲ−ト電圧が３．０Ｖでは、ゲ
−トミラ−容量は、０．１４ｆＦ／μｍ（このμｍは、
ゲ−ト周囲長を示している）程度であるが、ゲ−ト電圧
が０．５Ｖ以下になると、その容量は、０．３ｆＦ／μ
ｍに近くなる。
【０００５】
【発明が解決しようとする課題】以上のように、半導体
装置の高集積化に伴ってそこに組み込まれる素子は微細
化されるが、その中で、埋め込みチャネル型ＭＯＳＦＥ
Ｔは、表面チャネル型ＭＯＳＦＥＴに比較して、ドレイ
ンバイアスを印加したときにソ−ス−ドレイン間のパン
チスル−が起きやすいという問題がある。さらに、ゲ−
ト−ソ−スあるいはゲ−ト−ドレイン間に寄生する容量
が大きく、その結果、スイッチング速度が遅くなるとい
う問題も生じている。
装置の高集積化に伴ってそこに組み込まれる素子は微細
化されるが、その中で、埋め込みチャネル型ＭＯＳＦＥ
Ｔは、表面チャネル型ＭＯＳＦＥＴに比較して、ドレイ
ンバイアスを印加したときにソ−ス−ドレイン間のパン
チスル−が起きやすいという問題がある。さらに、ゲ−
ト−ソ−スあるいはゲ−ト−ドレイン間に寄生する容量
が大きく、その結果、スイッチング速度が遅くなるとい
う問題も生じている。
【０００６】本発明は、上記事情によって成されたもの
であり、パンチスル−耐圧が高く、かつ、ゲ−トミラ−
容量の小さいＭＯＳＦＥＴの構造を提供することを目的
としている。
であり、パンチスル−耐圧が高く、かつ、ゲ−トミラ−
容量の小さいＭＯＳＦＥＴの構造を提供することを目的
としている。
【０００７】
【課題を解決するための手段】本発明は、埋め込みチャ
ネル層の端に、ソ−ス／ドレイン領域とゲ−ト酸化膜に
接し、この埋め込みチャネル層とは導電型の異なる不純
物拡散層を形成したことに特徴を有している。すなわ
ち、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板に形成された第２導電型の埋め込み
チャネル領域と、前記埋め込みチャネル領域上に形成さ
れたゲ−ト酸化膜と、前記ゲ−ト酸化膜上に形成された
ゲ−ト電極と、前記半導体基板に形成され、前記チャネ
ル領域を挟んで対向している第２導電型のソ−ス／ドレ
イン領域と、前記ソ−ス／ドレイン領域に対向し、か
つ、前記埋め込みチャネル領域の両端に形成された第１
導電型の不純物拡散層とを備えていることを第１の特徴
としている。また、第１導電型の半導体基板と、前記半
導体基板に形成された第２導電型の埋め込みチャネル領
域と、前記埋め込みチャネル領域上に形成されたゲ−ト
酸化膜と、前記ゲ−ト酸化膜上に形成されたゲ−ト電極
と、前記半導体基板に形成され、前記チャネル領域を挟
んで対向している第２導電型のソ−ス／ドレイン領域
と、前記ドレイン領域に対向し、かつ、前記埋め込みチ
ャネル領域の端部に形成された第１導電型の不純物拡散
層とを備えていることを第２の特徴としている。
ネル層の端に、ソ−ス／ドレイン領域とゲ−ト酸化膜に
接し、この埋め込みチャネル層とは導電型の異なる不純
物拡散層を形成したことに特徴を有している。すなわ
ち、本発明の半導体装置は、第１導電型の半導体基板
と、前記半導体基板に形成された第２導電型の埋め込み
チャネル領域と、前記埋め込みチャネル領域上に形成さ
れたゲ−ト酸化膜と、前記ゲ−ト酸化膜上に形成された
ゲ−ト電極と、前記半導体基板に形成され、前記チャネ
ル領域を挟んで対向している第２導電型のソ−ス／ドレ
イン領域と、前記ソ−ス／ドレイン領域に対向し、か
つ、前記埋め込みチャネル領域の両端に形成された第１
導電型の不純物拡散層とを備えていることを第１の特徴
としている。また、第１導電型の半導体基板と、前記半
導体基板に形成された第２導電型の埋め込みチャネル領
域と、前記埋め込みチャネル領域上に形成されたゲ−ト
酸化膜と、前記ゲ−ト酸化膜上に形成されたゲ−ト電極
と、前記半導体基板に形成され、前記チャネル領域を挟
んで対向している第２導電型のソ−ス／ドレイン領域
と、前記ドレイン領域に対向し、かつ、前記埋め込みチ
ャネル領域の端部に形成された第１導電型の不純物拡散
層とを備えていることを第２の特徴としている。
【０００８】前記半導体基板にｐＭＯＳ型電界効果トラ
ンジスタおよびｎＭＯＳ型電界効果トランジスタとが形
成されたＣＭＯＳ構造を備え、前記不純物拡散層は、ｐ
ＭＯＳ型電界効果トランジスタにのみ形成されているこ
とが可能であり、前記ｎＭＯＳ型電界効果トランジスタ
は、ＬＤＤ構造にすることができる。さらに第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込みチャネル領域と、前記埋め込みチャネル領
域上に形成されたゲ−ト酸化膜と、前記ゲ−ト酸化膜上
に形成されたゲ−ト電極と、前記半導体基板に形成さ
れ、前記チャネル領域を挟んで対向し、かつ、前記チャ
ネル領域とは離間している第２導電型のソ−ス領域およ
びドレイン領域とを備えていることを第３の特徴として
いる。
ンジスタおよびｎＭＯＳ型電界効果トランジスタとが形
成されたＣＭＯＳ構造を備え、前記不純物拡散層は、ｐ
ＭＯＳ型電界効果トランジスタにのみ形成されているこ
とが可能であり、前記ｎＭＯＳ型電界効果トランジスタ
は、ＬＤＤ構造にすることができる。さらに第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込みチャネル領域と、前記埋め込みチャネル領
域上に形成されたゲ−ト酸化膜と、前記ゲ−ト酸化膜上
に形成されたゲ−ト電極と、前記半導体基板に形成さ
れ、前記チャネル領域を挟んで対向し、かつ、前記チャ
ネル領域とは離間している第２導電型のソ−ス領域およ
びドレイン領域とを備えていることを第３の特徴として
いる。
【０００９】
【作用】図６は、本発明の半導体装置の模式断面図であ
る。半導体基板１に設けられた１対のソ−ス／ドレイン
領域であるＰ＋不純物拡散層８の間にはチャネル領域が
形成されており、このチャネル領域の上にはゲ−ト酸化
膜３を介してポリシリコンからなるゲ−ト電極４が形成
されている。チャネル領域は、埋め込みチャネル層２が
形成されたＢ領域とその両端のＡ、Ｃ領域からなる。前
述のように、埋め込みチャネル層とは導電型の異なる不
純物拡散層がこのＡ、Ｃ領域には形成されており、した
がって、このＡ、Ｃ領域は、半導体基板１とは同じ導電
型になるので、表面チャネル型になる。すなわち、本発
明のＭＯＳＦＥＴは、埋め込みチャネル型と表面チャネ
ル型とを有するチャネル領域を備えており、この表面チ
ャネル型の領域によって、パンチスル−耐圧向上を可能
にすると同時に、ゲ−トミラ−容量を小さくすることが
できる。
る。半導体基板１に設けられた１対のソ−ス／ドレイン
領域であるＰ＋不純物拡散層８の間にはチャネル領域が
形成されており、このチャネル領域の上にはゲ−ト酸化
膜３を介してポリシリコンからなるゲ−ト電極４が形成
されている。チャネル領域は、埋め込みチャネル層２が
形成されたＢ領域とその両端のＡ、Ｃ領域からなる。前
述のように、埋め込みチャネル層とは導電型の異なる不
純物拡散層がこのＡ、Ｃ領域には形成されており、した
がって、このＡ、Ｃ領域は、半導体基板１とは同じ導電
型になるので、表面チャネル型になる。すなわち、本発
明のＭＯＳＦＥＴは、埋め込みチャネル型と表面チャネ
ル型とを有するチャネル領域を備えており、この表面チ
ャネル型の領域によって、パンチスル−耐圧向上を可能
にすると同時に、ゲ−トミラ−容量を小さくすることが
できる。
【００１０】
【実施例】以下、本発明の実施例を図１〜図８を参照し
て説明する。まず図１〜図２は、実施例１の半導体装置
およびその製造工程断面図である。図１（ａ）に示すよ
うに、半導体基板１には、６×１０16／ｃｍ3 程度の不
純物濃度をもつＮ型シリコン基板を用い、そこに、ｐＭ
ＯＳＦＥＴを形成する。ソ−ス／ドレイン領域となるＰ
＋層８を半導体基板１内に対向させており、その間には
埋め込み型のチャネル領域２が形成されている。半導体
基板１表面には約１６０Ａ厚のゲ−ト酸化膜３が形成さ
れている。そして、このゲ−ト酸化膜に接し、埋め込み
チャネル層２とソ−ス領域およびドレイン領域に挟まれ
てＮ−不純物拡散層９が設けられている。このＮ−不純
物拡散層９と埋め込み型のチャネル層２の上にはゲ−ト
酸化膜３を介して側壁にＣＶＤＳｉ3 Ｎ4 絶縁膜７から
なるスペ−サを有し、ＣＶＤＳｉＯ2 膜５で被覆された
ゲ−ト電極４が形成されている。このゲ−ト電極のゲ−
ト長は、約０．９μｍであり、厚さは、２５００Ａであ
る。
て説明する。まず図１〜図２は、実施例１の半導体装置
およびその製造工程断面図である。図１（ａ）に示すよ
うに、半導体基板１には、６×１０16／ｃｍ3 程度の不
純物濃度をもつＮ型シリコン基板を用い、そこに、ｐＭ
ＯＳＦＥＴを形成する。ソ−ス／ドレイン領域となるＰ
＋層８を半導体基板１内に対向させており、その間には
埋め込み型のチャネル領域２が形成されている。半導体
基板１表面には約１６０Ａ厚のゲ−ト酸化膜３が形成さ
れている。そして、このゲ−ト酸化膜に接し、埋め込み
チャネル層２とソ−ス領域およびドレイン領域に挟まれ
てＮ−不純物拡散層９が設けられている。このＮ−不純
物拡散層９と埋め込み型のチャネル層２の上にはゲ−ト
酸化膜３を介して側壁にＣＶＤＳｉ3 Ｎ4 絶縁膜７から
なるスペ−サを有し、ＣＶＤＳｉＯ2 膜５で被覆された
ゲ−ト電極４が形成されている。このゲ−ト電極のゲ−
ト長は、約０．９μｍであり、厚さは、２５００Ａであ
る。
【００１１】本発明は、以上のような構成を有している
ことによって、ＰＮＣＣ（partially noncounter-doped
channel）構造デバイスもしくはＰＮＣＣ素子と称す
る。この素子に用いられる半導体基板は、シリコンに限
らず、ゲルマニウムや化合物半導体などの既存の半導体
材料を用いることができ、その不純物濃度は、大体６×
１０16〜１×１０17／ｃｍ３である。また、ｐＭＯＳＦ
ＥＴに限らず、ｎＭＯＳＦＥＴに適用することもでき
る。本発明の特徴である不純物拡散層９の不純物濃度
は、大体１×１０16〜１×１０17／ｃｍ３である。不純
物拡散層９の長さ、すなわち、埋め込みチャネル層２の
端部からソ−ス／ドレイン領域までの距離は、大体０．
７μｍ程度であり、その半導体基板表面からの深さは、
約０．１μｍである。不純物拡散層９の効果を有効にす
るために、この長さが長いときは、半導体基板の不純物
濃度を濃くする必要がある。逆に短いときは不純物濃度
を薄くすると良い。この不純物拡散層９の存在によって
本発明のＰＮＣＣ素子は、図７および図８の特性図に示
すように、従来の埋め込み型チャネルを備えたＬＤＤ構
造のＭＯＳＦＥＴに比較してパンチスル−耐圧が向上
し、ゲ−トミラ−容量が著しく減少する。図７は、しき
い値電圧のゲ−ト長依存性を示す特性図であり、縦軸に
しきい値電圧Ｖth（Ｖ）をとり、横軸は、ゲ−ト長Ｌ
（μｍ）を表している。図のように、ゲ−ト長Ｌが約
０．５μｍから１．０μｍ以上までほぼ−１．０Ｖを維
持しており、従来のように、Ｖthが−０．５Ｖ程度にな
ることはない。また図８は、ゲ−トミラ−容量のゲ−ト
電圧依存性を示す特性図であり、縦軸はゲ−トミラ−容
量Ｃgs、横軸はゲ−ト電圧Ｖを表す。図のように、ＰＮ
ＣＣ素子のゲ−トミラ−容量は、０．１５ｆＦ／μｍを
越えることはなく、従来の半分になっている。
ことによって、ＰＮＣＣ（partially noncounter-doped
channel）構造デバイスもしくはＰＮＣＣ素子と称す
る。この素子に用いられる半導体基板は、シリコンに限
らず、ゲルマニウムや化合物半導体などの既存の半導体
材料を用いることができ、その不純物濃度は、大体６×
１０16〜１×１０17／ｃｍ３である。また、ｐＭＯＳＦ
ＥＴに限らず、ｎＭＯＳＦＥＴに適用することもでき
る。本発明の特徴である不純物拡散層９の不純物濃度
は、大体１×１０16〜１×１０17／ｃｍ３である。不純
物拡散層９の長さ、すなわち、埋め込みチャネル層２の
端部からソ−ス／ドレイン領域までの距離は、大体０．
７μｍ程度であり、その半導体基板表面からの深さは、
約０．１μｍである。不純物拡散層９の効果を有効にす
るために、この長さが長いときは、半導体基板の不純物
濃度を濃くする必要がある。逆に短いときは不純物濃度
を薄くすると良い。この不純物拡散層９の存在によって
本発明のＰＮＣＣ素子は、図７および図８の特性図に示
すように、従来の埋め込み型チャネルを備えたＬＤＤ構
造のＭＯＳＦＥＴに比較してパンチスル−耐圧が向上
し、ゲ−トミラ−容量が著しく減少する。図７は、しき
い値電圧のゲ−ト長依存性を示す特性図であり、縦軸に
しきい値電圧Ｖth（Ｖ）をとり、横軸は、ゲ−ト長Ｌ
（μｍ）を表している。図のように、ゲ−ト長Ｌが約
０．５μｍから１．０μｍ以上までほぼ−１．０Ｖを維
持しており、従来のように、Ｖthが−０．５Ｖ程度にな
ることはない。また図８は、ゲ−トミラ−容量のゲ−ト
電圧依存性を示す特性図であり、縦軸はゲ−トミラ−容
量Ｃgs、横軸はゲ−ト電圧Ｖを表す。図のように、ＰＮ
ＣＣ素子のゲ−トミラ−容量は、０．１５ｆＦ／μｍを
越えることはなく、従来の半分になっている。
【００１２】次に、この半導体装置の製造工程を説明す
る。まず、前記Ｎ型シリコン基板１全面にボロンイオン
を注入して表面全体にＰ型不純物拡散層２を形成する。
その後、シリコン基板の表面を加熱して熱酸化膜３を約
１６０Ａの厚みに形成する。そして、その上にリンをド
−プしたポリシリコン膜４を２５００Ａ程度堆積し、さ
らに、ＣＶＤ法によりＳｉＯ2 膜５を３０００Ａ程堆積
する。その後、ポリシリコン膜４とＳｉＯ2 膜５とをフ
ォトレジスト等を用いてパタ−ニングしてポリシリコン
のゲ−ト電極４を形成する（図１（ｂ））。ついで、ゲ
−ト電極４をマスクとして、シリコン基板１の表面から
リンをイオン注入してＮ−不純物拡散層９を形成する
（図２（ａ））。ついで、露出している熱酸化膜３、ゲ
−ト電極４およびＳｉＯ2 膜５の全表面にＳｉ3 Ｎ4 膜
もしくはＳｉＯ2 膜７を１５００Ａ程、例えば、ＣＶＤ
法などを用いて堆積する。これをＲＩＥなどの異方性エ
ッチングなどでエッチングを行ってゲ−ト電極およびそ
の上のＳｉＯ2 膜の側壁のみにＳｉ3 Ｎ4 膜７が残るよ
うにし、この膜をスペ−サ７とする（図２（ｂ））。つ
いで、ボロンイオンをゲ−ト電極とスペ−サをマスクと
して半導体基板中に注入してソ−ス／ドレイン領域とな
るＰ＋不純物拡散層８を形成する。この不純物拡散層８
の形成によって、前記Ｎ−不純物拡散層９は、ゲ−ト酸
化膜３に接し、ソ−ス／ドレイン領域８とＰ型不純物拡
散層２の両端の間に配置される。この不純物拡散層２
は、埋め込みチャネル層となる。その後、ゲ−ト耐圧を
向上させると同時にＰ＋不純物拡散層８を十分拡散させ
る目的を持ってポリシリコン膜４を酸化し、ｐＭＯＳＦ
ＥＴを完成する。かかる構造のｐＭＯＳＦＥＴ（ＰＮＣ
Ｃ素子）の特徴は、Ｎ−不純物拡散層９がゲ−ト酸化膜
３の直下にあり、かつ、埋め込みチャネル層２の両端に
位置し、そこが表面チャネル層となっていることにあ
る。このため、ドレイン電圧を上げていったときに、ド
レイン側のＮ−不純物拡散層９のために空乏層の延びが
押さえられ、さらに、ソ−ス側のＮ−不純物拡散層９の
ためにソ−ス領域付近で空乏層の延びは止まり、パンチ
スル−が防止される。また、このような構造では、前述
したように、ゲ−トとソ−ス／ドレイン間に寄生する容
量が小さくなり、スイッチング速度が早くなるという利
点もある。
る。まず、前記Ｎ型シリコン基板１全面にボロンイオン
を注入して表面全体にＰ型不純物拡散層２を形成する。
その後、シリコン基板の表面を加熱して熱酸化膜３を約
１６０Ａの厚みに形成する。そして、その上にリンをド
−プしたポリシリコン膜４を２５００Ａ程度堆積し、さ
らに、ＣＶＤ法によりＳｉＯ2 膜５を３０００Ａ程堆積
する。その後、ポリシリコン膜４とＳｉＯ2 膜５とをフ
ォトレジスト等を用いてパタ−ニングしてポリシリコン
のゲ−ト電極４を形成する（図１（ｂ））。ついで、ゲ
−ト電極４をマスクとして、シリコン基板１の表面から
リンをイオン注入してＮ−不純物拡散層９を形成する
（図２（ａ））。ついで、露出している熱酸化膜３、ゲ
−ト電極４およびＳｉＯ2 膜５の全表面にＳｉ3 Ｎ4 膜
もしくはＳｉＯ2 膜７を１５００Ａ程、例えば、ＣＶＤ
法などを用いて堆積する。これをＲＩＥなどの異方性エ
ッチングなどでエッチングを行ってゲ−ト電極およびそ
の上のＳｉＯ2 膜の側壁のみにＳｉ3 Ｎ4 膜７が残るよ
うにし、この膜をスペ−サ７とする（図２（ｂ））。つ
いで、ボロンイオンをゲ−ト電極とスペ−サをマスクと
して半導体基板中に注入してソ−ス／ドレイン領域とな
るＰ＋不純物拡散層８を形成する。この不純物拡散層８
の形成によって、前記Ｎ−不純物拡散層９は、ゲ−ト酸
化膜３に接し、ソ−ス／ドレイン領域８とＰ型不純物拡
散層２の両端の間に配置される。この不純物拡散層２
は、埋め込みチャネル層となる。その後、ゲ−ト耐圧を
向上させると同時にＰ＋不純物拡散層８を十分拡散させ
る目的を持ってポリシリコン膜４を酸化し、ｐＭＯＳＦ
ＥＴを完成する。かかる構造のｐＭＯＳＦＥＴ（ＰＮＣ
Ｃ素子）の特徴は、Ｎ−不純物拡散層９がゲ−ト酸化膜
３の直下にあり、かつ、埋め込みチャネル層２の両端に
位置し、そこが表面チャネル層となっていることにあ
る。このため、ドレイン電圧を上げていったときに、ド
レイン側のＮ−不純物拡散層９のために空乏層の延びが
押さえられ、さらに、ソ−ス側のＮ−不純物拡散層９の
ためにソ−ス領域付近で空乏層の延びは止まり、パンチ
スル−が防止される。また、このような構造では、前述
したように、ゲ−トとソ−ス／ドレイン間に寄生する容
量が小さくなり、スイッチング速度が早くなるという利
点もある。
【００１３】次に、図３〜図４を参照して実施例２を説
明する。図３および図４は、実施例２に係る半導体装置
およびその製造工程を示す断面図である。図４（ｂ）
は、その半導体装置の断面図であるが、その特徴は、Ｎ
−不純物拡散層９がドレイン側（図の右側）にのみ形成
されている事にある。そのためにソ−ス領域端でのしき
い値電圧の上昇が抑制される。しかし、ソ−ス側（図の
左側）にＮ−不純物拡散層を形成しないため、以下に示
すようにマスクを利用しなければならず、その結果、製
造工程が複雑になる。まず、６×１０16／ｃｍ3 程度の
不純物濃度をもつＮ型シリコン基板を用い、そこに、ｐ
ＭＯＳＦＥＴを形成する。前記Ｎ型シリコン基板１全面
にボロンイオンを注入して表面全体にＰ型不純物拡散層
２を形成する。その後、シリコン基板の表面を加熱して
熱酸化膜３を約１６０Ａの厚みに形成する。そしてその
上にリンをド−プしたポリシリコン膜４を２５００Ａ程
度堆積し、さらに、ＣＶＤ法によりＳｉＯ2 膜５を３０
００Ａ程堆積する。その後ポリシリコン膜４とＳｉＯ2
膜５とをフォトレジスト等を用いてパタ−ニングしてポ
リシリコンのゲ−ト電極４を形成する（図３（ａ））。
ついでソ−ス側（図の左側）のみにフォトレジスト１０
を塗布し、パタ−ニングし、これをマスクとして、半導
体基板１にリンをイオン注入してＮ−不純物拡散層９を
ドレイン側（図の右側）のみに形成する（図３
（ｂ））。ついで、露出している熱酸化膜３、ゲ−ト電
極４およびＳｉＯ2 膜５の全表面にＳｉ3 Ｎ4膜もしく
はＳｉＯ2 膜７を１５００Ａ程、例えば、ＣＶＤ法など
を用いて堆積する。これをＲＩＥなどの異方性エッチン
グなどでエッチングを行ってゲ−ト電極およびその上の
ＳｉＯ2 膜の側壁のみにＳｉ3 Ｎ4 膜７が残るように
し、この膜をスペ−サ７とする（図４（ａ））。つい
で、ボロンイオンをゲ−ト電極とスペ−サをマスクとし
て半導体基板中に注入してソ−ス／ドレイン領域となる
Ｐ＋不純物拡散層８を形成する。この不純物拡散層８の
形成によって、前記Ｎ−不純物拡散層９は、ゲ−ト酸化
膜３に接し、ドレイン領域（図の右側）８とＰ型不純物
拡散層２の端の間に配置される。そして、この不純物拡
散層２は、埋め込みチャネル層となる。その後、ゲ−ト
耐圧を向上させると同時にＰ＋不純物拡散層８を十分拡
散させる目的を持ってポリシリコン膜４を酸化し、ｐＭ
ＯＳＦＥＴを完成する。
明する。図３および図４は、実施例２に係る半導体装置
およびその製造工程を示す断面図である。図４（ｂ）
は、その半導体装置の断面図であるが、その特徴は、Ｎ
−不純物拡散層９がドレイン側（図の右側）にのみ形成
されている事にある。そのためにソ−ス領域端でのしき
い値電圧の上昇が抑制される。しかし、ソ−ス側（図の
左側）にＮ−不純物拡散層を形成しないため、以下に示
すようにマスクを利用しなければならず、その結果、製
造工程が複雑になる。まず、６×１０16／ｃｍ3 程度の
不純物濃度をもつＮ型シリコン基板を用い、そこに、ｐ
ＭＯＳＦＥＴを形成する。前記Ｎ型シリコン基板１全面
にボロンイオンを注入して表面全体にＰ型不純物拡散層
２を形成する。その後、シリコン基板の表面を加熱して
熱酸化膜３を約１６０Ａの厚みに形成する。そしてその
上にリンをド−プしたポリシリコン膜４を２５００Ａ程
度堆積し、さらに、ＣＶＤ法によりＳｉＯ2 膜５を３０
００Ａ程堆積する。その後ポリシリコン膜４とＳｉＯ2
膜５とをフォトレジスト等を用いてパタ−ニングしてポ
リシリコンのゲ−ト電極４を形成する（図３（ａ））。
ついでソ−ス側（図の左側）のみにフォトレジスト１０
を塗布し、パタ−ニングし、これをマスクとして、半導
体基板１にリンをイオン注入してＮ−不純物拡散層９を
ドレイン側（図の右側）のみに形成する（図３
（ｂ））。ついで、露出している熱酸化膜３、ゲ−ト電
極４およびＳｉＯ2 膜５の全表面にＳｉ3 Ｎ4膜もしく
はＳｉＯ2 膜７を１５００Ａ程、例えば、ＣＶＤ法など
を用いて堆積する。これをＲＩＥなどの異方性エッチン
グなどでエッチングを行ってゲ−ト電極およびその上の
ＳｉＯ2 膜の側壁のみにＳｉ3 Ｎ4 膜７が残るように
し、この膜をスペ−サ７とする（図４（ａ））。つい
で、ボロンイオンをゲ−ト電極とスペ−サをマスクとし
て半導体基板中に注入してソ−ス／ドレイン領域となる
Ｐ＋不純物拡散層８を形成する。この不純物拡散層８の
形成によって、前記Ｎ−不純物拡散層９は、ゲ−ト酸化
膜３に接し、ドレイン領域（図の右側）８とＰ型不純物
拡散層２の端の間に配置される。そして、この不純物拡
散層２は、埋め込みチャネル層となる。その後、ゲ−ト
耐圧を向上させると同時にＰ＋不純物拡散層８を十分拡
散させる目的を持ってポリシリコン膜４を酸化し、ｐＭ
ＯＳＦＥＴを完成する。
【００１４】次に、図５を参照して本発明の半導体装置
をＣＭＯＳインバ−タに適用した実施例３を説明する。
まず、基板には、Ｎ型もしくはＰ型半導体基板を用い
る。通常は、基板のタイプは基本的にどちらでも構わ
ず、ここではＮ型シリコン半導体基板１を用いる。次
に、基板内にＰウエル１２およびＮウエル１１を作る。
Ｐウエルにはボロンがイオン注入され、Ｎウエルにはリ
ンがイオン注入されてそれぞれ形成される。ウエルのイ
オン注入が終了した後に約１１００℃程度の温度で熱処
理することにより深さ約５μｍのウエルが形成される。
ついで、素子分離工程が行われる。素子分離にはＬＯＣ
ＯＳ法が最も良く知られており、この実施例でもこの方
法を利用する。素子分離領域は、本発明では直接関係が
無いので図示はしないが、半導体基板１の表面のウエル
間の境界に形成される。半導体基板１上に熱酸化膜を形
成した後にＣＶＤ窒化膜を形成する。ついで、リソグラ
フィとエッチング技術で窒化膜を部分的に除去する。除
去した部分は素子分離用酸化膜が形成されるところあ
る。窒化膜が残っている部分はＭＯＳＦＥＴが形成され
る部分である。この状態で半導体基板１表面を約１００
０℃、ウエットＯ2 雰囲気中で酸化し、前記窒化膜を除
去した部分に素子分離用のフィ−ルド酸化膜を形成す
る。残りの窒化膜はすべて除去される。これで素子分離
工程は終り、ついで、素子作成の工程にはいる。はじめ
に、フォトレジストなどを利用してＮウエルのみにボロ
ンをイオン注入してＰ型埋め込みチャネル層２を形成す
る。ついで、シリコン半導体基板１の素子形成領域の表
面に熱酸化膜３を約１６０Ａの厚みに形成し、その上に
リンをド−プしたポリシリコン膜４を２５００Ａ程度堆
積する。さらに、このポリシリコン膜４の上にＳｉＯ2
膜（図示せず）を３０００Ａ程度ＣＶＤ法により堆積す
る。このポリシリコン膜４とＳｉＯ2 膜の積層体をフォ
トレジスト法などでパタ−ニングして、Ｎウエル１１お
よびＰウエル１２上にそれぞれゲ−ト酸化膜３、３１を
介してゲ−ト電極４、４１を形成し、それぞれの電極上
にＳｉＯ2 膜（図示せず）を形成する。ついで、半導体
基板１の表面からゲ−ト電極等をマスクとして、リンを
イオン注入して、ゲ−ト電極４の両側にはＮ−不純物拡
散層９、ゲ−ト電極４１の両側にはＮ−不純物拡散層９
１を形成する。その後、ゲ−ト電極などを含めて半導体
基板１全面にＳｉ3 Ｎ4 膜７を１５００Ａ程度堆積し、
これをＲＩＥなどの異方性エッチングによりエッチング
して、ゲ−ト電極４の側壁にＳｉ3 Ｎ4 スペ−サ７、ゲ
−ト電極４１の側壁にＳｉ3 Ｎ4 スペ−サ７１を形成す
る。ついで、Ｎウエル１１にはボロンイオンを注入して
ソ−ス／ドレイン領域となるＰ＋不純物拡散層８を形成
し、Ｐウエル１２には、リンイオンを注入してソ−ス／
ドレイン領域となるＮ＋不純物拡散層８１を形成する。
Ｎウエル１１およびＰウエル１２の配線が接続される表
面領域には、接触抵抗を小さくするために、高濃度不純
物領域であるＰ＋不純物拡散層８２およびＮ＋不純物拡
散層８３がそれぞれ形成されている。
をＣＭＯＳインバ−タに適用した実施例３を説明する。
まず、基板には、Ｎ型もしくはＰ型半導体基板を用い
る。通常は、基板のタイプは基本的にどちらでも構わ
ず、ここではＮ型シリコン半導体基板１を用いる。次
に、基板内にＰウエル１２およびＮウエル１１を作る。
Ｐウエルにはボロンがイオン注入され、Ｎウエルにはリ
ンがイオン注入されてそれぞれ形成される。ウエルのイ
オン注入が終了した後に約１１００℃程度の温度で熱処
理することにより深さ約５μｍのウエルが形成される。
ついで、素子分離工程が行われる。素子分離にはＬＯＣ
ＯＳ法が最も良く知られており、この実施例でもこの方
法を利用する。素子分離領域は、本発明では直接関係が
無いので図示はしないが、半導体基板１の表面のウエル
間の境界に形成される。半導体基板１上に熱酸化膜を形
成した後にＣＶＤ窒化膜を形成する。ついで、リソグラ
フィとエッチング技術で窒化膜を部分的に除去する。除
去した部分は素子分離用酸化膜が形成されるところあ
る。窒化膜が残っている部分はＭＯＳＦＥＴが形成され
る部分である。この状態で半導体基板１表面を約１００
０℃、ウエットＯ2 雰囲気中で酸化し、前記窒化膜を除
去した部分に素子分離用のフィ−ルド酸化膜を形成す
る。残りの窒化膜はすべて除去される。これで素子分離
工程は終り、ついで、素子作成の工程にはいる。はじめ
に、フォトレジストなどを利用してＮウエルのみにボロ
ンをイオン注入してＰ型埋め込みチャネル層２を形成す
る。ついで、シリコン半導体基板１の素子形成領域の表
面に熱酸化膜３を約１６０Ａの厚みに形成し、その上に
リンをド−プしたポリシリコン膜４を２５００Ａ程度堆
積する。さらに、このポリシリコン膜４の上にＳｉＯ2
膜（図示せず）を３０００Ａ程度ＣＶＤ法により堆積す
る。このポリシリコン膜４とＳｉＯ2 膜の積層体をフォ
トレジスト法などでパタ−ニングして、Ｎウエル１１お
よびＰウエル１２上にそれぞれゲ−ト酸化膜３、３１を
介してゲ−ト電極４、４１を形成し、それぞれの電極上
にＳｉＯ2 膜（図示せず）を形成する。ついで、半導体
基板１の表面からゲ−ト電極等をマスクとして、リンを
イオン注入して、ゲ−ト電極４の両側にはＮ−不純物拡
散層９、ゲ−ト電極４１の両側にはＮ−不純物拡散層９
１を形成する。その後、ゲ−ト電極などを含めて半導体
基板１全面にＳｉ3 Ｎ4 膜７を１５００Ａ程度堆積し、
これをＲＩＥなどの異方性エッチングによりエッチング
して、ゲ−ト電極４の側壁にＳｉ3 Ｎ4 スペ−サ７、ゲ
−ト電極４１の側壁にＳｉ3 Ｎ4 スペ−サ７１を形成す
る。ついで、Ｎウエル１１にはボロンイオンを注入して
ソ−ス／ドレイン領域となるＰ＋不純物拡散層８を形成
し、Ｐウエル１２には、リンイオンを注入してソ−ス／
ドレイン領域となるＮ＋不純物拡散層８１を形成する。
Ｎウエル１１およびＰウエル１２の配線が接続される表
面領域には、接触抵抗を小さくするために、高濃度不純
物領域であるＰ＋不純物拡散層８２およびＮ＋不純物拡
散層８３がそれぞれ形成されている。
【００１５】この様にして、Ｎウエル１１には、ソ−ス
／ドレイン領域８間にＮ−不純物拡散層９および埋め込
みチャネル層２を形成したＰＮＣＣ構造のｐＭＯＳＦＥ
Ｔが設けられ、Ｐウエルには、ソ−ス／ドレイン領域８
１間にＮ−不純物拡散層９１を形成したＬＤＤ構造のｎ
ＭＯＳＦＥＴが設けられている。ＰＮＣＣ構造に用いる
不純物拡散層も、ＬＤＤ構造に用いる不純物拡散層も共
にＮ−層なので、両ウエルのＮ−不純物拡散層をマスク
を用いずに容易に製造することができる。
／ドレイン領域８間にＮ−不純物拡散層９および埋め込
みチャネル層２を形成したＰＮＣＣ構造のｐＭＯＳＦＥ
Ｔが設けられ、Ｐウエルには、ソ−ス／ドレイン領域８
１間にＮ−不純物拡散層９１を形成したＬＤＤ構造のｎ
ＭＯＳＦＥＴが設けられている。ＰＮＣＣ構造に用いる
不純物拡散層も、ＬＤＤ構造に用いる不純物拡散層も共
にＮ−層なので、両ウエルのＮ−不純物拡散層をマスク
を用いずに容易に製造することができる。
【００１６】図５の回路図にしめされているようにｐＭ
ＯＳＦＥＴのソ−スとｎＭＯＳＦＥＴのドレインとがＶ
out に接続され、両ＦＥＴのゲ−トが、Ｖint に接続さ
れている。ｐＭＯＳＦＥＴのドレインが、Ｖccと接続さ
れ、そしてｎＭＯＳＦＥＴのソ−スがＶssと接続されて
インバ−タを形成している。この実施例では、比較的低
濃度のＮ型シリコン半導体基板にＮウエルおよびＰウエ
ルを形成してＣＭＯＳ構造を形成しているが、例えば、
Ｐ型半導体基板を用いても良いし、Ｎ型もしくはＰ型半
導体基板にそれぞれＰ型もしくはＮ型のウエルを１つ形
成してもＣＭＯＳ構造は形成可能である。また、半導体
基板に大きなウエルを形成し、その中に反対導電型のウ
エルを形成してＣＭＯＳ構造を作ることもできる。本発
明は、実施例においてシリコン半導体のみ取り上げた
が、勿論これに限定されるものではなく、ゲルマニウム
やその他ＧａＡｓなどの化合物半導体等あらゆる半導体
に適用することができる。
ＯＳＦＥＴのソ−スとｎＭＯＳＦＥＴのドレインとがＶ
out に接続され、両ＦＥＴのゲ−トが、Ｖint に接続さ
れている。ｐＭＯＳＦＥＴのドレインが、Ｖccと接続さ
れ、そしてｎＭＯＳＦＥＴのソ−スがＶssと接続されて
インバ−タを形成している。この実施例では、比較的低
濃度のＮ型シリコン半導体基板にＮウエルおよびＰウエ
ルを形成してＣＭＯＳ構造を形成しているが、例えば、
Ｐ型半導体基板を用いても良いし、Ｎ型もしくはＰ型半
導体基板にそれぞれＰ型もしくはＮ型のウエルを１つ形
成してもＣＭＯＳ構造は形成可能である。また、半導体
基板に大きなウエルを形成し、その中に反対導電型のウ
エルを形成してＣＭＯＳ構造を作ることもできる。本発
明は、実施例においてシリコン半導体のみ取り上げた
が、勿論これに限定されるものではなく、ゲルマニウム
やその他ＧａＡｓなどの化合物半導体等あらゆる半導体
に適用することができる。
【００１７】
【発明の効果】以上のとおり、本発明によれば、埋め込
みチャネル層とソ−ス／ドレイン領域との間に設けら
れ、この埋め込みチャネル層とは導電型の異なる不純物
拡散層の部分が、表面チャネル層となるので、パンチス
ル−耐圧が向上し、さらに、ゲ−トミラ−容量が小さく
なるためスイッチング速度が早くなる。
みチャネル層とソ−ス／ドレイン領域との間に設けら
れ、この埋め込みチャネル層とは導電型の異なる不純物
拡散層の部分が、表面チャネル層となるので、パンチス
ル−耐圧が向上し、さらに、ゲ−トミラ−容量が小さく
なるためスイッチング速度が早くなる。
【図１】本発明の実施例１に係る半導体装置およびその
製造工程断面図。
製造工程断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程
断面図。
断面図。
【図３】本発明の実施例２に係る半導体装置の製造工程
断面図。
断面図。
【図４】本発明の実施例２に係る半導体装置およびその
製造工程断面図。
製造工程断面図。
【図５】本発明の実施例３に係る半導体装置の断面図お
よびその回路図。
よびその回路図。
【図６】本発明の半導体装置の模式断面図。
【図７】ＭＯＳＦＥＴのしきい値電圧のチャネル長依存
性を示す特性図。
性を示す特性図。
【図８】ＭＯＳＦＥＴのゲ−トミラ−容量のゲ−ト電圧
依存性を示す特性図。
依存性を示す特性図。
【図９】従来の半導体装置の製造工程断面図。
【図１０】従来の半導体装置の製造工程断面図。
１ 半導体基板 ２ 埋め込みチャネル層 ３ 熱酸化膜（ゲ−ト酸化膜） ４ ポリシリコン膜（ゲ−ト電極） ５ ＳｉＯ2 膜 ６ Ｐ−不純物拡散層 ７ Ｓｉ3 Ｎ4 スペ−サ ８ Ｐ＋不純物拡散層（ソ−ス／ドレイン領
域） ９ Ｎ−不純物拡散層 １０ フォトレジスト １１ Ｎウエル １２ Ｐウエル ３１ ゲ−ト酸化膜 ４１ ゲ−ト電極 ７１ Ｓｉ3 Ｎ4 スペ−サ ８１ Ｎ＋不純物拡散層（ソ−ス／ドレイン領
域） ９１ Ｎ−不純物拡散層
域） ９ Ｎ−不純物拡散層 １０ フォトレジスト １１ Ｎウエル １２ Ｐウエル ３１ ゲ−ト酸化膜 ４１ ゲ−ト電極 ７１ Ｓｉ3 Ｎ4 スペ−サ ８１ Ｎ＋不純物拡散層（ソ−ス／ドレイン領
域） ９１ Ｎ−不純物拡散層
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込みチャ
ネル領域と、 前記埋め込みチャネル領域上に形成されたゲ−ト酸化膜
と、 前記ゲ−ト酸化膜上に形成されたゲ−ト電極と、 前記半導体基板に形成され、前記チャネル領域を挟んで
対向している第２導電型のソ−ス／ドレイン領域と、 前記埋め込みチャネル領域と前記ソ−ス領域との間およ
び前記埋め込みチャネル領域と前記ドレイン領域との間
に形成された第１導電型の不純物拡散層とを備えている
ことを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込みチャ
ネル領域と、 前記埋め込みチャネル領域上に形成されたゲ−ト酸化膜
と、 前記ゲ−ト酸化膜上に形成されたゲ−ト電極と、 前記半導体基板に形成され、前記チャネル領域を挟んで
対向している第２導電型のソ−ス／ドレイン領域と、 前記埋め込みチャネル領域と前記ドレイン領域との間に
形成された第１導電型の不純物拡散層とを備えているこ
とを特徴とする半導体装置。 - 【請求項３】 前記半導体基板にｐＭＯＳ型電界効果ト
ランジスタおよびｎＭＯＳ型電界効果トランジスタとが
形成されたＣＭＯＳ構造を備え、前記不純物拡散層は、
ｐＭＯＳ型電界効果トランジスタにのみ形成されている
ことを特徴とする請求項１もしくは請求項２に記載の半
導体装置。 - 【請求項４】 前記ｎＭＯＳ型の電界効果トランジスタ
は、ＬＤＤ構造を備えていることを特徴とする請求項３
に記載の半導体装置。 - 【請求項５】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込みチャ
ネル領域と、 前記埋め込みチャネル領域上に形成されたゲ−ト酸化膜
と、 前記ゲ−ト酸化膜上に形成されたゲ−ト電極と、 前記半導体基板に形成され、前記埋め込みチャネル領域
を挟んで対向し、かつ前記埋め込みチャネル領域とは離
間して設けられている第２導電型のソ−ス／ドレイン領
域とを備えていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235365A JPH0555565A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置 |
| KR1019920014897A KR960000230B1 (ko) | 1991-08-22 | 1992-08-19 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235365A JPH0555565A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555565A true JPH0555565A (ja) | 1993-03-05 |
Family
ID=16985009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235365A Pending JPH0555565A (ja) | 1991-08-22 | 1991-08-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0555565A (ja) |
| KR (1) | KR960000230B1 (ja) |
-
1991
- 1991-08-22 JP JP3235365A patent/JPH0555565A/ja active Pending
-
1992
- 1992-08-19 KR KR1019920014897A patent/KR960000230B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960000230B1 (ko) | 1996-01-03 |
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