JPH0553860A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【構成】 制御部５Ａ内のインタフェース回路１０によ
りバス４をアクセスでき、制御部５Ａ内のインタフェー
ス回路１１により制御部５Ａと遠隔保守用プロセッサ６
の物理的な着脱を可能とし、制御部５Ａ内のデュアルポ
ートメモリ１６が「制御情報」の格納領域として設定さ
れ、ＣＰＵ１と遠隔保守用プロセッサ６の両方から「制
御情報」の非同期アクセスを可能とされる。 【効果】 「制御情報」をデュアルポートメモリ１６に
割り付け、情報伝達プロセスを簡素化することで、情報
遅延を低減し、制御部５Ａのプロセッサを不要とし、ハ
ードウエアのコストを低減できるシステムを構築するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ処理装置に関
し、特に中央処理装置や主記憶装置等の外部装置とのシ
ステム構成及びインタフェース方式に関するものであ
る。

【０００２】

【従来の技術】従来例の構成を図１３、図１４及び図１
５を参照しながら説明する。図１３〜図１５は、例えば
特開平１−２４６６４１号公報に示された従来のデータ
処理装置、その制御部及び遠隔保守用プロセッサを示す
ブロック図である。

【０００３】図１３において、１は制御情報及び読み出
し／書き込みデータ（以下、「制御情報」という。）を
入出力すると共に、データ処理装置を動作させるＣＰ
Ｕ、２はＣＰＵ１が動作するために必要なメモリ、３は
ＣＰＵ１の周辺装置の制御を補助する周辺制御部、４は
各機器間を接続するためのバス、５はハードウエア保守
のために用意され、図示しない中央処理装置や主記憶装
置（以下、「中央処理装置」という。）との間でデータ
の授受を実現するための制御部、６は制御部５に接続さ
れ制御情報を表示するための遠隔保守用プロセッサ、７
は遠隔保守用プロセッサ６と中央処理装置とを接続する
ためのモデムである。

【０００４】図１４において、８は制御部５を動作させ
るためのプロセッサ、９はプロセッサ８が動作するため
に必要なローカルメモリ、１０はバス４をアクセスする
ためのインタフェース回路、１１は制御部５と遠隔保守
用プロセッサ６を接続するためのインタフェース回路で
ある。

【０００５】図１５において、１２は遠隔保守用プロセ
ッサ６を動作させるためのプロセッサ、１３はプロセッ
サ１２が動作するために必要なローカルメモリ、１４は
制御部５と遠隔保守用プロセッサ６を接続するためのイ
ンタフェース回路、１５は遠隔保守用プロセッサ６とモ
デム７を接続するための通信制御回路である。

【０００６】つぎに、前述した従来例の動作を説明す
る。データ処理装置の「制御情報」を変更して動作状態
を変えるための「制御情報書き込み要求」が、中央処理
装置から出力された際には、遠隔保守用プロセッサ６の
通信制御回路１５とプロセッサ１２の働きにより、「制
御情報書き込み要求」がモデム７を経由してローカルメ
モリ１３に格納される。

【０００７】次いで、ローカルメモリ１３に格納された
「制御情報書き込み要求」は、遠隔保守用プロセッサ６
のプロセッサ１２、インタフェース回路１４と、制御部
５のインタフェース回路１１、プロセッサ８の働きによ
り、ローカルメモリ９に転送される。このローカルメモ
リ９に格納された「制御情報書き込み要求」は、制御部
５のプロセッサ８により解読、認識され、ＣＰＵ１とバ
ス４とを共用するための調停機能を有するインタフェー
ス回路１０を利用して、変更要求の出された「制御情
報」の内容に対応するシステム設計上あらかじめ決めら
れたメモリ領域に新たな「制御情報」を書き込む。

【０００８】メモリ２に格納された「制御情報」は、Ｃ
ＰＵ１により読み出され、その内容ごとにシステム設計
上取り決められた制御プロセスが実行される。

【０００９】また、メモリ２に格納されたＣＰＵ１の
「制御情報」を読み出すために、中央処理装置からデー
タ処理装置に対して、どの「制御情報」を読み出したい
かという指定を含む「制御情報読み出し要求」が出力さ
れた際には、遠隔保守用プロセッサ６の通信制御回路１
５とプロセッサ１２の働きにより、「制御情報読み出し
要求」がモデム７を経由してローカルメモリ１３に格納
される。

【００１０】ローカルメモリ１３に格納された「制御情
報読み出し要求」は、プロセッサ１２、インタフェース
回路１４と、制御部５のインタフェース回路１１、プロ
セッサ８の働きにより、ローカルメモリ９に転送され
る。次いで、制御部５のプロセッサ８は、ローカルメモ
リ９に格納された「制御情報読み出し要求」を認識、解
読した後、インタフェース回路１０のＣＰＵ１とバス４
とを共用するための調停機能を利用して、読み出し要求
の出された内容に対応するシステム設計上あらかじめ決
められたメモリ領域から「制御情報」を読み出す。

【００１１】読み出された「制御情報」は、中央処理装
置で処理できるように「制御情報読み出し応答」として
編集し、制御部５のインタフェース回路１１と、遠隔保
守用プロセッサ６のプロセッサ１２、インタフェース回
路１４の働きにより、ローカルメモリ１３に格納され
る。このローカルメモリ１３に格納された「制御情報読
み出し応答」は、通信制御回路１５とプロセッサ１２の
働きにより、モデム７を経由して中央処理装置へ送出さ
れる。

【００１２】

【発明が解決しようとする課題】上述したような従来の
データ処理装置では、中央処理装置とＣＰＵ１の間にお
いて「制御情報」の授受を実現するためには、複数のプ
ロセッサを含む機能ブロックを経由しなければならず、
各機能ブロック間のインタフェース及び処理プロセス間
のハンドリングが必要であるために、インタフェースに
必要なハードウエア部品点数が増大したり、ハンドリン
グに発生する待ち時間の累積により情報の伝送所要時間
が増大するという問題点があった。

【００１３】この発明は、前述した問題点を解決するた
めになされたもので、機能ブロック間のインタフェース
及び処理プロセス間のハンドリングが削除できると共
に、ハードウエア部品点数の削除と、情報の伝送時間を
低減することができるデータ処理装置を得ることを目的
とする。

【００１４】

【課題を解決するための手段】この発明の請求項１に係
るデータ処理装置は、次に掲げる手段を有する制御部を
備えたものである。 〔１〕 制御情報が割り付けられたデュアルポートメモ
リ。 〔２〕 ＣＰＵから前記デュアルポートメモリの非同期
アクセスを可能とする第１のインタフェース回路。 〔３〕 遠隔保守用プロセッサから前記デュアルポート
メモリの非同期アクセスを可能とする第２のインタフェ
ース回路。

【００１５】この発明の請求項２に係るデータ処理装置
は、次に掲げる手段を備えたものである。 〔１〕 制御情報が割り付けられ、ＣＰＵから直接非同
期アクセスを可能とするメモリ。 〔２〕 遠隔保守用プロセッサから前記メモリの非同期
アクセスを可能とするインタフェース回路だけを有する
制御部。

【００１６】この発明の請求項３に係るデータ処理装置
は、次に掲げる手段を備えたものである。 〔１〕 制御情報が割り付けられたデュアルポートメモ
リ、及びＣＰＵから前記デュアルポートメモリの非同期
アクセスを可能とするインタフェース回路を有する制御
部。 〔２〕 前記デュアルポートメモリと中央処理装置間で
前記制御情報の転送を行うデータ転送回路を有する遠隔
保守用プロセッサ。

【００１７】この発明の請求項４に係るデータ処理装置
は、次に掲げる手段を備えたものである。 〔１〕 制御情報が割り付けられた第１のデュアルポー
トメモリ、及びＣＰＵから前記第１のデュアルポートメ
モリの非同期アクセスを可能とする第１のインタフェー
ス回路を有する制御部。 〔２〕 前記制御情報が割り付けられた第２のデュアル
ポートメモリ、及び中央処理装置から前記第２のデュア
ルポートメモリの非同期アクセスを可能とする第２のイ
ンタフェース回路を有する通信／バスインタフェース。 〔３〕 前記第１のデュアルポートメモリと前記第２の
デュアルポートメモリ間で前記制御情報の転送を行うデ
ータ転送回路を有する遠隔保守用プロセッサ。

【００１８】

【作用】この発明の請求項１に係るデータ処理装置にお
いては、第１のインタフェース回路によって、ＣＰＵか
ら制御情報が割り付けられたデュアルポートメモリの非
同期アクセスが可能とされる。また、第２のインタフェ
ース回路によって、遠隔保守用プロセッサから前記デュ
アルポートメモリの非同期アクセスが可能とされる。

【００１９】この発明の請求項２に係るデータ処理装置
においては、制御情報が割り付けられたメモリによっ
て、ＣＰＵから直接非同期アクセスが可能とされる。ま
た、インタフェース回路だけを有する制御部によって、
遠隔保守用プロセッサから前記メモリの非同期アクセス
が可能とされる。

【００２０】この発明の請求項３に係るデータ処理装置
においては、デュアルポートメモリ及びインタフェース
回路を有する制御部によって、制御情報の非同期アクセ
スが可能とされる。また、データ転送回路を有する遠隔
保守用プロセッサによって、前記デュアルポートメモリ
と中央処理装置間で前記制御情報の転送が行われる。

【００２１】この発明の請求項４に係るデータ処理装置
においては、第１のデュアルポートメモリ及び第１のイ
ンタフェース回路を有する制御部によって、ＣＰＵから
制御情報の非同期アクセスが可能とされる。また、第２
のデュアルポートメモリ及び第２のインタフェース回路
を有する通信／バスインタフェースによって、中央処理
装置から前記制御情報の非同期アクセスが可能とされ
る。さらに、データ転送回路を有する遠隔保守用プロセ
ッサによって、前記第１のデュアルポートメモリと前記
第２のデュアルポートメモリ間で前記制御情報の転送が
行われる。

【００２２】

【実施例】

実施例１．この発明の実施例１の構成を図１及び図２を
参照しながら説明する。図１は、この発明の実施例１を
示すブロック図であり、制御部以外は上述した従来装置
のものと全く同一である。図２は、この発明の実施例１
の制御部を示すブロック図であり、インタフェース回路
１０、１１は上述した従来装置のものと全く同一であ
る。なお、各図中、同一符号は同一又は相当部分を示
す。

【００２３】図１において、５Ａはハードウエア保守の
ために用意され、中央処理装置との間でデータの授受を
実現するための制御部である。

【００２４】図２において、１６は「制御情報」領域と
して設定し、インタフェース回路１０により片方のポー
トをバス４に接続し、インタフェース回路１１によりも
う一方のポートを遠隔保守用プロセッサ６と接続するこ
とで、ＣＰＵ１と遠隔保守用プロセッサ６から「制御情
報」の非同期アクセスを可能とするデュアルポートメモ
リである。

【００２５】つぎに、前述した実施例１の動作を説明す
る。「制御情報」を含む「制御情報書き込み要求」が中
央処理装置から出力された際には、遠隔保守用プロセッ
サ６の通信制御回路１５とプロセッサ１２の働きによ
り、「制御情報書き込み要求」がモデム７を経由してロ
ーカルメモリ１３に格納される。

【００２６】このローカルメモリ１３に格納された「制
御情報書き込み要求」は、遠隔保守用プロセッサ６のプ
ロセッサ１２により解読、認識され、インタフェース回
路１４及び１１を利用して、書き込み要求の出された
「制御情報」の内容に対応するシステム設計上あらかじ
め決められたデュアルポートメモリ１６のメモリ領域に
「制御情報」を格納する。

【００２７】デュアルポートメモリ１６に格納された
「制御情報」は、ＣＰＵ１により、インタフェース回路
１０とバス４を利用して、解読、認識し、その内容ごと
にあらかじめシステム設計上取り決められた制御プロセ
スが実行される。

【００２８】また、中央処理装置がデュアルポートメモ
リ１６に格納されたＣＰＵ１の「制御情報」を読み出す
ためには、前述した中央処理装置から「制御情報」をＣ
ＰＵ１に伝送するのと同様に、読み出したい「制御情
報」を指定する情報を含む「制御情報読み出し要求」が
中央処理装置から出力された際には、通信制御回路１５
とプロセッサ１２の働きにより、「制御情報読み出し要
求」がモデム７を経由してローカルメモリ１３に格納さ
れる。

【００２９】次いで、この「制御情報読み出し要求」
は、プロセッサ１２により解読、認識し、インタフェー
ス回路１４と１１を利用して、読み出し要求の出された
「制御情報」の内容に対応するシステム設計上あらかじ
め決められたデュアルポートメモリ１６から「制御情
報」を読み出す。読み出された「制御情報」は、中央処
理装置で処理できるように「制御情報読み出し応答」と
して編集し、通信制御回路１５とプロセッサ１２の働き
により、モデム７を経由して中央処理装置に送出され
る。

【００３０】この発明の実施例１は、制御部５Ａにおい
て、プロセッサ８とローカルメモリ９を削除して、デュ
アルポートメモリ１６を設置することにより、ＣＰＵ１
と遠隔保守用プロセッサ６の間に、非同期アクセスが可
能な共有メモリ領域が形成されると共に、ＣＰＵ１と遠
隔保守用プロセッサ６の間で制御を行うために必要とな
る「制御情報」をデュアルポートメモリ１６に割り付け
ることにより、従来の制御部５のプロセッサ８のソフト
ウエアにより実行していた「制御情報」の授受を行うハ
ンドリング処理が削除可能となる。

【００３１】また、遠隔保守用プロセッサ６から「制御
情報」の直接アクセスが可能となるために、従来、ＣＰ
Ｕ１、制御部５及び遠隔保守用プロセッサ６の機能ブロ
ック間で実施されていたハンドリング処理によるプロセ
ッサ負荷や、待機時間の累積による情報伝送の遅延が低
減できる。つまり、高速処理が可能となるという効果が
ある。

【００３２】さらに、この実施例１のシステム構成は、
「制御情報」の授受を行うハンドリング処理が削除可能
となったので、プロセッサ負荷が低減され、従来、制御
部で実施していた中央処理装置から与えられた要求につ
いての解読、編集処理を遠隔保守用プロセッサ６に移管
することが可能となり、制御部のプロセッサとそれに付
随するローカルメモリが不要となり、図２に示すよう
に、制御部５Ａをデュアルポートメモリ１６と、バス４
と接続するためのインタフェース回路１０と、遠隔保守
用プロセッサ６と接続するためのインタフェース回路１
１とで構成できる。つまり、ハードウエア部品点数の低
減により装置を簡素で安価にできるという効果がある。

【００３３】この発明の実施例１では、デュアルポート
メモリ１６の片方のポートをバス４に接続し、もう一方
のポートを遠隔保守用プロセッサ６に接続することによ
り、ＣＰＵ１と遠隔保守用プロセッサ６からデュアルポ
ートメモリ１６の非同期アクセスを可能とすると共に、
「制御情報」を非同期アクセスが可能なデュアルポート
メモリ１６に割り付けることにより、遠隔保守用プロセ
ッサ６から「制御情報」をアクセスする際のソフトウエ
アによるハンドリングを削除したものである。さらに、
システム構成は、デュアルポートメモリ１６の非同期ア
クセスと、「制御情報」のデュアルポートメモリ１６へ
の割り付けにより内部プロセスが簡素化されたことによ
り、制御部５Ａを簡単なハードウエアロジックで構成し
たものである。

【００３４】実施例２．この発明の実施例２の構成を図
３及び図４を参照しながら説明する。図３は、この発明
の実施例２を示すブロック図であり、制御部以外は上述
した従来装置のものと全く同一である。図４は、この発
明の実施例２の制御部を示すブロック図である。なお、
各図中、同一符号は同一又は相当部分を示す。

【００３５】図３において、５Ｂはハードウエア保守の
ために用意され、中央処理装置との間でデータの授受を
実現するための制御部である。なお、メモリ２には「制
御情報」の領域を設定し、ＣＰＵ１と制御部５Ｂを経由
して遠隔保守用プロセッサ６から「制御情報」の非同期
アクセスを可能とする。

【００３６】図４において、１０はバス４を共用するた
めの調停機能をもつインタフェース回路、１１は制御部
５Ｂと遠隔保守用プロセッサ６の物理的な着脱を可能と
するためのインタフェース回路である。

【００３７】つぎに、前述した実施例２の動作を説明す
る。「制御情報」を含む「制御情報書き込み要求」が中
央処理装置から出力された際には、遠隔保守用プロセッ
サ６の通信制御回路１５とプロセッサ１２の働きによ
り、「制御情報書き込み要求」がモデム７を経由してロ
ーカルメモリ１３に格納される。

【００３８】次いで、ローカルメモリ１３に格納された
「制御情報書き込み要求」は、プロセッサ１２により解
読、認識され、インタフェース回路１４、１１及び１０
を利用して、書き込み要求の出された「制御情報」の内
容に対応するシステム設計上あらかじめ決められたメモ
リ２の領域に「制御情報」を格納する。この「制御情
報」は、バス４を通じてＣＰＵ１により読み出され、あ
らかじめシステム設計上取り決められた制御プロセスが
実行される。

【００３９】また、中央処理装置がメモリ２に格納され
たＣＰＵ１の「制御情報」を読み出すためには、上述し
た中央処理装置から「制御情報」をＣＰＵ１へ伝送する
のと同様に、読み出したい「制御情報」を指定する情報
を含む「制御情報読み出し要求」が中央処理装置から出
力された際には、通信制御回路１５とプロセッサ１２の
働きにより、「制御情報読み出し要求」がモデム７を経
由してローカルメモリ１３に格納される。

【００４０】次いで、ローカルメモリ１３に格納された
「制御情報読み出し要求」は、プロセッサ１２により解
読、認識され、インタフェース回路１４、１１と１０を
利用して、読み出し要求の出された「制御情報」の内容
に対応したシステム設計上あらかじめ決められたメモリ
２の領域から「制御情報」を読み出す。この「制御情
報」は、中央処理装置で処理できるように「制御情報読
み出し応答」として編集し、通信制御回路１５とプロセ
ッサ１２の働きにより、モデム７を経由して中央処理装
置へ送出される。

【００４１】この発明の実施例２は、従来の制御部のプ
ロセッサ８とローカルメモリ９を削除し、図４に示すよ
うに、ＣＰＵ１とバス４を共用するための調停機能をも
つインタフェース回路１０と、制御部５Ｂと遠隔保守用
プロセッサ６の物理的な着脱を可能とするインタフェー
ス回路１１とで制御部５Ｂを構成し、メモリ２内に「制
御情報」領域を設置することにより、ＣＰＵ１と遠隔保
守用プロセッサ６の間に非同期アクセスが可能な共有メ
モリ領域を形成し、遠隔保守用プロセッサ６のプロセッ
サ１２から「制御情報」を直接アクセスが可能となるこ
とにより、従来のプロセッサ８のソフトウエアにより実
行していた「制御情報」の授受を行うハンドリング処理
が削除可能となった。

【００４２】従って、従来、ＣＰＵ１、制御部５、遠隔
保守用プロセッサ６の機能ブロック間で実施されていた
ハンドリング処理によるプロセッサ負荷や、待機時間の
累積による情報伝送の遅延が低減できる。つまり、高速
処理が可能になるという効果がある。

【００４３】また、システム構成は、「制御情報」のハ
ンドリング処理が削除可能となったので、プロセッサ負
荷が低減され、従来、制御部で実施していた中央処理装
置から与えられた要求の解読、編集処理を遠隔保守用プ
ロセッサ６に移管することが可能となり、制御部のプロ
セッサとそれに付随するローカルメモリが不要となり、
図４に示すように、制御部５Ｂをインタフェース回路１
０及び１１で構成できる。ハードウエアの部品点数の低
減により装置を簡素に安価にできるという効果がある。

【００４４】この発明の実施例２は、ＣＰＵ１以外のプ
ロセッサとバス４を共用可能とする調停機能をもつイン
タフェース回路１０を制御部５Ｂ内に設置することによ
り、ＣＰＵ１と遠隔保守用プロセッサ６とによるメモリ
２の非同期アクセスを可能とすると共に、「制御情報」
を非同期アクセスが可能となったメモリ２に割り付け、
遠隔保守用プロセッサ６から「制御情報」をアクセスす
る際の、ソフトウエアによるハンドリング処理を削除す
るものである。

【００４５】さらに、システム構成は、メモリ２の非同
期アクセスと、「制御情報」のメモリ２への割り付けに
より、内部プロセスを簡素化したことにより、制御部５
Ｂをプロセッサ無しで構成するものである。

【００４６】実施例３．この発明の実施例３の構成を図
５及び図６を参照しながら説明する。図５は、この発明
の実施例３を示すブロック図であり、制御部及び遠隔保
守用プロセッサ以外は上述した従来装置のものと全く同
一である。図６は、この発明の実施例３の遠隔保守用プ
ロセッサを示すブロック図である。なお、各図中、同一
符号は同一又は相当部分を示す。

【００４７】図５において、５Ａはハードウエア保守の
ために用意され、中央処理装置との間でデータの授受を
実現するための制御部であり、実施例１と同一のもので
ある。６Ａは遠隔保守用プロセッサである。

【００４８】図６において、１４は制御部５Ａと遠隔保
守用プロセッサ６Ａを運転中にも、物理的な着脱を可能
とするためのインタフェース回路、１５はモデム７を通
じて中央処理装置と「制御情報」の一括授受を行うため
の通信制御回路、１７は「制御情報」が割り付けられＣ
ＰＵ１及び遠隔保守用プロセッサ６Ａから非同期アクセ
スが可能なデュアルポートメモリ１６と通信制御回路１
５間のデータ転送を、簡単なロジックやＤＭＡ等のハー
ドウエア手段で実現するデータ転送回路である。

【００４９】この発明の実施例３のデータ構成を図７を
参照しながら説明する。図７は、この発明の実施例３の
データ構成を示す図である。図７において、１８はデー
タ処理装置側に設置し、中央処理装置へ送信する「制御
情報」を格納するための送信メモリ、１９もデータ処理
装置側に設置し、中央処理装置から受信した「制御情
報」を格納するための受信メモリである。また、２０は
中央処理装置側に設置し、データ処理装置から受信した
「制御情報」を格納するための受信メモリ、２１は中央
処理装置側に設置し、データ処理装置へ送信する「制御
情報」を格納するための送信メモリである。

【００５０】送信メモリ１８と受信メモリ１９の両者
は、デュアルポートメモリ１６により構成される。送信
メモリ１８と受信メモリ２０は送受信方向が異なるもの
の、対応する同じ「制御情報」を格納し、受信メモリ１
９と送信メモリ２１も同様に、対応する同じ「制御情
報」を格納するものである。２２は中央処理装置側に設
置し、受信メモリ２０と送信メモリ２１に割り付けられ
た「制御情報」を読み出したり、変更する際に各「制御
情報」ごとの割り付けたアドレスを識別するためのメモ
リテンプレートである。

【００５１】つぎに、前述した実施例３の動作を図８を
参照しながら説明する。図８は、この発明の実施例３と
データの授受を行う中央処理装置の動作を示すフローチ
ャートである。

【００５２】中央処理装置はシステム起動時に、ステッ
プ３０の初期化処理により、受信メモリ２０と送信メモ
リ２１の初期化を実行する。その後、ステップ３１の判
定処理により、送信メモリ２１の変更が必要か否かを判
定し、送信メモリ２１の変更が必要な場合のみステップ
３２の変更処理により、メモリテンプレート２２を使用
してデータを変更する。

【００５３】ステップ３３の送信処理は、送信メモリ２
１の変更の有無にかかわらず、データ処理装置に対し
て、送信メモリ２１に格納されたデータの一括送信処理
を行う。中央処理装置から、送信メモリ２１のデータが
伝送回線に送出された際には、モデム７を経由して、遠
隔保守用プロセッサ６Ａの通信制御回路１５とデータ転
送回路１７の働きにより、インタフェース回路１４と１
１を利用して、受信メモリ１９に送信メモリ２１のデー
タをそのまま転送する。

【００５４】続いて、データ転送回路１７は、インタフ
ェース回路１１と１４を利用して、送信メモリ１８から
「制御情報」を読み出し、通信制御回路１５に転送し、
通信制御回路１５ではモデム７を経由して中央処理装置
へ送信する。中央処理装置では、ステップ３４の受信処
理によって、遠隔保守用プロセッサ６Ａから受信した送
信メモリ１８のデータをそのまま受信メモリ２０に格納
する。

【００５５】ステップ３５の判定処理により受信メモリ
２０の変更の有無を判定し、変更が有りの場合のみ、ス
テップ３６の解読処理によってメモリテンプレート２２
を使用して変更データを解読し、変更データに必要な、
システム的に規定されたプロセスを起動させる。なお、
中央処理装置では、以上のプロセスの内、ステップ３０
の初期化処理を除く各処理を繰り返す。

【００５６】一方、上記の中央処理装置の動作とは独立
して、データ処理装置のＣＰＵ１では、受信メモリ１９
に格納された「制御情報」を読み出し、変更されたデー
タが有れば、システム的に規定された処理プロセスを実
行すると共に、制御状態が変化した「制御情報」につい
ては、送信メモリ１８のデータを変更すると共に、以上
のプロセスを繰り返す。

【００５７】この発明の実施例３は、「制御情報」を送
信メモリ１８と受信メモリ１９に割り付け、中央処理装
置には「制御情報」を格納する受信メモリ２０と送信メ
モリ２１を設置し、さらに、受信メモリ２０と送信メモ
リ２１に格納される「制御情報」の解読、変更を行うた
めのメモリテンプレート２２を設置する。そして、中央
処理装置とデータ処理装置間において、「制御情報」の
一括受信により効率的なデータ伝送が可能となると共
に、「制御情報」の解読、編集等の処理を中央処理装置
に移管して実行することにより、システム全体の処理速
度が向上する。つまり、「制御情報」の編集機能の高速
化、実効伝送時間の短縮、システム内の機能分担の最適
化ができるという効果がある。

【００５８】システム構成では、「制御情報」の解読、
変更等の処理を中央処理装置に移管することにより、遠
隔保守用プロセッサ６Ａの機能を単純化したので、遠隔
保守用プロセッサ６Ａはインタフェース回路１４、通信
制御回路１５及びデータ転送回路１７だけで構成するこ
とを可能にする。つまり、機能の単純化により遠隔保守
用プロセッサ６Ａをプロセッサ無しで構成でき、装置を
簡素で安価にできるという効果がある。

【００５９】この発明の実施例３は、「制御情報」をＣ
ＰＵ１と遠隔保守用プロセッサ６Ａから非同期アクセス
が可能なメモリ１８、１９に割り付けると共に、中央処
理装置にはデータ処理装置の「制御情報」を格納するメ
モリ２０、２１と、解読するために必要なメモリテンプ
レート２２を設置し、中央処理装置に「制御情報」の書
き換え、読み出し機能を付加し、中央処理装置とデータ
処理装置間の情報伝送機能は「制御情報」の一括送受信
に限定し、単純化するものである。

【００６０】さらに、システム構成は、単純化した中央
処理装置とデータ処理装置間の情報伝送機能と、この情
報伝送機能への「制御情報」の転送をハードウエアで実
現することにより、遠隔保守用プロセッサ６Ａをプロセ
ッサ無しで構成するものである。

【００６１】実施例４．この発明の実施例４の構成を図
９及び図１０を参照しながら説明する。図９は、この発
明の実施例４を示すブロック図であり、ＣＰＵ１〜バス
４及びモデム７は上述した従来装置のものと全く同一で
ある。図１０は、この発明の実施例４の通信／バスイン
タフェースを示すブロック図である。なお、各図中、同
一符号は同一又は相当部分を示す。

【００６２】図９において、５Ａはハードウエア保守の
ために用意され、中央処理装置との間でデータの授受を
実現するための制御部であり、実施例１と同一のもので
ある。６Ａは遠隔保守用プロセッサであり、実施例３と
同一のものである。２３は中央処理装置とデータ処理装
置との伝送回線を接続するためのモデム、２４は中央処
理装置内の汎用システムバスに接続し、遠隔保守用プロ
セッサ６Ａと通信を行うことで、中央処理装置とデータ
処理装置間の「制御情報」の授受を行う通信／バスイン
タフェースである。なお、２５は中央処理装置とデータ
処理装置という、離れて設置された異機種間の異なるイ
ンタフェースを接続するためのメモリによる情報結合機
能の範囲を示す。

【００６３】図１０において、２６は中央処理装置と通
信／バスインタフェース２４をＶＭＥｂｕｓ等の汎用シ
ステムバスで接続するためのインタフェース回路、２７
は中央処理装置の汎用システムバスからアクセス可能で
「制御情報」を格納するデュアルポートメモリ、２９は
モデム２３と７を通じて遠隔保守用プロセッサ６Ａと
「制御情報」の一括授受を行うための通信制御回路、２
８はデュアルポートメモリ２７と通信制御回路２９間の
データ転送を、簡単なロジックやＤＭＡ等のハードウエ
ア手段で実現するデータ転送回路である。

【００６４】この発明の実施例４のデータ構成を図１１
を参照しながら説明する。図１１は、この発明の実施例
４のデータ構成を示す図である。図１１において、１８
は制御部５Ａに設置し、通信／バスインタフェース２４
へ送信する「制御情報」を格納するための送信メモリ、
１９も制御部５Ａに設置し、通信／バスインタフェース
２４から受信した「制御情報」を格納するための受信メ
モリである。また、３８は通信／バスインタフェース２
４に設置し、遠隔保守用プロセッサ６Ａ側から受信した
「制御情報」を格納するための受信メモリ、３９は通信
／バスインタフェース２４に設置し、遠隔保守用プロセ
ッサ６Ａ側へ送信する「制御情報」を格納するための送
信メモリである。

【００６５】送信メモリ１８と受信メモリ１９の両者
は、デュアルポートメモリ１６により構成される。送信
メモリ１８と受信メモリ３８は送受信方向が異なるもの
の、対応する同じ「制御情報」を格納し、受信メモリ１
９と送信メモリ３９も同様に、対応する同じ「制御情
報」を格納するものである。２２は中央処理装置側に設
置し、受信メモリ３８と送信メモリ３９に割り付けられ
た「制御情報」を読み出したり、変更する際に各「制御
情報」ごとの割り付けたアドレスを識別するためのメモ
リテンプレートである。

【００６６】つぎに、前述した実施例４の動作を図１２
を参照しながら説明する。図１２は、この発明の実施例
４とデータの授受を行う中央処理装置の動作を示すフロ
ーチャートである。

【００６７】中央処理装置はシステム起動時に、ステッ
プ４０の判定処理により、送信メモリ３９の変更が必要
か否かを判定し、送信メモリ３９の変更が必要な場合の
み、ステップ４１の変更処理により、メモリテンプレー
ト２２を使用してデータを変更する。

【００６８】続いて、ステップ４２の判定処理により受
信メモリ３８の変更の有無を判定し、変更が有りの場合
のみ、ステップ４３の解読処理によってメモリテンプレ
ート２２を使用して変更データを解読し、変更データに
必要な、システム的に規定された処理プロセスを起動さ
せる。なお、中央処理装置では、以上のプロセスを繰り
返す。

【００６９】また、遠隔保守用プロセッサ６Ａのデータ
転送回路１７により、インタフェース回路１４と、制御
部５Ａのインタフェース回路１１を通じて、デュアルポ
ートメモリ１６に格納される送信メモリ１８の「制御情
報」を通信制御回路１５に転送し、通信制御回路１５で
は、送信メモリ１８の「制御情報」をモデム７と２３を
経由して、通信／バスインタフェース２４の通信制御回
路２９に送信する。

【００７０】通信制御回路２９では、受信した送信メモ
リ１８の「制御情報」をデータ転送回路２８に引き渡
し、データ転送回路２８ではデュアルポートメモリ２７
の受信メモリ３８に格納する。

【００７１】続いて、通信／バスインタフェース２４の
データ転送回路２８により、デュアルポートメモリ２７
に格納される送信メモリ３９の「制御情報」を通信制御
回路２９に転送し、通信制御回路２９では送信メモリ３
９の「制御情報」をモデム２３と７を経由して、遠隔保
守用プロセッサ６Ａの通信制御回路１５に送信する。こ
の通信制御回路１５は受信した送信メモリ３９の「制御
情報」をデータ転送回路１７に引き渡し、データ転送回
路１７ではインタフェース回路１４と、制御部５Ａのイ
ンタフェース回路１１を通じてデュアルポートメモリ１
６の受信メモリ１９に格納する。以上のプロセスを高速
周期で繰り返し実行する。

【００７２】一方、上記の中央処理装置の動作とは独立
して、データ処理装置のＣＰＵ１では受信メモリ１９に
格納された「制御情報」を読み出し、変更されたデータ
が有れば、システム的に規定された処理プロセスを実行
すると共に、制御状態が変化した「制御情報」について
は、送信メモリ１８のデータを変更し、以上のプロセス
を繰り返す。

【００７３】この発明の実施例４は、「制御情報」を送
信メモリ１８と受信メモリ１９、受信メモリ３８と送信
メモリ３９に割り付け、中央処理装置には受信メモリ３
８と送信メモリ３９の「制御情報」を解読し、変更を行
うためのメモリテンプレート２２を設置し、中央処理装
置は伝送処理を実施せずに、データ処理装置の「制御情
報」を内部メモリのごとくアクセスすることが可能とな
る。また、システム構成では、通信／バスインタフェー
ス２４の伝送処理を単純なものとしたので、ハードウエ
アによるシステム構成を実現できる。つまり、中央処理
装置は伝送処理から解放され、比較的実行速度が遅い伝
送等の外部処理を低減できるので、リアルタイム制御が
可能となり、中央処理装置の機種に拘束されないシステ
ムができると共に、伝送処理の切り離しにより、シンプ
ルなソフトウエア構築ができるという効果がある。

【００７４】また、「制御情報」をデータ処理装置のＣ
ＰＵ１と遠隔保守用プロセッサ６Ａから非同期アクセス
が可能なメモリに割り付けると共に、中央処理装置側か
らも内部の汎用バスインタフェースを経由して、非同期
アクセスが可能なメモリをデータ処理装置に設置し、そ
れぞれのメモリを高速で周期的な情報伝送手段により接
続するものである。さらに、システム構成は、中央処理
装置とデータ処理装置間の情報伝送手段と、この情報伝
送手段への「制御情報」の転送をハードウエアで実現す
ると共に、非同期アクセスが可能なメモリにより、シス
テムにおける「情報伝送機能」と「制御機能」を物理的
に分割するものである。

【００７５】なお、実施例３及び４において、実施例１
の制御部５Ａの代わりに実施例２の制御部５Ｂを用いて
も同様の作用効果を奏する。

【００７６】この発明の代表的な実施例を要約すると、
制御部５Ａ内のインタフェース回路１０によりバス４を
アクセスでき、制御部５Ａ内のインタフェース回路１１
により制御部５Ａと遠隔保守用プロセッサ６の物理的な
着脱を可能とし、制御部５Ａ内のデュアルポートメモリ
１６が「制御情報」の格納領域として設定され、ＣＰＵ
１と遠隔保守用プロセッサ６の両方から「制御情報」の
非同期アクセスを可能とされる。すなわち、「制御情
報」をデュアルポートメモリ１６に割り付け、情報伝達
プロセスを簡素化することで、情報遅延を低減し、制御
部５Ａのプロセッサを不要とし、ハードウエアのコスト
を低減できるシステムを構築することができる。

【００７７】

【発明の効果】この発明の請求項１に係るデータ処理装
置は、以上説明したとおり、制御情報が割り付けられた
デュアルポートメモリと、ＣＰＵから前記デュアルポー
トメモリの非同期アクセスを可能とする第１のインタフ
ェース回路と、遠隔保守用プロセッサから前記デュアル
ポートメモリの非同期アクセスを可能とする第２のイン
タフェース回路とから構成された制御部を備えたので、
機能ブロック間のインタフェース及び処理プロセス間の
ハンドリングが削除できると共に、ハードウエア部品点
数の削除と、情報の伝送時間を低減することができると
いう効果を奏する。

【００７８】この発明の請求項２に係るデータ処理装置
は、以上説明したとおり、制御情報が割り付けられ、Ｃ
ＰＵから直接非同期アクセスを可能とするメモリと、遠
隔保守用プロセッサから前記メモリの非同期アクセスを
可能とするインタフェース回路だけを有する制御部とを
備えたので、機能ブロック間のインタフェース及び処理
プロセス間のハンドリングが削除できると共に、ハード
ウエア部品点数の削除と、情報の伝送時間を低減するこ
とができるという効果を奏する。

【００７９】この発明の請求項３に係るデータ処理装置
は、以上説明したとおり、制御情報が割り付けられたデ
ュアルポートメモリ、及びＣＰＵから前記デュアルポー
トメモリの非同期アクセスを可能とするインタフェース
回路を有する制御部と、前記デュアルポートメモリと中
央処理装置間で前記制御情報の転送を行うデータ転送回
路を有する遠隔保守用プロセッサとを備えたので、機能
ブロック間のインタフェース及び処理プロセス間のハン
ドリングが削除できると共に、ハードウエア部品点数の
削除と、情報の伝送時間を低減することができるという
効果を奏する。

【００８０】この発明の請求項４に係るデータ処理装置
は、以上説明したとおり、制御情報が割り付けられた第
１のデュアルポートメモリ、及びＣＰＵから前記第１の
デュアルポートメモリの非同期アクセスを可能とする第
１のインタフェース回路を有する制御部と、前記制御情
報が割り付けられた第２のデュアルポートメモリ、及び
中央処理装置から前記第２のデュアルポートメモリの非
同期アクセスを可能とする第２のインタフェース回路を
有する通信／バスインタフェースと、前記第１のデュア
ルポートメモリと前記第２のデュアルポートメモリ間で
前記制御情報の転送を行うデータ転送回路を有する遠隔
保守用プロセッサとを備えたので、機能ブロック間のイ
ンタフェース及び処理プロセス間のハンドリングが削除
できると共に、ハードウエア部品点数の削除と、情報の
伝送時間を低減することができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例１の制御部を示すブロック図
である。

【図３】この発明の実施例２を示すブロック図である。

【図４】この発明の実施例２の制御部を示すブロック図
である。

【図５】この発明の実施例３を示すブロック図である。

【図６】この発明の実施例３の遠隔保守用プロセッサを
示すブロック図である。

【図７】この発明の実施例３のデータ構成を示す図であ
る。

【図８】この発明の実施例３とデータの授受を行う中央
処理装置の動作を示すフローチャートである。

【図９】この発明の実施例４を示すブロック図である。

【図１０】この発明の実施例４の通信／バスインタフェ
ースを示すブロック図である。

【図１１】この発明の実施例４のデータ構成を示す図で
ある。

【図１２】この発明の実施例４とデータの授受を行う中
央処理装置の動作を示すフローチャートである。

【図１３】従来のデータ処理装置を示すブロック図であ
る。

【図１４】従来のデータ処理装置の制御部を示すブロッ
ク図である。

【図１５】従来のデータ処理装置の遠隔保守用プロセス
を示すブロック図である。

【符号の説明】

１ ＣＰＵ ２ メモリ ４ バス ５Ａ、５Ｂ 制御部 ６Ａ 遠隔保守用プロセッサ ７、２３ モデム １０、１１ インタフェース回路 １６、２７ デュアルポートメモリ １７、２８ データ転送回路 ２４ 通信／バスインタフェース

Claims (4)

【特許請求の範囲】
1. 【請求項１】 制御情報が割り付けられたデュアルポー
   トメモリ、ＣＰＵから前記デュアルポートメモリの非同
   期アクセスを可能とする第１のインタフェース回路、及
   び遠隔保守用プロセッサから前記デュアルポートメモリ
   の非同期アクセスを可能とする第２のインタフェース回
   路から構成された制御部を備えたことを特徴とするデー
   タ処理装置。
2. 【請求項２】 制御情報が割り付けられ、ＣＰＵから直
   接非同期アクセスを可能とするメモリ、及び遠隔保守用
   プロセッサから前記メモリの非同期アクセスを可能とす
   るインタフェース回路だけを有する制御部を備えたこと
   を特徴とするデータ処理装置。
3. 【請求項３】 制御情報が割り付けられたデュアルポー
   トメモリ、及びＣＰＵから前記デュアルポートメモリの
   非同期アクセスを可能とするインタフェース回路を有す
   る制御部、並びに前記デュアルポートメモリと中央処理
   装置間で前記制御情報の転送を行うデータ転送回路を有
   する遠隔保守用プロセッサを備えたことを特徴とするデ
   ータ処理装置。
4. 【請求項４】 制御情報が割り付けられた第１のデュア
   ルポートメモリ、及びＣＰＵから前記第１のデュアルポ
   ートメモリの非同期アクセスを可能とする第１のインタ
   フェース回路を有する制御部、前記制御情報が割り付け
   られた第２のデュアルポートメモリ、及び中央処理装置
   から前記第２のデュアルポートメモリの非同期アクセス
   を可能とする第２のインタフェース回路を有する通信／
   バスインタフェース、並びに前記第１のデュアルポート
   メモリと前記第２のデュアルポートメモリ間で前記制御
   情報の転送を行うデータ転送回路を有する遠隔保守用プ
   ロセッサを備えたことを特徴とするデータ処理装置。