JPH05504211A

JPH05504211A - 時間バーニヤを含む可変パルス幅ゼネレータ

Info

Publication number: JPH05504211A
Application number: JP4501439A
Authority: JP
Inventors: スチュアート，ロジャー　グリーン; ブリッグス，ジョージ　ローランド
Original assignee: トムソン、ソシエテ、アノニム
Priority date: 1990-12-03
Filing date: 1991-12-03
Publication date: 1993-07-01
Also published as: EP0513325A1; US5122676A; WO1992009985A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】時間バーニヤを含む可変パルス幅ゼネレータ背　景現在技術的に既知である液晶テレビジョン及びコンピュータディスプレイ（ＬＣＤ）としては、例えば、本明細書においても参照済みの１９８８年８月２３日付けでＧ１１ｌｅｔｔｅ等に許可された米国特許第４．７６６゜４３０号が挙げられる。この特許に開示されているように、選択ラインスキャナは、ビデオ信号（能動部分は約５０マイクロ秒）の１時点において１つの水平走査ラインを選定し、それぞれの転送ゲートを介して各垂直データラインにランプ電圧が印加され、それによって、垂直データラインと選定された水平ラインとの交差点に配列された液晶画素を充電する。当該交差点画素の可能な６４種類のグレースケール輝度レベルのなかの特定の１つのレベルに従ってプライムされた各垂直データラインと関連した６ビツトのカウンタはゼごまで漸次減少し、この時点において、当該垂直データラインと関連した転送ゲートが開かれ、液晶交差点画素の電荷を当該輝度レベルに比例させる。従って、６ビツトカウンタのカウントレートは約１．２５ＭＨｚ、即ち、５０／６４フィクロ秒の逆数である。

そのために、無定形シリコン（ａＳｉ）はポリシリコンに比べて安いので、同様にＬＣＤ用制御回路を含むチップ上のテレビジョンＬＣＤ用として無定形シリコンを使用することが望ましい。無定形シリコントランジスタを有する制御回路の容量性の時定数は比較的大きいので、データラインカウンタは前述のＧ１１ｌｅｔｔｅ等の特許に開示された６ビツトカウンタの１．２５ＭＨｚレートよりも著しく高いレートで作動させることは通常は不可能である。しかし、ＮＴＳＣテレビジョンに採用される２５６　（８−ｂ　ｉ　ｔ）のグレースケールレベルを収容するには約５　Ｍ　Ｈｚの実効レートが必要とされる。更に、選択ラインスキャナの各ステージの負荷を構成するＬＣＤの各選択ラインのキャパシタンスは非常に大きく、各水平ラインビデオ信号の比較的短い（約１３マイクロ秒）非能動的部分の期間中に選択ラインを完全に充電するには比較的出力の大きいトランジスタが必要である。既に述べたように、無定形シリコントランジスタの作動速度が比較的遅いことが、比較的解像度の高いＬＣＤ　（例えば、フレーム当たり約２５０，０００画素で構成されるテレビディスプレイ）の選択ラインスキャナにこの種トランジスタを使用することの妨げとなっている。

概　要本発明は、既に検討した問題の中の１つ又はそれ以上を克服するパルス論理回路を対象とする。この種パルス論理回路の詳細部分は同じでないが、全ての場合に、順序配置されて相互接続されたＰ個（Ｐは複数の整数）のブーツストラップされたステージを含み、各ステージは、成るステージが作動化された場合に当該ステージの前記ノード充電トランジスタが導通ずることによってキャパシタンス負荷に印加されたタイミングパルスの充電々流を流す直列キャパシタンス負荷を持つノード充電トランジスタを有する。更に、各ステージのノード充電トランジスタは、そのゲートとソースの間およびそのゲートとドレインの間にかなりの分布キャパシタンスを有する。

第１の手段は、選定されたステージの容量性負荷にタイミングパルスを印加する以前に少なくとも１つの選定されたステージのノード充電トランジスタのゲートに予充電パルスを選択的に印加し、それによって、選定されたステージのノード充電トランジスタのゲートが予充電されたままである場合に当該ノード充電トランジスタを作動可能にする。同様に第１手段は、ステージの中の選定されていない各ステージのノード充電トランジスタを非作動化状態に維持する。第２の手段は、（１）相互接続されたステージの１つ又はそれ以上の特定のステージの負荷キャパシタンスに、予定された複数の異なる位相のうちの最初の位相において発生する最初のタイミングパルスを印加し、（２）特定のステージ以外の相互接続されたステージの１つ又はそれ以上のステージの負荷キャパシタンスに、予定された複数の異なる位相のうちの２番目の位相において発生する２番目のタイミングパルスを印加する。各ステージのノード充電トランジスタのゲートとソースの間およびゲートとドレインの間にはかなり大きいそれぞれの分布骨キャパシタンスが存在するにも拘わらず、作動可能されたノード充電トランジスタのゲートを予充電すると、その応答時間を印加されたタイミングパルスまで短縮し、それによって、パルス論理回路が作動可能な最大速度を増加させる。

関連出願の説明Ｇｅｏｒｇｅ　Ｒ，Ｂｒ１ｇｇ５によって同時出願された「ディスプレイ装置のドライブに関する可変幅制御パルス生成装置」と題する出願番号（ＲＣＡ　８５，６７８）には本発明と共に使用できる回路について記述されており、この出願の開示内容は本明細書に参照済みである。

図面の簡単な説明図１はＭデータライン及びＮ選択ラインを有するＬＣＤディスプレイの１つのデータラインへの印加されたグレースケールデジタルデータに応じたランプ波形充電々圧印加の終了時点を制御するためのグレースケールデジタルデータに応答する時間バーニヤ回路を含むシステムを示す構成図である。

図２は各６３マイクロ秒の期間における図１のバーニヤの出力パルス及びランプ波形充電々圧を示す波形図である。

図３は４つの異なる位相のステージを有する図１の時間バーニヤ回路の１つの単一人力の実施例の概略図である。

図４は図３の実施例の４つのステージへのデータ入力を示すグラフである。

図５は図１の実施例のバーニヤ及び最後コンパレータステージのタイミングダイアグラムである。

図６は図１の時間バーニヤ回路の一部分の等価回路である。

図７は最初の作動条件下における図５の等価回路の異なる点における時間の関数としての電圧を示す特性図である。

図８は２番目の作動条件下における図５の等価回路の異なる点における時間の関数としての電圧を示す特性図である。

図９は４つの異なる位相のステージを有する図１の時間バーニヤ回路の１つの２人力実施例の概略図である。

図１０は図９の実施例の４つのステージへのデータ入力を示すグラフである。

図１１は４つの異なる位相のステージを有する図１の時間バーニヤ回路の１つの単一人力実施例の概略図である。

図１２は図９に示す時間バーニヤ回路の実施例の８つのステージに印加されるデータ入力を示すグラフである。

図１３は８つの異なる位相のステージを有する図１の時間バーニヤ回路の１つの２人力実施例の概略図である。

図１４は図１３に示す実施例の８つのステージの各々に印加されるデータ入力を示すグラフである。

詳細な説明図１において、時間バーニヤ回路１００は、縦続接続されたコンパレータ又はカウンタ、即ち回路１０１−１から１０１−Ｐまでから制御入力を受信し、画素ドライブライントランジスタ１０２を介してＭデータライン及びＮ選択ラインから成るＬＣＤのデータラインＪと個々に関連する出力パルスＭｏを供給する。時間バーニヤ回路１００に類似した付加時間バーニヤ回路は、他の画素ドライブライントランジスタ１０２を介してそれぞれデータラインＪからＪ＋Ｍまでの各々と関連する。コンパレータ１０１−１から１０１−Ｐまでは、データピットを受信し、最上位のビット（ＭＳＢ）によって幅が決定される出力パルスを供給する。

２つの最下位ピッｌ−（ＬＳＢ）はバーニヤ回路１００に供給され、この回路は最後の期間を４つの間隔の内の任意の１つに分割する。図２に示すように、ランプ波形充電電圧（Ｖ　Ｒａｍｐ）は、全てのデータラインＪと関連した画素ドライブライントランジスタ１０２のそれぞれのドレインへ印加される。

液晶画素Ｐ（例えばｐｋ、ｊ及びＰｋ＋１．ｊ）はキャパシタンスであって各選択ラインと各データラインの交差点に所在する。選択ラインスキャナ（前記引用のＧ１１１ｅｔｔｅ等の特許に示す）は、選択ラインと関連した全ての選択ライントランジスタ１０３（例えば、選択ラインにと関連したトランジスタ１０３− １及び１０３−２）を導通させる。このスキャナは、導通状態にある画素ドライブライントランジスタ１０２及び作動化された選択ラインにと関連する全ての画素Ｐ（例えばＰｋ。

Ｊ、及び、Ｐｋ、ｊ＋１）をＶ　Ｒａｍｐに充電することを可能にする。

図２において、Ｖ　Ｒａ１ｌ）は、ビデオ信号の各水平走査期間６３マイクロ秒の能動的な部分を占める。非能動部分の期間中、即ち水平走査の開始から能動部分の開始までの期間中は、選択ラインスキャナは、例えばラインＫからラインに＋１へというように１つの選択ラインから次の選択ラインに切替わる。能動部分の開始に際してＶＲａＩｐのレベルはゼロであり、能動部分の終了に際してＶＲａＩｐのレベルは最大値ＶＭに到達する。ＶＭに充電された液晶画素は最大輝度に充電され、他の画素は、コンパレータ回路１０１−１から１０１−Ｐまで及びバーニヤ回路１００へのデータ入力によって決定される種々のレベルに充電される。所定のグレースケールデジタル値に従って液晶画素の輝度レベルを正確に提供するには、ＶＲａＩｐが液晶画素を不足充電または過剰充電する結果として不適当な輝度レベルになることを防止するために、水平走査の能動部分における正確な瞬間に画素ドライブライントランジスタ１０２をオフにすることが必要である。

同様に、コンパレータ回路１０１−１から１０１−Ｐまで及びバーニヤ回路１００は、可能な幅の出力パルスＭＯの数をどのようにして変えることができるかを図２に示す。可能なパルス幅の数は、以下に説明するように、どのようなバーニヤ回路１００のコンパレータ１０１を実際に使用するかによって決定される。

図１において、各画素ドライブライントランジスタ１０２は、キャパシタンスの大きいデータライン全体を充電しなければならないので、出力の大きいトランジスタが必要とされる。大きい出力が要求されるということは、薄膜タイプ（Ｔ　Ｐ　Ｔ）の電界効果トランジスタ（ＦＥＴ）であることが好ましい画素ドライブライントランジスタ１０２がそのソースとドレインを結ぶ比較的広いチャネルを必要とすることを意味し、従って、ゲート／ソース及びゲート／ドレインそれぞれのキャパシタンスが大きくなる。無定形シリコン高出力ＴＰＴは、充分な電流を通すには、ポリシリコンＴＦＴよりも広いチャネルを必要とするので、無定形シリコン高出力ＴＰＴのキャノくシタンスは特に大きくなる。従って、このように大きいキャパシタンスにエネルギーが蓄えられることにより、この種ＴＰＴのターンオフ応答時間が大きくなる。更に、デジタルグレースケールレベルの数が大きくなるにつれて（例えば２５６レベル）、画素ドライブライントランジスタ１０２に要求されるターンオフ応答時間は短くなる。画素ドライブライントランジスタ１０２及び時間ノく一ニヤ回路１００に使用されるトランジスタが両者共に例えば無定形シリコンのように低移動性の素材だけで構成される場合であっても、時間バーニヤ回路１００に本発明を採用することにより、画素ラインドライブトランジスタ１０２を液晶ディスプレイ動作にとって十分迅速にオフすることが可能になる。

印加される制御入力によって決定される時間にお０て瞬間的に画素ドライブライントランジスタ１０２をオフにするたの時間バーニヤ回路１００を図３に示す。

これらの制御入力には、ＴＦＴ１０４−Ａから１０４−Ｅまでのゲートに同時に印加される予充電々正パルスφ　ｐｅ、及び、各水平ライン走査の非能動部分に相当する期間中に時間バーニヤ回路１００に印加される２進データ入力ＤＩＶ、ＤＩＶ、Ｄ２Ｖ及びＤ２Ｖが含まれる。更に、制御入力には、１０１−Ｐコンパレータ回路の出カッくルスＭｏに相当するアーミングパルスＭｉも含まれる。４つの位相タイミングパルスφ　Ａｖ、φ　Ｂｖｌ　φ　Ｃｖ、φＤｖは、コンデンサ１０５Ａから１０５Ｄまでを介して、各々ＴＦＦ１０６Ａから１０６Ｄまでのドレインに印加される。

アーミングパルスＭｉは、アーミングＴＦＴ　１０７のゲートに印加され、そのドレインは、ノードＡ及び接地されたそのソースに接続される。ノードＡはプルダウンＴＰＴ　１０８のゲートにも接続され、そのソース／ドレイン伝導通路によって出力パルスＭＯがドライブラインＴＦＴ　１０２のゲートに供給される。

対を構成するＴＦＴ１０９−１と１０９−２から１０９−７と１０９−８までのソース／ドレイン伝導通路は、各々ＴＦＴ１０４Ａから１０４Ｄまでのソースと大地の間に接続される。クランピングＴＦＴＩＩＯＡから１１０Ｐまでは、コンデンサが電圧＋Ｖｃ以上に充電されることを防止するために各コンデンサ１０５Ａから１０５Ｄまでと共に使用される。ＴＦＴ　１０８のソースは、小さな正電圧＋ＶＢ　（例えば＋２ボルト）によってバイアスされ、ＴＰＴのゲートにスプリアス電圧がかかった場合にＴＰＴがこれに応答することを防止する。

説明し易くするために、先行するコンパレータステージ１０１−１から１０１− Ｐまでは、その幅が８ビツト（即ち２５６レベル）グレースケールコードの６つの最上位ビット（ＭＳＢ）によって決定される出力パルスを供給するものと仮定する。従って、出力ＭＯパルスの継続時間は、６４種類の可能幅の任意の１つにすることができる。時間バーニヤ回路１００の目的は、可能なパルス幅を２５６種類まで拡大するために最下位ビット（ＬＳＢ）の１つ又は２つを利用することである。

時間バーニヤ１００において利用されるＬＳＢが１つ又は２つのいずれであるかはコンパレータ１０１−１から１０１−Ｐまでの構成によって決定される。既に参照した出願番号（ＲＣＡ　８５，６７８）において説明された１つの単一出力パルスＭｏ（バーニヤへのＭｉ大入力を供給するコンパレータを図４に示す。このタイプのコンパレータにおいては、バーニヤ回路１００によってただ１つのＬＳＢが使用され、バーニャハ／Ｉ／スのＭ　Ｓ　Ｂ　７’−ｙパル４（ＤＩＶ）は、コンパレータデータ信号の最下位パルスを更生することによって供給される。これが、図３のコンパレータ１００によって用いられるタイプの作動原理である。

既に参照した出願番号（ＲＣＡ　８５．６７８）の図６に示すコンパレータは、２つの出力パルスＭｏｌ及びＭｏ２を供給し、スリットバスコンパレータと呼ばれる。

このタイプのコンパレータ用の時間／く一ニヤは、２つのＬＳＢを使用し、その実施例を図９から図１３までに示す。

図４は、図３のＴＥＴの１０９−１から１０９−８までのゲートに印加されるノくバスＰＩＶ、＼Ｘ＼Ｔｏ　（ＤＩＶ）　、Ｄ２Ｖ、及び、Ｄ２Ｖ（７）組合わせを示す（ｘはロジック１を示す）。ＤＩＶ及びＤＩＶ／＜バスは、コンパレータステージ１０１−Ｐ　（図１）に供給されるＬＳＢデータパルスと同じである。Ｄ２Ｖ及びＤ２ｖノくルスは、バーニヤ回路１００用のデータノくバスである。

図３において、バーニヤ回路１００は、４つの相互接続された同じステージ１００−Ａ、１００−Ｂ、１００−Ｃ及び１００Ｄを含む。ステージ１００−Ａは、薄膜トランジスタ１０６−Ａから成り、このトランジスタは（１）そのゲートが、１０９−１及び１０９−２のＴＰＴのドレインの接合部、及び、ＴＦＴ　１０４−Ａの゛ノースに接続され、（２）そのドレインが負荷キヤ、＜シタンス１０５−Ａに接続され、（３）そのソースがノードＡと接続される。同様の方法によって番号が付けられたステージ１００−Ｂ、１００−Ｃ，及び、１００−Ｄのエレメントは、ステージ１００−Ａの対応するエレメントについて既に述べたと同様の方法によって相互接続される。更に、１０４−Ａから１０４−Ｄまでの全てのトランジスタのドレインは全て作動電位点（例えば＋１５ボルト）に接続され、１０９−１から１０９−８までの全てのトランジスタのソースは全て接地される。予充電々圧パルスφ　ｐｃは、トランジスタ１０４Ａから１０４Ｅまての全てのトランジスタのゲートに印加される。図までのゲートに印加されるデータ入力ＤＩＶ、ＤＩＶ。

Ｄ２Ｖ、Ｄ２Ｖの組合せによって、Ｍｏｖ出力ノクルスの最終幅が決定される。

図３の全てのＴＰＴはｎ−タイプのトランジスタであると仮定する。更に、４つの全てのステージ１００−Ａから１００Ｄまでの全てのトランジスタ１０４及び１０９は、のみのチャネル幅が僅かに１０ないし１５マイクロメータ（μｍ）の低出力トランジスタであり、各ステージのトランジスタ１０６は、チャネル幅が約１００マイクロメータのより大きくより高出力のトランジスタであり、各ステージのトランジスタ１０７及び１０８　＋ｉ、チャネル幅が約２００マイクロメータの更に大きく更（こ高出力のランジスタであり、画素ラインドライブトランジスタ１０２は、チャネル幅が約７５０マイクロメータの甚だ大きくかつ高出力のトランジスタである。

トランジスタが大きければ大きい程、ゲート／゛ノース聞及びゲート／ドレイン接合部間の個々の分布キャノくシタンスが大きく、従って、トランジスタはより多くのエネルギーを蓄える。このような理由から、より太きくより高出力のトランジスタは、それよりも小さな低出力トランジスタと比較すると、ターンオフ又はターンオン応答時間がより遅くなる傾向がある。図３のステージ１００Ａから１００Ｄまでの等価回路を図６に示す。分布キャパシタンスＣ１は、分布キャパシタンスＣ２及びＣ３よりも非常に小さく、分布キャパシタンスＣ２及びＣ３は、分布キャパシタンスＣ４、Ｃ５及びＣ６よりも非常に小さく、分布キャパシタンスＣ４、Ｃ５及びＣ６は、分布キャパシタンスＣＯよりも非常に小さい。図２、図５のタイミングダイアグラム、図６の等価回路図、及び、図７と８の電圧対時間ダイアグラムを参照しながら、図３の時間バーニヤ回路１００の動作について記述する。

アーミングパルスＭｉは、各６３マイクロ秒水平走査ラインのほぼ最初から、画素ドライブライントランジスタ１０２をオフにするための８ビット灰色のスケールの２つのＬＳＢによって選定された時点まで）＼イ（＋１５ボルト）に維持される。アーミング／マルスＭｉがノ＼イであれば、トランジスタ１０７は活動状態である。水平走査バスφ　ｐＣ及びデータ入力ＤＩＶ、ＤＩＶ、Ｄ２Ｖ、Ｄ２ｖの両者共に印加される。トランジスタ１０７が活動状態である場合には、トランジスタ１０８のノードＡ及びゲートは接地にクランプされ、それによってトランジスタ１０８は非活動状態にある。従って、ＴＰＴ　１０４のゲートに予充電電圧パルスφ　ｐＣが印加されるとこのトランジスタが活動状態となり、画素ドライブライントランジスタ１０２のゲートは＋１５ボルトに充電され、画素ドライブライントランジスタ１０２を導通させる。次に、液晶表示装置の関連画素にＶ　Ｒａｍｐ電圧が印加される。同様に、ロジック１であるＤＩＶ％ＤＩＶ、Ｄ２ＶＳＤ２Ｖパルスがそのゲートに印加された各トランジスタ１０９は、ＴＦＴ１０４のゲートに予充電々正パルスφ　ｐｃが印加されている間は導通し、これによって、トランジスタ１０６を接地にクランプし、トランジスタ１０６を非活動状態にする。ロジック１データ入力は短く低出力のパルスであるが、これらの入力は、トランジスタ１０９を完全にオンにすることが可能であり、トランジスタ１０６のゲートに残っていることのある全ての残留電荷を迅速に大地に放電可能にする。トランジスタ１０９は小さいトランジスタなので、前記の動作が実際に行われる。

図３において、そのゲートに論理的ゼロデータ入力が供給されるあらゆるステージのトランジスタ１０９は非導通状態のままに維持される。従って、予充電電圧パルスφ　ｐｃによって作動可能にされた場合、作動不能状態にある双方のトランジスタ１０９を有するあらゆるステージのトランジスタ１０４は、そのトランジスタ１０６のゲートを＋１５ボルトに充電し、それによってトランジスタを作動可能にする。ただし、この時点においては、作動可能にされたトランジスタ１０６のドレインには電圧が印加されず、従って、作動可能にされたステージと関連して発生したタイミングパルスφ　＾、φ　Ｂ１　φＣ又はφ　Ｄが負荷キャパシタンスを介してＴＰＴ　１０６のドレインに印加されるまで、トランジスタは非導通状態のままに維持される。

データ入力ＤＩＶ、ＤＩＶ、Ｄ２ＶＳＤ２Ｖ及び予充電々正パルスφ　ｐｃは全て、水平走査ラインの能動部分の開始以前に終了する。これにより、４つ全てのステージのトランジスタ１０６及び画素ドライブライントランジスタ１０２のそれぞれのゲートを浮遊状態のままに残す。従って、論理的１データ入力と関連したステージのトランジスタ１０６のゲート大地電位に保持され、これらのトランジスタ１０６を作動不能状態に維持する。２つの論理的ゼロデータ入力と関連したあらゆるステージのトランジスタ１０６のゲート及び画素ドライブライントランジスタ１０２のゲートは＋１５ボルトの電位に保持され、トランジスタ１０６を作動可能状態に維持し、画素ドライブライントランジスタ１０２を導通状態に維持する。更に、起動ゲートの電位が＋１５ボルトに留まる限り、導通状態のトランジスタ１０７はノードＡ及びトランジスタ１０８のゲートを接地にクランプしたままの状態に維持し、これによって、画素ドライブライントランジスタ１０２を導通状態に維持することを可能にし、Ｖ　）？ａＩｌｐ　をＬＣＤの関連画素に転送し続けることを可能にする。　アーミングパルスＭｉの電位は、８ビツトグレースケールの最高位の６ビツトによって決定される時点において、＋１５ボルトから＋ＶＢボルトまで降下する。図３に示す実施例の場合には、コンパレータデータビット及びバーニヤデータビットのＬＳＢによって、４ツノテータ入力ＤＩＶ、ＤＩＶ、Ｄ２Ｖ、及び、Ｄ２Ｖのいずれが論理ゼロであるかが決定される。従って、図５に示すように、バーニヤ回路１００のＭｏ出力パルスが降下してＴＦＴ１０２をオンさせ、ＬＣＤの関連画素へのＶ　Ｒａｍｐ　印加を終了させる時点は、論理ゼロである２つのＤＶ倍信号よって決定される。

図５において、バーニヤ１００に対するバーニヤ制御信号の相対的なタイミングを図５に示す。φ　ＡＣからφＤＣまでのパルスは、最後のコンパレータステージ１０１−Ｐ（図１）の時計パルスである。φ　＾■からφ　ＤＶまでのパルスは、バーニヤステージ１００に対する時計パルスである。ＤＩＶ、ＤＩＶＳＤ２Ｖ、Ｄ２ｖ信号は、ステージ１００Ａから１００Ｄまでに供給され、４つのステージのうちのただ１つだけが、ＭＯ８力信号を制御するための２つの論理ゼロ信号を受信する。φ　ＡＹからφ　ＤＶまでのクロックパルスは傾斜して上昇し、バーニヤ１００のＭｏ出力は傾斜の中央の付近まで低下する。

ＤＩＶＳＤＩＶ、Ｄ２Ｖ及びＤ２Ｖ信号をＴＦＴの１０９−１から１０９−８までのゲートに供給する状態を図４に示す。図５に示すように、１０９−１から１０９−８までの８つのＴＰＴを使用するため、バーニヤ及び最後のコンパレータステージを作動可能にし、Ｍｏｖ出力に８つの時間セグメントを提供する。

必須条件を次に示す、即ち、（１）トランジスタ１０８に断片的な伝導かあってはならず、また、（２）画素ドライブライントランジスタ１０２が適正な時点（即ち、Ｖ　Ｒａｍ９　の正しいグレースケールレベル）において確実にオフにされることを保証するために、アーミングパルスＭｉの発生とタイミングパルスφ 　Ａｖの発生との間の遅延を最小限にしなくてはならない。これを達成するためには、所定の長さの時間的間隔のわずかに半分の周期を持つ４つの位相の各々に対する一連の周期的タイミングパルスを使用し、また、図５に示すように、Ｍｉ起動ゲート降下、４つのデジタル入力、及び、φ　ｐＣパルスのタイミングの間の特殊関係を使用する。

図６に示す等価回路の種々の点に存在する電圧■φ（タイミングパルス）、Ｖｌ、ｖ２、Ｖ３、及び、Ｖ４を識別して図７に示す。時間Ｔの間におけるこれらの電圧のそれぞれの瞬時値を図７に示す。ここにＴは、アーミングパルスＭｉの電位をロー（即ち、＋ＶＢボルト）と仮定した場合のタイミングパルス（図５に示す）の継続期間である。アーミングパルスＭｉの電位がハイ（即ち、＋１５ボルト）と仮定した場合の、時間Ｔの期間におけるそれぞれの電圧の瞬時値を図８に示す。選定されたＬＣＤ画素のグレースケール輝度がその最大値ＶＭに近い場合には、起動ゲート電位Ｍｉが比較的長い時間に亙ってハイ状態を維持し、ｖ３の値において多数の妨害作用が起きることがあり得る（微小照度段階スケールデザインにおいては多数になり得る）。これらの妨害作用は、一般に部分的放電Ｖ４の傾向を有する。しかし、ＴＰＴ　１０８用スレシヨルドは２ボルトであるので、約２ボルトの正のバイアス＋ＶＢを用いて、３ボルトのＶ３妨害電圧をスレショルドの下方１ボルトに維持することができる。これは、ＴＰＴを実質的に非導通状態に維持できることを意味する。従って、スレショルド及び漏洩に関する実験的データによって示されるように、スキャン走査ラインの最大５０マイクロ秒に亙る能動的部分においては、トラジスタ１０８に起因する電圧Ｖ４の放電は無視できる程度に過ぎない。

図６のように、トランジスタ１０９のうちの１つに論理的１が供給されている３つのステージの各ステージのトランジスタ１０６の場合には、Ｖφ実施期間中、これらのトランジスタのチャネルが「オフ」状態に維持されることが重要である。そのためには、小さい方のトランジスタ１０９が十分に大きいか、Ｃ２キャパシタンスが十分に小さいか、或いは、Ｃ１及びＣ３キヤパシタンスが十分に大きいことが必要である。実際問題として、チャネル幅が１００マイクロメータのトランジスタ１０６の場合に、０．７マイクロ秒の期間中にスイッチング可能であるためには、トランジスタ１０４および１０９にとって、チャネル幅は僅かに１０から１５マイクロメータの範囲であれば十分である。更に、３つの「選定されていない」ステージの各々のトランジスタ１０６を「オフ」状態に保持することは、（ゲートからソースへの重なりキャパシタンスを増大することにより）Ｃ２キャパシタンスの値に対するＣ３キヤパシタンスの値を増大することを助長する。

所定長の時間的間隔の周期の僅かに半分の周期を４つの位相の各々に対して一連の周期的タイミングパルスを用いることの別の利点は、こうすることによって、各タイミングパルスの継続期間を時間Ｔより長く延長できるということである（図５の点線矩形参照）。このようにタイミングパルスの継続期間を点線で示す限度まで延長することは、「弱いトリガ」又は「間違いトリガ」を起こす危険なしに実施可能である。こうすれば、トランジスタ１０８が、画素ラインドライブトランジスタ１０２のゲートキャパシタンスの放電を完結するために余計に時間を持つことになるので、画素ラインドライブトランジスタ１０２トランジスタ（即ち、そのチャネル幅が約７５０マイクロメータ）のサイズに比較してトランジスタ１０８（即ち、そのチャネル幅が約２００マイクロメータ）を更に小さくすることができる。

図９は、ただ１つのＬＳＢを使用し、２つのアーミングパルスＭｉＡ及びＭ　ｉ　Ｂを受信する実施例を図９に示す。この実施例は、既に参照した出願番号（ＲＣＡ　８５．６７８）の図５に示すスプリットパスタイブのコンパレータを用いる場合に有益である。図９の実施例は、類似のエレメントを類似の参照番号で示される図３のステージ１００Ａから１００Ｄと非常に類似した４つのステージ２００Ａから２００Ｄで構成される。図９の実施例と図３の実施例の間の主要な３つの差異点を次に示す、即ち、（１）図３の並列トランジスタ１０９は、各ステージにおける単一トランジスタ２００Ａから２００Ｄまでによって置換えられており、（２）図９の実施例は、各々アーミングパルスＭ　ｉ　Ａ及びＭ　ｉ　Ｂを受信するアーミングトランジスタ２０１Ａ及び２０１Ｂを用いる、（３）２つのプルダウンランジスタである２０２Ａ及び２０２Ｂが用いられ、そのいずれかがオンされると、ＭＯ出力信号を引き下げる。Ｍ　ｉ　Ａアーミングパルスは位相φ　＾Ｖ及びφ　ＢＶに印加され、Ｍ　ｆ　Ｂアーミングパルスは位相φ　Ｃｖ及びφＤＶに印加される。図１０は、ＤＩＶ及びＤＩＶデータ信号をトランジスタ２００のゲートに印加する場合を示す。ＤＩＶがハイであってＭ　ｉ　Ａがローである場合、φＡＶ又はφ　ＢＹのいずれかの位相はトランジスタ１０２をオフにすることが可能であり、同様に、ＤＩＶがハイてあってＭ　ｉ　Ｂがローである場合、φＣｖ又はφ　ＤＶのいずれかがトランジスタ１０２をオフにすることができる。従って、図９に示す実施例においては、ＭＯ出力パルスに対して８種類のパルス幅が可能である。

図１１は、１つのアーミングパルスＭｉを受信し、従って、ただ１つのＭｉアーミングパルスをバーニヤに供給する出願Ｓ／Ｎ　（ＲＣＡ　８５，６７８）に記述済みのコンパレータを実施例と共に使用すると有用なバーニヤ回路３００の実施例である。図１１に示すバーニヤ実施例は、８つのステージ３００Ａから３００Ｍまでを備える。ステージ３００の各ステージは、同様の参照番号を用いた図３の実施例のステージ１００と同じである。

ただし、ステージ３００の各ステージは、制御信号によってオンされた場合にノードＡを接地にクランプする３つの並列トランジスタ３０１を備える。図１２に示すように、ＤＩＶ、ＤＩＶ、Ｄ２Ｖ、Ｄ２Ｖ、Ｄ３Ｖ、及び、Ｄ３Ｖはバーニヤに印加され、ＤＩＶ信号およびその補足信号ＤＩＶは、図３の実施例と同様にコンパレータステージから受信される。Ｄ２Ｖ、Ｄ３Ｖ信号およびそれらの補足信号は２つのバーニヤビットである。図１１のタイミングは図５のタイミングに類似するが、ただし、８つのバーニヤ時計パルスφ　＾からφ　Ｈまでが用いられる。従って、バーニヤのＭｏ出力パルスは、１６種類の可能なパルス幅のうちのいずれの幅でも持つことができる。

図１３は、２つのＭｏ出力パルスを供給するコンパレータステージの実施例から２つのアーミングパルスＭＬＡ及びＭ　ｉ　Ｂを受信するバーニヤ４００の実施例である。

図１３の実施例は、８つのステージ４００Ａから４００Ｈまでに供給される８つの位相φ　＾Ｖからφ　ＨＶまでを用いて動作する。同様の参照番号によって表示された他のエレメント（コンデンサ１０５及び各ステージのＴＦＴ　１０４及び１０６）及びバーニヤのＴＦＴ即ち２０ＩＡ、２０１Ｂ、２０２Ａ、及び、２０２Ｂは、図９の実施例の場合と同じである。。

図１４に示すように、２つのＬＳＢ（ＤＩＶ及びＤ２Ｖ）及びそれらの補足信号が４０ＯＡから４００ＨまでのステージのＴＰＴ４００に印加される。従って、図１３の実施例においては、各ステージが２つのＴＰＴ４００を備え、両方のＴＰＴのゲートは、ＴＦＴ１０２をオフにするために、φ　位相パルスに対してロジックゼロでなければならない。従って、図１３の実施例は、１６種類の可能な幅のうちの任意な１つの幅を持つことのできる出力パルスＭｏを供給する。

ＦＩＧ、４＋０９ＴＦＴ　１　２　３　４　５　６　７　８Ｕ）ＦＩＧ、８ＹΦ 要　約　書相互接続された複数のステージを有するパルス論理回路である。各々のステージは、作動化されるとノード充電トランジスタと直列接続された負荷キャパシタンスに印加される複数の位相のうちの１つのタイミングパルスからノードに向かって充電々流を流す比較的大きいノード充電トランジスタを含む。そのような大きいトランジスタのゲートからソース及びゲートからドレインへの分布キャパシタンスはかなり大きい。選定されたステージのノードを充電するための応答時間は、タイミングパルスを印加する前にトランジスタを作動可能にするために選定されたステージのノード充電トランジスタのゲートを予充電によって短縮し、それによって回路の最大作動速度を増大することができる。そのようなパルス論理回路の開示例には、液晶テレビ又はコンピュータディスプレイ用の制御回路として使用できる時間バーニヤ回路が含まれる。

国際調査報告＋＋１１轡−情１＾畔耐−＋＋−ｓ−、ＰＣＴ／ＦＲ９１１００９５９

Claims

【特許請求の範囲】

１．順序配列して相互接続されたＰステージと、ここにＰは複数の整数であり、各ステージはノード充電トランジスタが作動可能である場合に前記ノード充電トランジスタの導通によってノードに対する負荷キャパシタンスへ印加されるタイミングパルスの充電電流を流すために前記負荷キャパシタンスと直列接続された前記ノード充電トランジスタを備え、各ステージの前記ノード充電トランジスタはかなりの大きさのゲート／ソース及びゲート／ドレイン分布キャパシタンスを有し、前記ステージの各々は、前記分布キャパシタンスを充電することにより前記ノード充電トランジスタを作動可能にするために前記負荷キャパシタンスに前記タイミングパルスを印加する少なくとも１つ前のステージの前記ノード充電トランジスタのゲートに予充電パルスを印加するための第１の手段を有し、これにより前記分布キャパシタンスが充電状態に維持される場合に前記ノード充電トランジスタは作動可能状態に維持され、前記第１手段は各非選定ステージのノード充電トランジスタを作動不能状態に維持し、前記第１手段は前記ステージへデータ入力を印加するための第１のデータ制御された手段を有し、前記のデータ制御された手段は前記ノード充電トランジスタを制御するための少なくとも１つのトランジスタを有し、少なくとも１つの前記相互接続されたステージの負荷キャパシタンスにタイミングパルスを印加するための第２の手段と、これにより作動可能にされたノード充電トランジスタのゲートを予充電することによって印加されたタイミングパルスに対するその応答時間を短縮し、そして、前記ノード充電トランジスタのゲート／ソース間およびゲート／ドレイン間にそれぞれかなり大きい分布キャパシタンスが有るにも拘わらず、それによって前記パルス論理回路が操作される最大速度を増加し、前記タイミングパルスの前記ステージヘの印加に先立って前記ステージをアーミングするために前記ステージへ少なくとも１つのアーミングパルスを供給するための第３手段、を含んで成る時間バーニヤ回路。
２．前記Ｐステージの各々の前記ノード充電トランジスタの前記ソースが前記Ｐステージを相互接続する共通ノードに接続され、前記Ｐステージの各々の前記負荷キャパシタンスが前記ノード充電トランジスタの前記ドレインに接続され、前記タイミングパルスがＰに等しい複数の異なる位相において継続的に所定の順序で発生し、前記第２の手段は前記の異なるＰ位相のうちの各々の１つの個別順序位相において発生するタイミングパルスを順序的な位置に対応する前記の順序配置されたＰステージのうちの１つの前記直列接続された負荷キャパシタンスを介して前記ノード充電トランジスタのドレインに印加し、更に前記第１の手段は前記第１のデータ制御された手段と並列接続された少なくとも１つの第２のデータ制御された手段を備え、これによって前記パルス論理回路の出力パルスが前記データ入力の少なくとも２Ｐ幅のうちの任意の１つを持つことができることを特徴とする請求項１記載の回路。
３．更に前記ノードの電圧変化に応答して前記バーニヤ回路の出力パルス幅を制御するために前記ノードに応答可能なプルダウントランジスタを備えることを特徴とする請求項２記載の回路。
４．選定されたステージに２つのアーミングパルスを供給するための２つの前記第３手段および２つの前記ノードを有し、前記アーミングパルスのうちの１つが１組のＰ／２ステージをアームし、いま一方の１つが他の１組のＰ／２ステージをアームすることを特徴とする請求項３記載の回路。
５．前記２つのノードに個々に応答可能な２つの前記プルダウントランジスタを有することを特徴とする請求項４記載の回路。
６．前記のデータ制御され並列配列された３つの手段を有することを特徴とする請求項２記載の回路。
７．選定されたステージに２つのアーミングパルスを供給するための２つの前記第３手段および２つの前記ノードを有し、前記アーミングパルスのうちの１つが１組のＰ／２ステージをアームし、いま一方の１つが他の１組のＰ／２ステージをアームすることを特徴とする請求項６記載の回路。
８．前記２つのノードに個々に応答可能な２つの前記プルダウントランジスタを有することを特徴とする請求項７記載の回路。
９．固体スイッチング装置のオン−オフ状態を制御するための可変パルス幅ゼネレータにおいて、前記固体スイッチング装置がオン状態においてディスプレイ装置のディスプレイエレメントにランプ電圧を印加し、前記変数幅ゼネレータが、ｎビットの信号の最上位ビットに従って変化可能な幅を有するコンパレータ出力信号を供給するための縦続接続された複数のコンパレータ回路と、更に前記ｎビットデータワードの２つの最下位ビットの少なくとも１つに従って前記出力信号の幅を変えるための前記コンパレータ出力信号に応答可能なバーニヤ回路と、を有することを特徴とするゼネレータ。
１０．前記時間バーニヤ回路は、順序配列して相互接続されたＰステージと、ここにＰは複数の整数であり、各ステージはノード充電トランジスタが作動可能である場合に前記ノード充電トランジスタの導通によってノードに対する負荷キャパシタンスへ印加されるタイミングパルスの充電電流を流すために前記負荷キャパシタンスと直列接続された前記ノード充電トランジスタを備え、各ステージの前記ノード充電トランジスタはかなりの大きさのゲート／ソース及びゲート／ドレイン分布キャパシタンスを有し、前記ステージの各々は、前記分布キャパシタンスを充電することにより前記ノード充電トランジスタを作動可能にするために前記負荷キャパシタンスに前記タイミングパルスを印加する少なくとも１つ前のステージの前記ノード充電トランジスタのゲートに予充電パルスを印加するための第１の手段を有し、これにより前記分布キャパシタンスが充電状態に維持される場合に前記ノード充電トランジスタは作動可能状態に維持され、前記第１手段は各非選定ステージのノード充電トランジスタを作動不能状態に維持し、前記第１手段は前記ステージへデータ入力を印加するための第１のデータ制御された手段を有し、前記のデータ制御された手段は前記ノード充電トランジスタを制御するための少なくとも１つのトランジスタを有し、少なくとも１つの前記相互接続されたステージの負荷キャパシタンスにタイミングパルスを印加するための第２の手段と、これにより作動可能にされたノード充電トランジスタのゲートを予充電することによって印加されたタイミングパルスに対するその応答時間を短縮し、そして、前記ノード充電トランジスタのゲート／ソース間およびゲート／ドレイン間にそれぞれかなり大きい分布キャパシタンスが有るにも拘わらず、それによって前記パルス論理回路が操作される最大速度を増加し、前記タイミングパルスの前記ステージヘの印加に先立って前記ステージをアーミングするために前記ステージへ少なくとも１つのアーミングパルスを供給するための第３手段と、を有することを特徴とする請求項９記載のパルス幅ゼネレータ。
１１．前記Ｐステージの各々の前記ノード充電トランジスタの前記ソースが前記Ｐステージを相互接続する共通ノードに接続され、前記Ｐステージの各々の前記負荷キャパシタンスが前記ノード充電トランジスタの前記ドレインに接続され、前記タイミングパルスがＰに等しい複数の異なる位相において継続的に所定の順序で発生し、前記第２の手段は前記の異なるＰ位相のうちの各々の１つの個別順序位相において発生するタイミングパルスを順序的な位置に対応する前記の順序配置されたＰステージのうちの１つの前記直列接続された負荷キャパシタンスを介して前記ノード充電トランジスタのドレインに印加し、更に前記第１の手段は前記第１のデータ制御された手段と並列接続された少なくとも１つの第２のデータ制御された手段を備え、これによって前記パルス論理回路の出力パルスが前記データ入力の少なくとも２Ｐ幅のうちの任意の１つを持つことが可能であることを特徴とする請求項１０記載の回路。
１２．更に前記ノードの電圧変化に応答して前記バーニヤ回路の出力パルス幅を制御するために前記ノードに応答可能なプルダウントランジスタを備えることを特徴とする請求項１１記載の回路。
１３．選定されたステージに２つのアーミングパルスを供給するための２つの前記第３手段および２つの前記ノードを有し、前記アーミングパルスのうちの１つが１組のＰ／２ステージをアームし、いま一方の１つが他の１組のＰ／２ステージをアームすることを特徴とする請求項１２記載の回路。
１４．前記２つのノードに個々に応答可能な２つの前記プルダウントランジスタを有することを特徴とする請求項１３記載の回路。
１５．前記のデータ制御され並列配列された３つの手段を有することを特徴とする請求項１１記載の回路。
１６．選定されたステージに２つのアーミングパルスを供給するための２つの前記第３手段および２つの前記ノードを有し、前記アーミングパルスのうちの１つが１組のＰ／２ステージをアームし、いま一方の１つが他の１組のＰ／２ステージをアームすることを特徴とする請求項１５記載の回路。
１７．前記２つのノードに個々に応答可能な２つの前記プルダウントランジスタを有することを特徴とする請求項１６記載の回路。