JPH05500442A - Ｈｄ―ｍａｃテレビジョンデコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＨＤ−ＭＭＣテレビジョンデコーダ 主粟上二且且立！ 本発明は、高精細度テレビジョンシステム、特にニーリカ（Ｅｕｒｅｋａ　：Ｅ ｕｒｏｐｅａｎ　ｃｏｏｐｅｒａｔｉｏｎ　ｐｒｏｇｒａｍ　）で採用されてい るＨＤＭＭＣシステムに関するものである。

従叉坐肢± 欧州特許出願公開筒０．３３０．２７９号明細書（ＰＨＦ８８５０７）　テハ、 帯域幅低減エンコーダを伝送エンドに具え、対応するデコーダを受信エンドに具 えているこのＨＤＭＡＣシステムの幾つかの態様が記載されている。

ニーリカＨＤＭＡＣシステムでは、信号源（カメラ）が、１２５ｏライン、５０ Ｈ２、フィールド速度、２：１飛び越し信号を供給し、６２５ライン５０Ｈｚ、 ２：１信号が伝送される。伝送されるビデオ信号には、デジタル信号が伴い、ビ デオ信号処理システムの制御及びタイミングに関する付加的な情報を提供する。

このようなシステムを、デジタル・アシステイト・テレビジョン（ＤＡＴＶ）と 称する。

欧州特許出願公開筒０．３３０．２７９号明細書の図９及び１１に記載されてい るように、ＨＤＭＡＣデコーダでは、幾つかの受信フィールドからのサンプルを 合成し、表示フィールドに内挿を行う。

欧州特許出願公開筒０．３３０，２７９号明細書では、これらのサンプルを供給 するのにＨＤＭＡＣデコーダで必要とされるフィールドメモリの数については、 言及していないが、１９８９年６月１０日に出願された非公開フランス国特許出 願８９．１３．０９１では、少な（とも６個のフィールドメモリが必要とされ、 結果として高価な物となってしまうＨＤＭＡＣデコーダが、記載されている。

ｌＩ＜”°　しよ゛と　る１ 本発明の第１の目的は、さほど高価ではないＨＤＭＡＣデコーダを提供せんとす るにある。

本発明の第２の目的は、複雑さを制限し実用的なインタフェースを具えている最 小数の種々のブロックを用いたＨＤＭＭＣシステムのデコーダ装置を提供せんと するにある。

本発明の第３の目的は、見る者の最終的な画像に対する満足度を減少させること なしに、フィールドメモリの数及びラインメモリの数を減少させることにある。

本発明の第４の目的は、標準受信テレビジョン信号のフォーマットを変更して、 アスペクト比を減少させるデコーダ装置を提供せんとするにある。

光凱至Ｍ玉 本発明によるデコーダ装置は、各々関連するサンプリングパターンを有する複数 の符号化モードの中から選択された１個の符号化モードに従って各々符号化され る、複数の隣接ブロックに分割される入力信号を符号化するデコーダ装置であっ て、該デコーダ装置が：前記入力信号を受信し、現在のフィールド及び先行する フィールドからのサンプルを供給するための入力手段と；該入力手段に結合され 、第１サンプリングパターンに従ってサンプリングされるブロックからのサンプ ルを処理するための第１デコーディング手段と；第２サンプリングパターンに従 ってサンプリングされる複数の時間的に連続するブロックからのサンプルを必要 とする第２デコーディング手段と；選択的に前記入力手段又は前記第１デコーデ ィング手段を、前記第２デコーディング手段に結合させ、前記必要なサンプルを 前記第２デコーディング手段に供給するためのセレクタ手段とを具えていること を特徴とする。

デコーダ装置は、合成垂直内挿兼輪郭補正手段も具え、処理されるべきサンプル に重み定数適用して、両機能を発揮させる。

更に本発明による多目的集積回路は、・制御入力端子と；・。

複数のデータ入力端子と；・複数のデータ出力端子と；・複数の処理回路と；・ 複数の相互接続可能な遅延部材と；・前記遅延部材を互いに接続し、選択遅延を 形成するともに、セレクタ制御信号に応答して、少なくとも部分的に前記選択遅 延を前記処理回路に接続するための制御可能セレクタ手段と；・前記制御入力端 子に接続され、該制御入力端子に供給されるチップ制御信号に応答して、前記セ レクタ制御信号を供給するための、外部からロードされるルックアップテーブル 手段と；・前記処理手段と前記データ出力端子とに接続され、前記データ入力端 子に供給されるデータに応答して、処理されたサンプルを有する出力サンプルを 供給するための出力手段とを具えていることを特徴とする。

本発明によるデコーダ装置は更に、入力信号を受信するための入力手段と；前記 入力信号を受信するとともに、第１メモリ出力端子に１回遅延信号を供給するた めの第１メモリ手段と；連続する所定の時間間隔の中の１つおきの時間間隔にお いてのみ、前記１回遅延信号を受信できるようにするための第２メモリ手段と； 前記連続する時間間隔の中の残りの時間間隔においてのみ、前記１回遅延信号を 受信できるようにするための第３メモリ手段と；前記第１、第２及び第３メモリ 手段に結合され、１回遅延信号、２回遅延信号及び３回遅延信号から成る出力信 号を並列的に供給するための出力手段とを具えていることを特徴とする。

以下図面を参照して実施例を詳細に説明する。

■血夏国垂笠説里 図１ａは、本発明による８０ＭＭＣデコーダの輝度内挿部を示す略図である。

図１ｂは、本発明による８０ＭＭＣデコーダのクロミナンス内挿部を示す略図で ある。

図１０は、ニーリカＨＤＭＡＣシステムの３個の処理ブランチに対応するサンプ リングパターンを示す図である。

図２Ａ−Ｄは、本発明による８０ＭＭＣデコーダにおいて、８０ＲＩＳモード内 挿の入力サンプルを得る方法を示す図である。

図３は、４０ｍ５モード動き補償内挿ブランチの第１の例を示すブロック図であ る。

図４は、より少ないラインメモリを有する４０ｍ５モード動き補償内挿ブランチ の第２の例を示す図である。

図５は、図３に示すフィルタと、図４に示すフィルタとのフィルタ特性の相違を 示す図である。

図６は、４０ｍ５モード動き補償内挿ブランチの第３の例を示すブロック図であ る。

図７は、４０ｍ５モード動き補償内挿ブランチの第４の例を示すブロック図であ る。

図８は、４０ＩＩＩｓモード動き補償内挿ブランチの第５の例を示すブロック図 である。

図９は、本発明によるフレキシブルフィルタブロックを示す内部ブロック図であ る。

図１０ａは、本発明によるデコーダ装置のデータインタフェースを示すブロック 図である。

図１０ｂは、制御インタフェースを示すブロック図である。

図１１は、４０ｍ５モード動き補償内挿に関し、図１０ａの部分を更に詳細に示 す図である。

図１２は、４０ｍ５モード内挿出力サンプル及び２０又は８０ｍ５モード内挿入 力サンプルの多重化に関し、図１０ａの部分を更に詳細に示す図である。

図１３は、２０ｍ５及び８０ｍ５モード内挿に関し、図１０ａの部分を更に詳細 に示す図である。

図１４は、水平クロミナンス内挿に関し、図１０ａの部分を更に詳細に示す図で ある。

図１５は、８０ｍ５モードクロミナンスサンプルの内挿を示す略図である。

図１６は、垂直クロミナンス内挿に関し、図１０ａの部分を更に詳細に示す図で ある。

図１７は、４：３アスペクト比入力信号の増大変換を行うための、本発明による 水平輝度増大変換フィルタの周波数応答を示す図である。

図１８．１９及び２０はそれぞれ、輝度増大変換モードで動作するように構成さ れた場合の、図１１．１２及び１３の部分を示す図である。

図２１は、１６：９アスペクト比入力信号の増大変換を行うための、本発明によ る水平輝度増大変換フィルタの周波数応答を示す図である。

図２２は、４：３アスペクト比入力信号の増大変換を行うための、本発明による 水平クロミナンス増大変換フィルタの周波数応答を示す図である。

図２３は、クロミナンス増大変換モード動作するように構成された場合の、図１ ４及び１６の部分をそれぞれ示す図である。

図２４は、１６：９アスペクト比入力信号の増大変換を行うための、本発明によ る水平クロミナンス増大変換フィルタの周波数応答を示す図である。

本発明ＨＤ　−ＭＡＣデコーダの全体ブロック図を輝度信号成分及びクロミナン ス信号成分に対しそれぞれ図１ａ及び１ｂに示す。デコーダが受信する信号は、 送信側において走査画像（カメラ）信号を各々画像の動きの量に応じた固有のサ ンプリングパーンを有する３つの処理回路内で帯域幅低減処理して符号化したも のである。このような符号化システムの詳細な説明は例えば欧州特許出願（ＥＰ −Ａ）第０３２２９６５号（特開平１−２３０８７７）に見られる。簡単に説明 すると、３つの別個の処理通路はそれぞれ２０ｍ５．４０ｍ５及び８０ｍ５の画 像更新レートと関連する。最低の時間解像度（８０ｍｓ　）が最高の空間解像度 と関連し、その逆に最高の時間解像度が最低の空間解像度と関連するため、処理 された信号は走査画像（カメラ）信号より狭い帯域幅を有し、限られた帯域幅の チャネルで記録し伝送するのに好適であると共に現在使われているＭＡＣレシー バ並びに新型のＨＤＴＶレシーバにより受信処理するのに好適である。

もっと詳しく説明すると、静止又は極めて遅い動きモードではフィールドレート は１２．５Ｈｚであり、基本インターバルは８０ＩＩｌｓである。もう少し速い 動きの場合には、フィールドレートは２５Ｈ２であり、基本インターバルは４０ ｍ５であり、高速動きモードではフィールドレートは５０Ｈｚであり、基本イン ターバルは２０ｍ５である。これらの定数はニーリカにより選択されたＨＤ　− ＭＡＣ方式に適切なものである。他の方式には他の時間及び空間インターバルが 適切となる。

説明の便宜のために、これら基本インターバルと関連するサンプリングパターン を図ＩＣに示しである。画像はエンコーダで１６　Ｘ　１６画素の画像ブロック に分割される点に注意されたい。各画像更新レートにおけるブロックの一部分を 示しである。Ｘは伝送すべきサンプルを示し、点は伝送しないサンプルを示し、 １．２，３．４は各サンプルを伝送すべきフィールドの番号を示す。

図１０のＡ’、Ｂ’に示す８０ｍ５ブランチではサブサンプリングは連続する４ フィールド単位で行なわれる。フィールドｌ。

２．３又は４で伝送すべきサンプルは入力フィールドシーケンス内の対応するフ ィールドから取り出される。

２０ｍ５ブランチ（図ＩＣのＥ′及びＦＭは８０ｍ５パターンの最初の２フイー ルドと同一のサブサンプリングパターンを有する。

このブランチは最高時間解像度及び最低空間解像度を表わす。

４０ｍ５ブランチ（図１０のＣ′及びＤ’）の処理は幾分複雑である。サンプル は交互のカメラフィールドのみから取り出される。図１０のＤ′に示すように、 第１カメラ入カフイールドからのサンプルが第１及び第２伝送フイールド中に伝 送される。ＨＤＴＶデコーダは受信サンプルを１つのフィールドに再合成する。

第２人カフイールドはエンコーダで抑圧される。次に第３人カフイールドがＣ′ に示すようにサブサンプリングされ、第３及び第４伝送フイールド中に伝送され る（Ｄ’の“°１′及び“２”を“３′°及び°“４゛に変えたものに対応する ）。後者の２フイールドもデコーダで再合成される。次にこれらの２つの再構成 フィールドを用いて抑圧された第２フイールドを既知の技術に従って動き補償し て内挿する。

上述したどのブランチでも伝送されないサンプルは受信側で内挿する。

上述したように、この符号化システムは既知であり、詳細は刊行物、例えば欧州 特許出願（ＥＰ−Ａ）公開第０３２２９５６号明細書を参照されたい。

更に、ＥＰ−Ａ　０３２２９５６号に論じられているように、コンパチブルフィ ールド順にデコーダに受信されるサンプリングパターンのシーケンスは下表に示 す５つの“′ルート′”に制限される。

１フィールド当りの伝送ライン数を減少させると共にライン長を増大さセて伝送 標準に適応させ、慣例のＭＡＣレシーバにより処理し得るようにする必要がある 場合にはラインシャフリングが行なわれる点にも注意されたい。例えば、図１０ のパターンＢ′において、ライン３の“１″”で示すサンプルがラインシャフリ ング後に第１フイールドのラインｌ上の“３゛°で示す位置を占めるようにする 。同様に、偶数フィールドに対してはラインの“２”サンプルがライン２で伝送 されるようにする。ラインシャフリングは４０ｍ５ブランチでは必要ない。

上述した伝送又は記録信号の輝度成分は受信機のヘッドエンドで受信され適当に 処理された後に図１ａに示す輝度デコーダの入力端子１に供給される。この信号 は１つのフィールドメモリＦＭＩを具える時間フィールド８に供給される。欧州 特許出願（ＢＰ−Ａ）第０３３０２７９号（特開平１−２８８１８７号）の図１ ８ａ〜２３につき述べられているように、通常解像度のＭＭＣレシーバに表示さ れるＨＤ　−ＭＡＣ信号の画質を改善するために、ＨＤ　−ＭＡＣエンコーダに より出力される４０ｍ５モードブロツクは伝送又は記録前に時間フィルタリング される。時間フィルタ８はエンコーダ側で与えられた時間フィルタリングを補償 する逆時間フィルタリングを行なう。この逆フィルタリングはＥＰ　−Ａ　０３ ３０２７９号に詳細に記載されているので、これ以上の説明は省略する。しがし 、本発明の特徴によれば、時間フィルタ８内に存在するフィールドメモリＦＭＩ をＨＤ−ＭＡＣ復号化に必要とされるいくつかのフィールド遅延の１つとして有 利に使用し、１つのフィールドメモリを節約する。これがため、時間フィルタ８ はその出力端子に遅延された信号と遅延されてない信号の双方を出力する。

時間フィルタ８により出力される信号はデシャフラ段１０においてラインデルジ ャリングを受ける。このデシャフリング処理はデシャフラ段１０の制御入力端子 １１に供給されるＤＡＴＶ信号の制御の下で行なわれる。種々の制御入力は本発 明の理解に重要でないのでそれらの入力端子は省略するか図に略図示するにとど めた。デシャフルされた信号は本例では２つのフィールド遅延メモリＦＭ２及び ＦＭ３を含むフィールド遅延段１２に供給される。高データ速度に適応するよう にしたこれらフィールドメモリの特定の相互接続については図１０につき後に説 明する。斯くして互に１フィールド期間づつ遅れた４つの信号が得られる。

フィールド遅延段１２から得られたこれら４つの信号はサブサンプルパターンコ ンバータ１４に供給される。受信される各サブサンプリングパターンは小サイズ （例えば１６　Ｘ　１６）の画素ブロックと関連するため、受信信号は異なるサ ンプリングパターンのブロックと隣接する多数のサンプリングブロックを有する 。

内挿器は所定のブロックにエツジ位置を内挿するために隣接ブロック内のサンプ ルを必要とするため、サブサンプルパターンコンバータＩ４は各入力ブロックの サンプリングパターンを８０ｍ５及び４０ｍ５サンプリングパターンの両方に変 換する。もっと詳しく言うと、第１及び第２伝送フイールドの再合成フィールド （即ち第１カメラフイールド）と関連するサブサンプリングパターンを有するフ ィールドＡがライン５ｓ４０Ａに供給されると共に第３及び第４伝送フイールド の再合成フィールド（即ち第３カメラフイールド）と関連するサブサンプリング パターンを有するフィールドＣがライン５ｓ４０ｃに出力され、それぞれ別々の ４０ｍ５モ一ド内挿器段１６及び１８に供給され、ここでこれらフィールドに非 線形内挿及び垂直輪郭補正が施こされる。偶数（Ｅ）及び奇数（０）サンプルが 段１６及び１８の出力端子４０Ａ−０，４０Ａ−Ｅ及び４０Ｃ−０，４０Ｃ−Ｅ に出力される。

動き補償付きフィールド内挿がＡ及びＣブランチからのデータを用いて行なわれ る。この目的のために、段２０及び２２がそれぞれ段１６及び１８からのサンプ ルを、ディジタル支援ＤＡＴＶ信号から取り出された動きベクトル（入力端子２ ０ａに供給されるう及びブランチ決定信号（入力端子２０ｂに供給される）に応 じて遅延させる。段２０及び２２からの出力はそれぞれ利得選択段２４及び２６ に供給される。偶数フィールド値が段２０及び２２の出力端子に得られる時間中 は２４及び２６の利得が両方とも０．５に調整される。

動き補償が行なわれない奇数フィールド中は段２４の利得が１に切り換えられる と共に段２６の利得がＯに調整される。利得は画素ごとに同様に調整されて図２ につき後述する改善が実現され、これは３つのフィールドメモリを使用するだけ である。′Ａ“ブランチ及び°°Ｃ°°ブランチからの出力が加算器２７で合成 される。４０ｍ５モードサブサンプリングパターンからの再構成）ＩＤＴＶ輝度 信号を含む加算器２７の出力がセレクタ段３０の第１入力端子対（４０）に供給 される。

セレクタ段３０は遅延段３２を経てサブサンプルパターンコンバータ１４の５ｓ ８０　Ｉ及び５ｓ８０　Ｕ出力端子に接続された第２入力端子対４０を有する。

第１及び第２入力端子対の何れか一方がセレクタ３０の出力端子対（３０ｂ、　 ３０Ｃ）に、入力端子３０ａに供給されるＤＡＴＶブランチ決定信号の制御の下 で接続される。ＥＰ　−Ａ　０３３０２７９号の図１１につき説明されているよ うに、セレクタ３０は現処理ブロックが４０ｍ５モードブロツクであるとき入力 端子４０を選択して４０ｍ５モード内挿器により供給される最良の使用可能サン プルを２０１Ｗｓ及び８０ｍ５モード内神器に供給する。ＥＰ　−Ａ　０３３０ ２７９号には、更に、そのデコーダ内のセレクタ３０は現処理ブロックが２０ｍ ５又ハ８０ｍ５モードブロックであるとき入力端子面を選択することが記載され ており、これは、この場合には２０ｍ５及び８抛Ｓモード内挿器に対し最良の使 用可能サンプルはサブサンプルパターンコンバータ１４により供給されるためで ある。

しかし、ＥＰ　−Ａ　０３２２９５６号から既知のように、完全な８０ｍ５モー ド内挿を実行するには連続する４つの８０１１Ｉｓモードブロツクからの情報が 必要とされる本発明のデコーダはたった３つのフィールドメモリを有するだけで あるから、８０ｍ５モートルートに非８０ｍ５モートルートが前置又は後置され る所定のモード遷移時にはこの情報を得ることができない。本発明の原理によれ ば、デコーダがたった３つのフィールドメモリを有するだけとするために、８０ ｍ５モード内挿に必要とされるサンプルがサブサンプルコンバータ１４により供 給されないときでもセレクタ３０がその入力端子４０を選択するようにする。上 述の実行の詳細については第２図を参照して後に説明する。

ライン３４ａ及び３４ｂに存在するサブサンプルパターン８０■及び８０■は残 りの欠除サンプルの内挿のために並列にそれぞれ２０ｍ５内挿段３６及び８０Ｉ ｌｌｓ内挿段３８に供給される。

こうして完全に内挿されたフィールドが段２７．３６及び３８の出力端子にそれ ぞれ得られる。加算器２７の出力は段３０．３６及び３８の遅延を補償する遅延 段４１を経て最終セレクタ段４２の第１入力端子対に供給される。内挿器３６及 び３８の出力はセレクタ４２の第２及び第３入力端子対に供給される。セレクタ ４２はＤＡＴＶ信号４２ａの制御の下で動作する。段４２の出力は１２５０ライ ン、５０Ｈ２，２：ＩＨＤＴＶ信号である。

なお、図１ａ内の各日ｏｙａｓ人力線は１対の人力線を表わす（８０ｍ５内挿器 には４つの人力値を必要とするため）点に注意されたい。

図１ｂは）１０−　ＭＭＣデコーダの一実施例のクロミナンス内挿部分の構成図 である。入力クロミナンス成分Ｃ−１ｎは補償遅延段８Ｃを経てクロミナンスデ シャフラ（ＤＥＳＨ［ｌＦ　Ｃ）ＩＯＣに供給され、このデシャフラはその入力 端子１１Ｃに供給される制御信号により制御される。デシャフルされたクロミナ ンス信号は３つのフィールドメモリを含むフィールド遅延段に供給される。この 遅延段の入力信号及び３つの遅延された信号がクロミナンスサブサンプルパター ンコンバータ（ＳＳＰＣＣ）１４Ｇに供給され、このコンバータは、これら信号 に基づいて、２０ｍ５モードブロツク用のクロミナンス内挿器３６Ｃ，４０ｍ５ モードブロツク用のクロミナンス内挿器３７Ｃ及び８０ｍ５モードブロツク用の クロミナンス内挿器３８Ｃに必要とされるサンプル５Ｓ２０．５Ｓ４０及び５Ｓ ８０を出力する。これら内挿段３６Ｇ、　３７Ｇ、　３８Ｃにより出力される■ 及びＵ成分２０Ｖ／Ｕ。

４０Ｖ／Ｕ及び８０Ｖ／［１はブランチ決定信号ＢＤにより制御されるセレクタ ４２Ｖ及び４２Ｕにより多重される。ＭＡＣ伝送標準によればＵ及びＶ成分はラ インごとに交互に伝送されるので、ブランチ決定信号ＢＤはＶ成分セレクタ４２ に供給される前に遅延段４３Ｖ内で６４μｓだけ遅延される。最後に、多重され たＶ及びＵ信号を飽和改善段４４ν及び４４Ｕが処理して■及びＵ出力信号をそ れぞれＶ　ｏｕｔ端子及びＵ−ｏｕｔ端子に出力する。

上述したように、本発明のデコーダは輝度部分にたった３つのフィールドメモリ を含むだけである。

これは、これまで追加のフィールドメモリの出力端子から取り出していた８０ｍ ５モード内挿器３８の入力端子に必要とされるサンプルを４０ｍ５モード内挿器 の出力から得られるようにすることによってもたらされる。このためには、４０ ｍ５モード内挿器の出力端子を８０ｍ５モード内挿器３８の入力端子に、前述し たＥＰ−ＡＯ３３０２７９号の既知のデコーダの場合のように４０ｍ５モードイ ンターバル内の該当瞬時中に接続するのみならず、２０／８０ｍ５モードインタ ーバル内の該当瞬時中も接続するようにセレクタスイッチ３０を制御する必要が ある。４０ｍ５内挿モードの若干の調整も必要になる。

上述の動作を図２に全ての該当瞬時、即ち省略したフィールドメモリからの出力 が８０ｍ５モード内挿器３８に必要とされる瞬時について示しである。フィール ドメモリの直列配置は機能的に表わしたものである点に注意されたい。３つのフ ィールドメモリの好適な相互接続は図１０につき後に述べる。

図２Ａ、　２Ｂ、　２Ｃ及び２Ｄに示す回路は全て縦続接続の３つのフィールド メモリ２０２．２０４及び２０６から成る。入力端子２００及びメモリ２０２． ２０４及び２０６の出力がサブサンプルパターンコンバータ１４　（図１ａ）の ４０１１＋ｓモ一ド部分２０８（以後５ＳＰＣ２０Ｂと記す）のそれぞれの入力 端子に供給されると共に後述するように８抛Ｓモード内挿器３８の対応する入力 端子に供給される。５ＳＰＣ２０８の出力端子は４０Ａ内挿器２１０（図１ａの 内挿器段１６及び２０を表わす）の入力端子に接続され、この内挿器の出力端子 が内挿器３８の残りの入力端子に接続される。

図２Ａに示す場合は、端子２００の現入力フィールドが８０ｍ５モードフイール ドシーケンスの第３フイールドＦ３である瞬時である。第１及び第２フィールド 遅延段２０２及び２０４後に得られる値はそれぞれ第２　（Ｆ２）及び第１　（ Ｆｌ）８０ｍｓモードフィールドからの値である。このフィールドシーケンス内 の第１フイールド前のフィールドは２０ｍ５モード又は４０ｍ５モードフイール ド（８０で示す）であったものとする。図１０のＢ′を参照すると、８０ｍ５モ ード内挿器には８０ｎ＋ｓモードのフィールド４からの値が必要とされることが わかる。図２Ａではこれらの値が内挿器２１０により供給される。もっと詳しく 言うと、図２Ａに示すように、サンプルｅ７（図１ｃ）が内挿器３８の第１入力 端子に供給される場合、サンプルｆ６及びｅ５が第２及び第３入力端子にそれぞ れ供給される。４゜ｌ１ｌｓモード５ＳＰＣ２０８及び内挿器２１０がサンプル ｅ７．　Ｆ６及びｅ５がらサンプルｆ８を内挿する。

図２Ｂの瞬時では、図２への状態と鏡面対称の状態が生ずる。即ち現フィールド は８０ｍ５モードパターン以外のサンプルパターン８０を有し、フィールド遅延 段２０２．２０４．２０６の出力が８０ｎＩｓモードシーケンスの第４　（Ｆ４ ）、第３　（Ｆ３）及び第２　（Ｆ２）フィールドからのサンプルを有する。従 って、この瞬時にはサンプルｆ６．　ｅ７及びＦ８が８０ｍ５モード内挿器３８ の３つの入力端子に得られ、第４の入力サンプルが４０Ａ内挿器により供給され る。

図２０及び２Ｄでは、フィールド遅延段２０４及び２０６の出力はそれぞれ８０ ｍ５モードシーケンスの第４　（Ｆ４）及び第３　（Ｆ３）フィールドである。

図２０では入力端子２００のサンプルは２０ｍ５モードシーケンスの第２フイー ルド２０−　Ｆ２からのサンプルであり、従ってフィールド遅延段２０２の出力 端子のサンプルはこのシーケンスの第１フィールド２Ｏ−Ｆｌからのサンプルで ある。図２Ｄでも同様であるが、入力端子２００及びフィールドメモリ２０２の 出力端子のサンプルは４０ｍ５モードフイールド４０−　Ｆ２及び４Ｏ−Ｆｌか らの４０ｍ５モードサンプルである。何れの場合にもサンプルｆ６及びｅ５は入 力８０ｍ５モードパターンから得られない。図２０の場合には、これらサンプル は２０ｍ５モードフイールドから得られる（図１０参照）。

しかし、２０ｍ５モードブランチは高速動きブランチであるが、８０ｍ５モード ブランチは低速又は無動きと関連するものである。これがため、得られる２０ｍ ５モードサンプルは４０ｍ５モード５ＳＰＣ２０８及び内挿器２１０の処理を施 すのが好ましい。これにより８０７３モード内挿器用に一層好適な低域通過フィ ルタ処理された値が得られる。他方、図２Ｄに示す瞬時では、４０ｉｓモードフ イールド１及び２からのサンプルが得られる。これらサンプルは直接４０ｍ５モ ード内挿器２１０に供給され、この内挿器が８５サンプルを通すと共にｆ６サン プルを計算する。次いでこれらサンプルの両方が８０ｍ５モード内挿器３８に供 給される。

以上、輝度ブランチ内の８０ｍ５モード内挿器に必要なサンプルを発生するのに 全部である３つのフィールドメモリで十分であることを明瞭に示した。クロミナ ンスブランチ（図１ｂ）に対しても同様である。

更に、本発明では４０ｍ５モード動き補償内挿器に種々の変更を加える。これら 変更について以下に説明する。

図３は図１ａの動き補償４０ｍ５モード内挿器のＡブランチ１６．２０の一実施 例の詳細ブロック図である。このブランチはラインメモリ（Ｌ）３０２ａ及び３ ０２ｂを有するミディアン内挿器（ＭＩ）３００を具える。フィルタ３００の出 力端子の偶数サンプル（Ｅ）はラインメモリ３０４ａ及び３４ｂを有する垂直輪 郭補正回路（ＶＣＣ）　３０３に供給され、奇数サンプル（０）はラインメモリ ３０６ａ及び３０６ｂを有するｖＣＣ３０５ニ供給される。ＶＣＣ３０３，３０ ５ノ係数は（−１１０−１）である。ＶＣＣ３０３及び３０５の出力は別々のラ インメモリバンク３０８ａ−ｉ及び３１０ａ−ｉに供給される。スイッチ３０７ 及び３０９は垂直動きベクトル成分の制御の下でこれらラインメモリパンクから 適正な出力サンプルを垂直内挿器３１１及び３１３にそれぞれ選択する。セレク タスイッチ３０７．３０９は更に水平遅延線（ＨＤＥＬ）を含み、動き補償内挿 の水平部分を既知のように実行する。

公知のように、垂直動きベクトル成分は内挿画素を現在内挿中のラインの何ライ ン上又は下のラインから取り出すべきかを示す。動きベクトルが偶数のときは、 これが示すラインが画素値を内挿すべきライン（以後偶数ラインという）である 。従って、スイッチマトリクス３０７は、欠除ラインを囲む４つの各現存ライン の画素に対応する４つの関連するライン遅延出力端子を垂直内挿器３１１に接続 してそれぞれ係数（−１，９，９，−１）を乗算する。動きベクトルが奇数のと き、即ち現存するラインを示すときは、垂直内挿器３１１の乗算係数（０，１６ ，Ｏ）　（図示せず）への接続が行なわれ、これは選択された画素値を通過させ ることを意味する。こうして、内挿器３１１は処理された偶数サンプルを出力す る。内挿器３１３が奇数サンプル０を出力する動作は同一であるため、この動作 については記載しない。

このように動き補償内挿器のブランチＡのラインメモリ数は２４であるため、動 き補償内挿器全体（ブランチＡ及びＣ）のラインメモリの総数は４８である。更 に、この動き補償内挿器に並列に、８０／２０ｍ５モードブロックに対する補償 遅延が必要とされ、これには１４個のラインメモリが必要とされる点に注意され たい。

図４に示す実施例では（図３の素子と対応する素子には同一の符号を付しである ）、係数（−１１Ｏ−１）を有する各別の垂直輪郭補正器３０３．３０５と、係 数（−１９９−１）又は（０１６０）を有する各別の垂直内挿器３１１．３１３ との縦続配置を係数（−１５−１）又は（−１１Ｏ−１）を有する各別の垂直フ ィルタ４１０．４１２と置き換えである。偶数ラインの画素に対しては垂直輪郭 補正が内挿フィルタと併合され、これは図４に示す係数（−１５５−１）により 得られる。奇数ラインの画素にたいしては輪郭補正のみが行なわれ、関連する係 数は（−１１０−１）であるが図４には示してない。図４に示す４０ｍ５モード 内挿器では１ブランチ当りのラインメモリの節約は４であり、全体で８で５ある 。更に、８０／２０ｍ５モードブロックに対する補償遅延に必要なラインメモリ が２つ少なくなるので全部で１０個のラインメモリの節約が得られる。

（−１１０−１）ｘ（−１９−１）と（−１５５−１）との垂直周波数応答の差 を図５に示す。

本発明の別の実施例において、ミディアンインタポレータ３００及びラインメモ リ３０８ａ−ｉ、　３１０ａ−ｉの次数を図６に示すように変更する。このミデ ィアンインタポレータは例えば欧州特許出願第３４４．８５４号に記載されてい るように水平補正フィルタを含むことができ、同一の機能的動作を維持するため ステージ６０４に示すように１０回繰り返す必要があるが、ラインメモリについ ては１ブランチ当り９個節約される（６０２ａ−６０２ｋに対して、３０８ａ− ｉ及び３１０ａ−ｉ、図４参照）。

１個のミディアンインタボレータが占めるシリコンｅＭＭは１個のラインメモリ が占めるシリコン領域よりも小さいため、ミディアンインタポレータに対してラ インメモリを交互に使用することによりシリコン領域は全体として節約される。

同様に、交換マトリックス３０７及び３０９を交換マトリックス６０６で置換す る。

表２に示すように、交換マトリックス６０６の機能は、処理されるべき４０ｏ＋ ｓモードブロツクの動きベクトル値に依存する。この表２において、ａ、ｃ、ｅ −−−は隣接する奇数番目のフィールドライン、すなわちライン遅延６０２ａ− −−６０２ｋ　（図６）の出力である。ブランクＡ及びＢのセレクタは互いにミ ラー位置にある。各ミディアンインタボレータは３個の入力ラインを用い、例え ばインタボレータＭ９は入力ラインａ、ｃ、ｅを用い、インタボレータＭ８は入 力ラインｃ、ｅ、ｇを用いる。垂直ベクトル成分が＋６、すなわち偶数の場合ミ ディアンインタポレータＭ９．ＭＳ、Ｍ７．ＭＳの出力にそれぞれ係数−１，５ ，５，−１を乗算する。垂直ベクトル成分が＋５、すなわち奇数の場合、ミディ アンインタポレータＭ８．Ｍ７．ＭＳの出力にはそれぞれ、−１，１０，−１を 乗算する。ドツト（・）は垂直ベクトル値について用いられないミディアンフィ ルタの出力を示す。

ブランチ　垂直ベクトル値　ブランチ ＾　＋６　＋５　＋４　＋３　＋２　＋１　０　−１　−２　−３　−４　−５ 　−６　ＣｃＭ９−１　・　・　・　・　・　・　・　・　・　・　・　・　Ｍ Ｏｕｅｈ８５−１−１　・　・　・　・　・　・　・　・　・　・　？ｌｌ５ｇ Ｍ７　５　１０　５　−１　−１　・　・　・　・　・　・　・　・　Ｍ２　ｑ ｉＭ６−１　−１　５１０　５−１　−１　・・・・・・Ｍ３゜ｋ　ＭＳ　・　 ・　−１−１５１０５−１−１・　・　・　・　Ｍ４　ｍ１Ｍ４　・　・　・　 ・　−１−１５１０５−１−１・　・　ＭＳ　ｋｏＭ３　・・・・・・−１−１ ５１０５−１−５−１−Ｉ　Ｍ２　・　・　・　・　・　・　・　・　−１−１ ５１０５Ｍ７ｇ５　Ｍｌ　・　・　・　・　・　・　・　・　・　・−１４５Ｍ ８ｅｕ　ＭＯ・　・　・　・　・　・　・　・　・　・　・　・　−１Ｍ９ｃ垂 直ベクトル値が±６に等しい場合について垂直内挿アルゴリズムを変更すること によりラインメモリを節約することができる。図７を参照されたい。これらの高 い垂直ベクトル値については内挿係数を（４５−１）から（０４０）に変更する 。ハードウェアをこのアルゴリズムに適合させることにより、４個のミディアン フィルタ（両方のブランチのＭＯ及びＭ９Ｌ４個のラインメモリ　（両方のブラ ンチの６０２ａ及び６０２ｋ）及び８０／２０ｍ５モード補償遅延回路における ２個のラインメモリを節約することができる。性能を鑑みれば、この変更は、変 位が一層大きくなり動き評価の精度が悪くなるとの考えに基づいている。従って 、動き補償されたインタボレータによって正しくない位置に配置されるおそれが ある場合、精細な垂直方向細部を強調することは極めて危険である。これらの変 更とは別に、インタボレータフ０４及びスイッチ７０６は図６のインタボレータ ロ０４及びスイッチ６０６に対応している。

さらに−歩進めて、４＋２個のラインメモリ（補償遅延）を節約すると、同様に 次段のより大きいラインメモリ及びＭＣインタボレータのミディアンフィルタを 省くことになる、図８参照。

従って、垂直方向内挿アルゴリズムも同様に垂直ベクトル値が±４の場合に内挿 係数を（−１５−１）から（０４０）に変更し、垂直ベクトル値が±５の場合に （−１１Ｏ−１）から（０８０）に変更する。垂直ベクトル値が±６の場合、内 挿アルゴリズムは非線形ミディアン内挿から線形内挿に完全に変化する（インタ ボレータフ０４におけるミディアンインタボレータＭ１．　ＭＳの代りにインタ ボレータ８０４において線形インタボレータＬｌ、　Ｌ８を用いる）。

この理由は、線形内挿法においては垂直のアパーチャが一層小さくなるためであ る。交換マトリックス８０６の位置及びステージ４１０．４１２の関連する内挿 係数値を以下に示す。

ブランチ　垂直ベクトル値　ブランチ ＾　＋６　＋５　＋４　＋３　＋２　＋１　０　−１　−２　−３　−４　−５ 　−６　Ｇ２５ｅＬ８８　・　・　・　・　・　・　・　・　・　・　・　・　 Ｌｌ　ｓｇ　Ｍ７　・　８　４　−１　−１　・　・　・　・　・　・　・　・ 　門２ｑ’ｒ　ＭＳ　・　・　４　ｔｏ　５　−１　−１　・　・　・　・　・ 　・　？１３０ｋ　ＭＳ　・　・　・−１５１０５−１−１・　・　・　・Ｍ４ 　ｍ曽Ｍ４　・　・　・　・−１−１５１０５−１・　・　・ＭＳ　ｋ３００Ｍ ３　・　・　・　・　・　・　−１−１５１０４・　・　Ｍ６ｉｑ　Ｍ２　・　 ・　・　・　・　・　・　・−１−１４８・　ＭＹ。

ｓ　Ｌｌ　・　・　・　・　・　・　・　・　・　・　・　・　８　Ｌ８　ｅ表 ３ 両方のブランチのインタボレータは３点内挿を実行する。このアルゴリズムを、 ブランチＡの線形インタボレータＬ８について以下に示す。このインタボレータ は垂直点ｒにおいて情報ｅ及びｇから以下のようにしてサンプルを計算する。

ラインｅの入力サンプル：ｅｌｘ　ｅ３ｘ　ｅ５ｘ　ｅ７ラインｆの出力サンプ ル：・　・　・　・　・　・　・ラインｇの入力サンプル：ｘｇ２　ｘ　ｇ４ｘ 　ｇ６ｘ出力ｆ　（ｎ）＝　（ｅ（ｎ−１）＋ｅ（ｎ＋１）：ｌ　／２＋ｇ（ｎ ）／２　ｎが偶数出力ｆ　（ｎ）＝　（ｇ（ｎ−１）　＋ｇ（ｎ＋１）　）　／ ２＋ｅ（ｎ）／２　ｎが奇数このように変更されたインタボレータのブロック図 は図８に見い出すことができる。ブランチＡのラインメモリの数７個、すなわち 動き補償されたインタボレータ全体について１４個となる。この場合、８０／２ ０ｍ５モード補償遅延に対するラインメモリの数は８個になる。

上述した実施例の可視出力は更に改善することができ、特に高水平周波数成分を 有する画線部分については、高動きベクトル値の場合線形インタボレータＬｌ／ Ｌ８の代わりにハーフミディアンアルゴリズムＭ　’　１／Ｍ　’　８を用いる ことによりさらに改善することができる。この垂直ベクトル値±６についてのア ルゴリズムは、他の垂直ベクトル値について適用される水平補正されたミディア ンインタボレータとはほとんど同一である。尚、内挿のための入力画素が３本の ラインの代りに２本のラインから入力される点においてだけ相異する。この状態 を以下に示す。

Ａにおいて（ラインｇ）　：　ｘ　ｇ２ｘ　ｇ４ｘ　ｇ６ｘ　ｇ８Ｂにおいて（ ラインｅ）　：　ｅｌｘ　ｅ３ｘ　ｅ５ｘ　ｅ７ｘ　→出力部において（ライン ｇ）　：　ｘ　ｇ２ｘ　ｇ４ｘ　ｇ６ｘ　ｇ８純粋な水平出力成分の場合、ハー フミディアンアルゴリズムの出力はフルミディアンの場合と同一になる。一旦、 このハーフミディアン出力が形成されると、この出力は、以下の表４に示すよう に、垂直ベクトル値±４及び±５の場合にも用いることができる。

ブランチ　垂直ベクトル値　ブランチ Ａ　＋６＋５＋４＋３＋２＋１　０−１−２−３−４−５−６　ＣｅＭ′８４− １−１　・　・・　・・　・・　・・　・　Ｈ′１５ｇＭ７　４１０５−１−１ 　・　・・　・・　・・　・　Ｍ２　ｑｉＭ６　・−１５１０５−１−１・・・ ・・・Ｍ３　。

ｋＭ５　・・−１−１５１０５−１−１・・−・Ｍ４　ｒａＩｌ１Ｍ４　・・　 ・・　−１−１５１０５−１−１・　・　Ｍ５　ｋｏＭ３　・・　・・　・・　 −１−１５１０５−１・　Ｍ６　ｉｑ　Ｍ２　・・　・・　・・　・・　−１− １５１０４Ｍ７　ｇｓＭ′１　・・　・・　・・　・・　・・　−１−１４Ｍ′ ８８表４ 一゛コー゛のＩＣ 現行のＩＣ技術では動き補償されたインタボレータを単一のＩＣ上に設置するこ とができないので、この内挿機能は４個のラインメモリをそれぞれ含む４個の同 −ＩＣ上にマツプする。

動き補償されたインタボレータの機能としてライン遅延機能に加えて内挿機能、 可調整水平遅延及び多重化のような別の機能が必要である。これら別の付加的な 機能の制御を自在に行なうため、このＩＣはデコーダの内挿部の残りの部分にお いて必要な残りの内挿機能及び（補償）遅延機能についても適用することができ る。この一般的な目的を処理するＩＣを２次元フィルタ構造（Ｔｗｏ　Ｄｉｍｅ ｎｓｉｏｎａｌ　Ｆｉｌｔｅｒ　５ｔｒｕｃｔｕｒｅ：ＴＤＦＳ）と称すること にする。まず、この処理ＩＣの内部構造について説明することにする。尚、デコ ーダの残りの部分についてのＴＤＦＳ回路の適用上の詳細については後述する。

且益皿路夏規所 図９に示すＴＤＦＳ回路は３個のデータ入力部Ｉｎｌ〜Ｉｎ３及び３個のデータ 出力部ＯＵＴ　１〜ＯＵＴ　３を有し、これらを８ビット幅で２７　ＭＨｚの速 度で制御する。この制御レートは内部クロック周波数である。従属接続させるた め２個のキャリ入力部及び２個のキャリ出力部（図示せず）を付加する。入力側 に７２０画素８ビットで構成した４個のラインメモリＬＭＩ〜ＬＭ４を配置する 。

ラインメモリＬＭ２とＬＭ３との間及びＬＭ３とＬＭ４との間にマルチプレクサ ＭｔｌＸ１及びＭＵＸ２を配置することにより、これらラインメモリを、入力部 ＩＮＩに直列に接続した４個のラインメモリから成る１個のチェーンのように又 は互いに並列した２個のラインメモリチェーンのように形成することができる。

並列に接続する場合、これらの並列チェーンを互いに等しい長さに設定すること ができ、両方のチェーンは２個のラインメモリを含み、一方のチェーン（ＬＭＩ 　−ＬＭ２）は入力部ＩＮＩに結合し、他方のチェーンは入力部ＩＮ２に結合す る。或は、３個のラインメモリ（ＬＭＩ〜ＬＭ３）を結合して１個のチェーンを 構成し、このチェーンを入力部ＩＮＩに結合することも可能である。この場合、 他方のチェーンは入力部ＩＮ３に結合した１個のラインメモリＬＭ４だけを有す る。

ラインメモリの後段に５個のデータ経路（ＳＲＬＬ、　ｌＮＴ１．　ＨＤＥＬｌ ；５ＥＬ２．　ｌＮＴｌ、　ＨＤＥＬ２　；　５ＥＬ３．　ｌＮＴ３．　ＨＤＥ Ｌ３　、５ＥＬ４．　ＨＤＥＬ４　；５ＥＬ５．　ＣＯＭＰ　ＤＥＬ）を形成し 、はじめの４個の経路で内挿を実行することができる。５番目の経路は、他のブ ランチの通常の遅延と同一の遅延（補償遅延ブロックＣＯＭＰ　ＤＥＬによって 形成される）を有するバイパス経路とする。データ経路１〜４の入力側のセレク タブロック５ＥＬＩ〜５ＥＬ４により、各インタボレータｌＮＴｌ〜ＩＮＴ４の ３個のインタボレータ入力部を３個のデータ入力部ＩＮＩ〜ＩＮ３のいずれか１ 個に又は４個のラインメモリＬＭＩ−ＬＭ４の出力部に接続することができる。

ブランチ１〜４のインタボレータｌＮＴｌ〜ＩＮＴ４は、別々にサブサンプルさ れた信号の内挿に必要な別々の内挿モードに設定することができる。線形内挿及 び非線形内挿の両方が可能である。好ましい非線内挿モードは欧州特許出願第１ ９２２９２号から既知のストレートフォワードミディアン内挿及び欧州特許出願 第３４４８５４号から既知の水平フィルタリングが追加されたミディアン内挿を 含んでいる。インタボレータは最大機能及び最小機能を達成するようにも設定す ることができる。このように設定しても３個の入力値の中間値を決定するためい かなる付加的なハードウェアも必要としないが、最大及び最小決定ロジックを設 ける必要がある（欧州特許出願第１９２２９２号参照）。全てのインタボレータ ｌＮＴｌ〜ＩＮＴ４は２個の出力部を有し内挿段５４Ｍバイト／秒のデータ速度 を維持する。各インタボレータｌＮＴｌ〜ＩＮＴ４は通過モードに設定すること ができ、この通過モードの場合インタボレータの両方の出力部のデータは、はじ めの２個のインタボレータ入力部のデータの複製となる。

入力部におけるセレクタにより、インタボレータの３個の入力部は３個のデータ 入力部又は４個のラインメモリ出力部に接続することができる。

インタボレータｌＮＴｌ〜ＩＮＴ４の出力部における調整可能な水平遅延回路Ｈ ＤＥＬＩ〜ＨＤＥＬ４は１〜７のクロック周期範囲を有すると共に動き補償され たインタボレータに必要な水平変位に対して作用するように構成されている。

各インタボレータからの出力は乗算器ブロックＭＯＬにおいて係数範囲一１〜＋ １０の係数を乗算することができる。この係数はインタボレータの両方の出力部 に対して同一である。

バイパス経路からのデータはＮ”　４だけ乗算することができ、ここでＮは０〜 ４の範囲にある。一方、Ｎの最大値は４個のインタボレータ経路の乗算係数に依 存すると共に３以下の各インタボレータ係数について１だけ増大させることがで きる。乗算器の出力（１２ビツト）は、２個のクロススイッチに供給する前に８ 又は９ビツトになるように付加され、縮尺され及び制限される。このクロススイ ッチはＩＣの出力部１及び２の両方のデータ流を切り換えるように作用する。出 力部３の信号は処理されていないが入力信号を遅延させたものである。

且ハ皿路二皿皿 上述したＴＤＦＳ回路は、訂正モードに設定できる場合デコーダ中の種々の位置 に適用することができる。このため、ＴＤＦＳ回路のマルチプレクサ、遅延回路 、インタボレータ及び乗算係数を制御ブロックＣ０ＮＴによって互いに独立して 制御する。

この要求を満足するために必要な制御ビットはＴＤＦＳ回路に並列に供給しない 。この理由は、並列に供給すると多数の制御ピンが必要になるためである。内部 制御ビットの大部分はスタティックであり、垂直帰線消去期間中にだけリフレッ シュする必要がある。水平遅延及びマルチプレクサ係数だけブロック境界におい て２７／８　ＭＨｚのレートで動的に切り換える必要がある。

一方、これら水平遅延及びマルチプレクサ係数は互いに独立して切り換える必要 はない。動き補償された内挿を行なうため、水平遅延回路）ＩＤＥＬＩ〜ＨＤＥ Ｌ４は２個のバンクにおいて制御され、一方のバンクは奇数番目のサンプルにつ いて遅延を行ない、他方のバンクは偶数番目のサンプルについて遅延を行ない、 或は各インタボレータ出力についてそれぞれ遅延を行なう。水平遅延は１〜７個 の画素の範囲にあると共に水平ベクトルの値に依存する。水平動きベクトル成分 は１３個の異なる値をとるだけであるから、異なる１３個の遅延調整値が必要に なるだけである。

従って、水平遅延は４ビツトで制御することができる。外部から供給される４個 の制御ビットを内部で必要な水平遅延パラメータに変換するためには制御ブロッ クＣ０ＮＴに１個のルックアップテーブルを設けるだけで十分である。乗算器係 数は、垂直ベクトル情報により又はブロックベースのブランチ決定信号によって 制御する必要がある。

とり得る乗算係数の組み合せの数は、ＴＤＦＳＩＣ当り約１０個に制限される。

これらの内部的に必要な乗算器制御信号は内部のルックアップテーブルから取り 出す。同様に、この場合４ビツト（１０個の係数の組み合せから１個を選択する ため）をＴＤＦＳ回路に供給する必要がある。両方の外部からロードすることが できるので、各ＴＤＦＳ回路は個々の変換テーブルを有することができる。バイ パス経路及びインタボレータ経路の乗算器は内部カウンタにより画素時間基準に 基いてディゼープルされることができる。

データブロック当たり８ビツトだけ（２７ＭＨｚ／８）が各ＴＤＦＳ回路毎に必 要である。従って、２７ＭＨｚの１個の入力制御信号だけが必要である。

シリアル制御データ入力ブロック５ＣＤ−ＩＮにおける入力制御信号は入力デー タと同相にする必要がある。この制御信号は制御ブロックＣ０ＮＴで遅延され、 ビデオデータ信号と同一に遅延されてシリアル制御データ出力部５ＣＤ−ＯＵＴ に供給される。このスタティックな制御ビットは垂直帰線消去期間中にＴＤＦＳ 回路に供給される。この垂直帰線消去期間中にロードされるべき全てのフリップ フロップ及びＬＵＴＳは、外部から供給される構成イネーブル指令（ＣＦＥ）の 制御のもとて１ビツト幅のシフトレジスタとして構成される。この構成情報用の 入力信号はダイナミック制御（ＳＣＤｉｎ）用の入力信号と同一である。この構 成チェーンの出力部はＳＣＤ出力部５ＣＤ−ＯＵＴに接続する。

ラインメモリの容量はアクティブ　ビデオ　サンプルを記憶するだけ、すなわち 水平帰線消去期間に対応するサンプルを記憶する容量がないため、アクティブサ ンプルの位置を示す水平基準信号をＴＤＦＳ回路の入力部ＨＴＥＦ−ＩＮに供給 する。この信号も、出力部ＨＴＥＦ−ＯＵＴにおける水平信号が出力ビデオデー タと同相になるように制御ブロックＣ０ＮＴに供給する。

ＨＤ−ＭＡＣ−コー゛の− この自在性に優れたＴＤＦＳ回路が入手されると、帯域幅が低減されたＨＤ−Ｍ ＡＣ信号をデコードするために必要な機能の大部分は、このＴＤＦＳ回路により 達成することができる。このデコーダのブロック線図をデータインタフェース及 び制御インタフェースについて図１０ａ及び図１０ｂにそれぞれ示す。サブサン プルパターンコンバータ（ＳＳＰＣ−Ｙ）　１０１４の後段に接続したデコーダ の一部はその全体がＴＤＦＳ回路で構成される。このデコーダの入力部分を再配 置することにより、同一のハードウェアで実行すべき標準入力信号（ＭＡＣ／Ｐ ＡＬ／ＳＥＣＡＭ）は増大変換される。次の文節において、デコーダの種々の動 作モードについて一層詳細に説明する。

図１０に示すように、輝度及びクロミナンスは並列に処理する。

相互の関係は、両方のチャネルの遅延全体を同一とすべきことである。各構成部 分については個別に説明する。

皇度■」匹１号化 図１０ａを参照する。図１０ａにおいて、入力輝度信号Ｙ−ｉｎを第１のフィー ルドメモリＦＭＩを含む時間フィルタ１００８に供給する。メモリへの出力信号 及び人力信号をそれぞれライン■及び■を介して二重デシャッフル回路１０１０ に供給する。第１のフィールドメモリＦＭＩは６４μ秒のライン時間基準で作動 する。二重デシャッフル回路１０１０により、第１のフィールドメモリＦＭＩへ の入力信号及び出力信号は共に３２μ秒のライン時間基準に変換する。この二重 デシャフフル回路１０１０は４個の出力部を有する。

出力ライン■は入力ライン■からの情報を供給し、入力ライン■からの情報は残 りの３個の出力部から供給する。ＨＤ−ＭＡＣ復号化を行なう場合内挿を行なう ためには４個の順次フィールドが必要である。従って、３２μ秒のライン時間基 準で動作する２個の付加的なフィールドメモリＦＭ２．　ＦＭ３が必要になる。

標準ＭＡＣ／ＰＡＬ／ＳＥＣＡＭ信号を増大変換する場合の処理すべきデータ速 度を考慮し、フィールドメモリＦＭ２及びＦＭ３は互いに並列に接続し、これら メモリをデシャッフル回路１０１０の出力ラインに結合する。

このフィールドメモリの形態がＨＤ−ＭＡＣ信号をどのようにして処理するかを 以下に示す時間線図（表５）に示す。この時間線図において、Ｔｎは種々のフィ ールド期間ビデオ情報を示し、■。

Ｖ、ＶＩ及び■は輝度サブサンプルパターンコンバータ１０１４への入力信号で ある。

ｔ（ｍｓ）　０　２０　４０　６０　８０　１００　１２０ｎ＝ＩＶ：　ＴＩ　 Ｔ２　Ｔ３　Ｔ４　Ｔ５　Ｔ６　Ｔ７ｎｌ＝Ｖ：　ＴＩ　Ｔ２　Ｔ３　Ｔ４　Ｔ ５　Ｔ６ＶＩＦＭ２：　ＴＩ　ＴＩ　Ｔ３　Ｔ３　Ｔ５■ＦＭ３：　Ｔ２　Ｔ２ 　Ｔ４　７４ 表５ 上記時間線図より以下のことが容易に理解される。フィールドメモリＦＭ２．　 ＦＭ３は、各書込サイクルの後これらフィールドメモリが２個の順次フィールド 期間中にライン■を介して受信した情報を出力するように制御される。フィール ドメモリＦＭ２０はフィールド時間ｔ＝２０において書き込まれ、この書き込ま れた情報はフィールド期間ｔ＝４０及びｔ＝６０の期間中に出力される。

次の書込サイクルはフィールド期間ｔ＝６０の期間中であり、この情報はフィー ルド期間ｔ＝８０及びｔ＝１００の期間中に出力される。このようにフィールド メモリＦＭ２．　ＦＭ３の書込及び読出制御を行なうことにより、この並列配置 は直列配置のように作動することができ、この並列配置は一層高いデータ速度で 処理することかできる。フィールド期間ｔ＝６０でスタートした場合、ＨＤ−Ｍ ＡＣ復号化に必要な４個の順次フィールドは各フィールド期間中に同時に現われ る。

デシャッフル回路１０１０及びフィールドメモリＭＦ２．　ＭＦ３から１３．５ 　Ｍバイト／秒の４個のデータ流ＩＶ、　Ｖ、　ＶＩ、■が、それぞれ４ビツト の４個のデータラインを介して各々２７ＭＨ２でサブサンプルパータンコンバー タ（ＳＳＰＣＹ）に供給される。ニブルは最下位のニブルを用いて時間的に多重 化される。５ｓｐｃ回路１０１４において入力サブサンプリングパターンは時間 的に４０ｍ５だけ離間した２個の４０ｍ５モードサブサンプリングパターン（Ａ 及びＣ）に変換される。２７Ｍバイト／秒のデータ速度を有するこれら２個の信 号は、８個の８ビツト幅のバスを経て４０Ｉｌｓモードの動き補償されたインタ ボレータの２個の別々のブランチに供給される。さらに、後述するように、５ｓ ｐｃ回路１０１４は、４個の到来データ流を補償ライン遅延を介して８０ｍ５モ ード及び２Ｏｎ＋ｓモードのインタボレータまで通過させる。

５ｓｐｃ回路１０１４の出力部をＴＤＦＳ回路ｂ−ｉに結合して輝度２０／４０ ／８０ｍ５モード信号について内挿及び次の処理を行なう。これらＴＤＦＳ回路 を図１１〜図１３に詳細に示す。

４０ｍ５モード　′−な　た 図１０に示すように、４０ｍ５モード動き補償インタボレータの各ブランチは２ ７のＴＤＦＳ回路を縦続接続することにより、すなわちブランチＣに対しＴＤＦ Ｓｂ、ｄを縦続接続し、ブランチＡに対しＴＤＦＳｃ、　ｅを縦続接続すること により形成する。この実施を更に詳細に示すと図１１の線図のようになり、この 図１１は図９につき説明した種類の４つのＴＤＦＳ回路を示している。しかし、 図１１の簡単化した線図及びＴＤＦＳ回路を示す以後の図では、１つの出力ライ ンのみを以って２つのインタボレータの出力を示している。

図面を簡単にする為に水平遅延線ＨＤＥＬＩ〜ＨＤＥＬ４は図面から省略した。

図９のインクボレータブランチｌＮＴｌ〜Ｉ　ＮＴ４及び補償用の遅延ブランチ ＣＯＭＰ　ＤＥＬの出力端子における図９のマルチプライヤブロックＭＵＬは別 々のマルチプライヤで示しである。図９のＡＤ　＋　５ＣＡＬブロツクは加算器 とこれに続＜１７８の係数のマルチプライヤとを以って記号的に表わしている。

ＴＤＦＳ回路対回路対反びす、ｄは双方共、第１　ＴＤＦＳ回路す、ｃの出力端 子０ＵＴＩ及び０ＵＴ２　（中間結果を生じる）を第２　ＴＤＦＳ回路ｄ、ｅの 入力端子ＩＮ２及びＩＮ３にそれぞれ接続することにより縦続接続されており、 これら第２　ＴＤＦＳ回路ｄ、ｅはこれらの入力端子を、補償用遅延ブランチＣ ＯＭＰ　ＤＥＬを有するこれらの側路ブランチを経て且つ係数８を有するマルチ プライヤＣｂｐを経てそれぞれの第２　ＴＤＦＳ回路ｄ、ｅにおける最終加算器 に導く。第１　ＴＤＦＳ回路す、ｃのラインメモリＬＭＩ〜ＬＭ３は出力端子０ ｔｌＴ３を経てＴＤＦＳ回路ｄ、ｅの入力端子ＩＮＩ及びこれらのラインメモリ ＬＭ４ｂ−ＬＭ７に接続されている。従って実際には、ＴＤＦＳ回路対Ｃ２ｅ及 びす、ｄは並列の２回路として機能し、これらにより図８に示す動き補償された インクボレータブランチに必要な連鎖合計で７個のラインメモリ（その理由はＴ ＤＦＳｂ、　ｃにおけるラインメモリ　ＬＭ４ａ　はＴＤＦＳｄ、　ｅにおける ラインメモリＬＭ４ｂとオーバラップしている為である）或いは８個の可能な垂 直タップを与える。非直線インタボレータＭ２〜Ｍ７は各垂直タップで内挿画素 と中央入力のコピーとを並列に生じる。公称の垂直偏移は４タツプであり、これ により、動き補償インタボレータの４ライン処理遅延を与える。

フ　−ルドの几 ４０ＩＩｌｓモードブロツクに対しては、以下の表６に示す乗算係数０１〜ｃ８ を切換えることにより、適切な垂直輪郭補正（−１１０−１）或いは垂直輪郭補 正と垂直内挿（−１５−１）との合成を有する垂直ベクトル成分に合致した画素 を選択する。この表６においてドツト（・）は零係数：２を表わす。

ブランチ　垂直ベクトル値　ブランチ Ａ　＋６　＋５　＋４　＋３　＋２　＋１　０　−１　−２　−３　−４　−５ 　−６．　ｃｃ８　４　−１　−１　・　・　・　・　・　・　・　・　・　・ 　ｃ１ｃ７４１０５−１−１　・　・　・　・　・　・　・　・　ｃ２ｃ６　・ 　−１５１０５−１−１・　・　・　・　・　・　ｃ３ｃ５　・　・　−１−１ ５１０５−１−１・　・　・　・　ｃ４ｃ４　・　・　・　・　−１−１５１０ ５−１−１・　・　ｃ５ｃ３　・　・　・　・　・　・　−１−１５１Ｏ５−１ ・　ｃ６ｃ２　・　・　・　・　・　・　・　・−１−１５１０４ｃ７ｃｌ　・ 　・　・　・　・　・　・　・　・　・　−１−１４ｃＢ図１１から明らかなよ うに、−置端のタップでは通常のミディアン内挿が可能とならない。その理由は ７個のラインメモリしか用いていない為である。従って、フィルタ肘′及び闘′ は２つのみの入力端子を有するように示しである。インタボレータは前述した表 ４につき説明したように線形又はハーフミディアン内挿のいずれかを行なう。偶 数垂直ベクトルに対しては偶数フィールド画素を必要とする為、依然として垂直 内挿を行なう必要がある。すなわち（−１５−１）の代りに単に（４）を用いる 必要がある。Ｍｌ’及び間′は係数（−１５−１）及び（−１１０−１）を用い ることによりベクトル−４及び−５に対し用いることができる。

水平偏移は、水平ベクトル成分に応じて公称設定値（４画素遅延）から以下の表 のように変化する１〜７画素遅延チェーン（図９のＨＤＥＬＩ〜ＨＤＥＬ４）に より達成する。すなわち、他の交差スイッチにより出力端子０ＵＴＩに奇数サン プルが維持されるようにする。

ブランチ Ａ　＋６　＋５　＋４　＋３　＋２　＋１　０　−１　−２　−３　−４　−５ 　−６ａ　７６６５５４４３３２２１１ ｂ　７７６６５５４４３３２２１ ｘ−ｓｗ　Ｏ１０１０１０１０１０１０ｃ　−６−５−４−３−２−１０＋１　 ＋２　＋３　＋４　＋５　＋にこに、Ｘ−５−“０”は変化させないことを意味 し、Ｘ＝ｓｗ　’１″は０ＵＴＩと０ＵＴ２とを交差切換えすることを意味する 。

ＴＤＦＳｃ、　ｅ及びＴＤＦＳｂ、ｄはこれらが互いに逆の正負符号を有するベ クトルを解明することを除いて４０ｍ５モードブロツクに対し同じ動作をする。

非４０ｍ５モードブロツクの場合単一の垂直（４）内挿に対して係数が設定され る。しかし、奇数画素に対してはＴＤＦＳｂ、ｃの側路ブランチ中のマルチプラ イヤＣ工が０に設定され、これにより４０ｍ５モードの奇数フィールドサンプル のコピーが得られるもこれらの輝度値は８倍により半分になっており、偶数画素 に対しては垂直に内挿された（偶数フィールド）　４０ｍ５モードサンプルが出 力される。これらは以下に説明するようにＴＤＦＳｆ、ｇにおける第２ステップ ８Ｏ−ＳＳＰＣにより後に用いられる４０ｍ５モードの奇数及び偶数フィールド からの画素である。

フィールド几 この場合、ＴＤＦＳ対ｃ、ｅ及びす、ｄの双方ともにモード間の識別を行なわず 、それぞれのＴＤＰＳ対が異なるように機能する。

すなわち、ＴＤＦＳｃ、　ｅは〜１動きベクトルに必要とする線形垂直輪郭補正 （−１１０−１）を有する非線形内挿を行ない、ＴＤＦＳｂ、ｄは０動きベクト ルに必要とする垂直内挿（−１５−１）を行なう。

この場合も、ＴＤＰＳｆ　、　ｇにおける８Ｏ−５ＳＰＣにより後に用いる為の ４０１１１ｓモードの奇数及び偶数フィールド画素の双方が得られる。

双方のＴＤＦＳ対は、それぞれ２７ＭＨｚの２個の出力端子を経て５４ＭＨｚ内 挿データを出力する。すなわち、ＴＤＦＳｄ、ｅの出力端子０ＵＴ１が奇数サン プル（４０−Ａｏｄ／４Ｏ−Ｃｏｄ）を生じ、ＴＤＦＳｄ、ｅの出力端子０ＵＴ ２が偶数サンプル（４０−Ａｅｖ／４Ｏ−Ｃｅｖ）を生じる。

２０／４０／８０ｍ５モートノ度ブ０１図１２に示すＴＤＦＳｆ　、　ｇは、図 １Ｏの５ｓｐｃ回路１０１４から到来するサブサンプリングパターン５ＳＰＣ− １ｏｄ及び５ＳＰＣ４Ｉｅｖを有する８ｏ及び２０ｍ５ブロツクと、動き補償イ ンタボレータの双方のブランチ４０−Ａ、’　４０−Ｃからの４０ｍ５ブロツク とのＤＡＴＶ制御多重化及び加算を実行するのに用いられる。各ＴＤＦＳは２７ ＭＨｚのビデオデータ流の一方を処理する。すなわち、ＴＤＦＳｇが奇数サンプ ルを処理し、ＴＤＦＳｆが偶数サンプルを処理する。到来する８ｏ及び２０ｍ５ モードブロツクはこれらを４個のラインメモリのチェーンＬＭＩ〜ＬＭ４に通す ことにより４ライン期間だけ遅延され、これらを側路ブランチに通す前に、動き 補償インタボレータの処理遅延を補償する。

ＴＤＦＳｆ、ｇ　も動き補償インタボレータのブランチＡ及びＣがらの４０１１ １ｓモ一ド信号の双方を平均化する作用をする。この平均化の為に更に、強度エ ラーに対する補償をＴＤＦＳｆ、ｇで行なう。ベクトル制御された偏移が完全に 正しくない場合には、（特に空間周波数が高い場合に）４０ｍｓ動き補償インタ ボレータの出力振幅はあまりにも小さくなる。動き補償は偶数フィールド中にの み行なわれる為、このエラーにより高精細度の４０ｍ５モード領域に２５Ｈｚの フリッカ影響を及ぼす。動き補償インタボレータのブランチの出力間の差が大き くなればなる程多くのフリッカが認められるようになる。従って、１／４“ａｂ ｓ（Ａ−Ｃ）に等しい補正信号が公称動き補償インタボレータの出方信号１／２ ′″（Ａ＋Ｃ）に加わる。その結果の出力信号を ６７８′″ｌｌ１ａｘ（Ａ、Ｃ）　＋　２／８”　ｍ１ｎ（Ａ、Ｃ）に書き直す ことができる。ＴＤＦＳｆ、ｇのインタボレータｌＮＴｌはこれらのｍａｘ（Ｓ Ｌ、Ｓ２）動作モードに設定され、インタボレータＩＮＴ２はｎ＋１ｎ（Ｓｌ、 Ｓ２）動作モードに設定され、これらの出力信号に乗算係数ｃｌ＝６／８及びｃ ２＝２／８を与える。この処理は任意的なものであり、４０ｍ５プロ・ンクにの み適用しうるちのであることに注意すべきである。この補正に関する他の詳細に 関しては欧州特許出願第ＥＰ−ＡＯ３９２５７６号明細書を参照しうる。

２０／４０／８０ｍ５モードブロック間のＤＡＴＶ制御多重化はこれらのｍａｘ 及びｍｉｎ４０ｍｓブランチ及び８０ｍ５側路ブランチのそれぞれの乗算係数ｃ ｌ＋　Ｃ２及びＣ５を適切に切換えることにより達成される。欧州特許出願第Ｅ Ｐ−Ａ０，３２２，９５６号明細書から既知のように、完全な８０ＩＩＩｓモー ド内挿を行なうには原理的に４つの順次の８０ｍ５モードブロツクからの情報が 必要となる。本発明によるデコーダは３個のみのフィールドメモリしか有しない 為、この情報はある瞬時的なモード遷移の場合に得ることができない。本発明に よれば、ＴＤＦＳｆ、ｇが４０ｍ５モード内挿路から以下の表に設定したような ミッシングサンプルを挿入することにより８０ｍ５モードブロツクの完全な８０ ＩＩＩｓモードサンプルパターンへの変換をも達成する。これらの場合を図２に 示しである。２つのブランチのマルチプライヤＣ３，Ｃ４を画素毎に切換え、こ れらのインタボレータＩＮＴ３及び［ＮＴ４を通過モード（このモードを図１２ に縦矢印で記号的に示しである）に設定し、４ｏインタボレータ出方を選択する 。

ＴＤＦＳｂ＋−−−１８で形成されたビデオデータの流れは８０ｍ５モードサブ サンプリングパターンを完成させるのに必要な４０＋ｍｓモード奇数及び偶数フ ィールドサンプルをすべて含んでいる。すなわち、奇数フィールドが処理される 場合、ＴＤＦＳｃ、　ｅが４０ｍ５モード奇数フイールドを出力し、ＴＤＦＳｂ 、　ｄが垂直内挿された４ｏモード偶数フイールドを出力する。偶数フィールド が処理される場合、ＴＤＦＳｃ、ｅの出力１が４０ｍ５モード奇数フイールドサ ンプル（強度は半分）を含み、ＴＤＦＳｃ、　ｅの出力２が垂直内挿された偶数 フィールドサンプル　（その強度はＣ３及びＣ４を８に設定することにより補正 される）を生じる。

ｎ８０　８０　８０　８０　奇数　偶数（フィールド４）　ｆ（ＩＮ３）８０　 ８０　８０　ｎ８０　奇数　奇数（フィールド１）　ｇ（ＩＮ２）８０　８０　 ｎ８０　ｎ８０　偶数　奇数／偶数（フィールド１．２）　ｇ／ｆ（ＩＮ２）ｎ ２０　２０　２０　ｎ２０　奇数　奇数／偶数（フィールド３．４）　ｇ／ｆ（ ＩＮ２／３）２０　２０　ｎ２０　ｎ２０　偶数　奇数／偶数（フィールド３． ４）　ｇ／ｆ（ＩＮ２）ここに　、ｎ８０は非８０ｍ５モードブロツクを示し、 ８０は８０ｍ５モードブロツクを示し、ｎ２０は非２０ｍ５モードブロツクを示 し、２０は２抛Ｓモードブロツクを示す。

ＴＤＦＳｆ及びＴＤＰＳｇは多重化された８０／４０／２０ｎｓモード偶数（ｅ ｖ）及び奇数（ｏｄ）サンプルの２７ＭＨｚの流れをそれぞれ出力する。

８０　び２０ｍ５モー゛、ノ ＴＤＦＳｆ　、　ｇからのデータの流れはＴＤＦＳｈ　（図１３）に供給される 。

このＴＤＦＳｈでは、ラインメモリＬＭＩ〜ＬＭ４が並列の２つのチェーンに構 成され、各チェーンが２つのラインメモリより成っている。これによりＴＤＦＳ ｈを実際に２つの等価な部分に分割しており、一方が奇数サンプルを処理し、他 方が偶数サンプルを処理する。到来する８０及び２０ｍ５モードブロツクはミデ ィアンインタポレータＹ８０．　Ｙ２Ｏ−１及びＹ２Ｏ−２により空間的に並列 に内挿され、一方既に内挿された４０ｍ５モード情報は補償用の遅延線ＣＯＭＰ ＤＥＬを有する側路ブランチを経て供給される。第４のインタボレータＩＮＴ４ は用いられず、その乗算係数０４は０である。図１３にも示しであるように、２ つの２０ｍ５モードブロックＹ２Ｏ−１及びＹ２Ｏ−２は２０ｍ５モードブロツ クに対して用いられる。その理由は水平　（１１）内挿も行なう必要がある為で ある。これは２つの異なる２０ｍ５モード内挿を用いることにより達成する。す なわち、これら双方の内挿は同じ２０ｍ５モード内挿結果を生じるも、第２の内 挿（Ｙ２Ｏ−２）は第１の内挿（Ｙ２Ｏ−１）に比べて（図９に示すＨＤＥＬ２ により）１クロック期間だけシフトされている。これらの双方の出力を乗算係数 （４）により平均化すると所望の水平内挿が得られる。マルチプライヤ０１〜ｃ ５は図１３に示すように、ＤＡＴＶデータにより制御される８０．４０．２０ｍ ５モードのそれぞれに対する上、中及び下の倍数値組を用いて制御する。出力端 子０ＵＴＩ及び０ＵＴ２は奇数及び偶数２７ＭＨｚ信号を生じる。

±」ＪＩＬ乙工四ノー ＨＤ−ＭＭＣ信号の、通常の精細度のＭへ〇受像機との両立性を改善する為に、 ＨＤ−ＭＭＣエンコーダにより垂直低域通過濾波を行い、この垂直低域通過ろ波 をＨＤ−ＭＭＣデコーダが行なう必要がないようにする。従って、輝度チャネル における最終工程として、図１３に示すＴＤＦＳｉにより逆の垂直両立性改善ろ 波を行なう。ＴＤＦＳｈからの５４Ｍバイト／ｓデータ流に対処する為に、ＴＤ ＦＳｉを並列の２つの３タツプ線形垂直フイルタとして構成する。ＴＤＦＳ　ｔ におけるインタボレータｌＮＴｌ〜ＩＮＴ４は通過モードに切換える。すなわち 、各インタボレータｌＮＴｌ〜ＩＮＴ４の双方の出力端子が双方の入力端子に供 給される入力サンプルのコピーを生じる　（このことを縦矢印で示す）。又、Ｔ ＤＦＳｉより成る垂直フィルタの転送度を乗算係数０１〜ｃ５により決定する。

このフィルタは６ｄＢの改良（−２１２−２）と３ｄＢの改良（−１１０−１） との間で切換えることができる。図１３に示す乗算係数ｃｌ＝ｃ５の値は６ｄＢ の改良に対応する。

クロミ　ンスＨＤ−１ＩＩＡＣ′９ 本発明によるクロミナンスＨＤ−ＭＭＣデコーダのブロック線図に対し図１０を 再び参照するに、入力クロミナンス信号Ｃ−ｉｎが補償遅延ブロック１００８Ｃ に供給され、これにより輝度処理とクロミナンス処理との間のいかなる処理上の 遅延差をも補償する。遅延されたクロミナンス信号はクロミナンスデシャッフラ （ＤＥＳＨＵＦＣ）　ｌ０ＩＯＣにより３２μｓライン時間領域にデシャッフル される。

このデシャッフラの出力信号は並列に構成したフィールドメモリＦＭ４〜ＦＭ６ に供給される。フィールド時間軸上の関連のタイミングを以下に示す。

ｔ（ｍｓ）：　０　２０　４０　６０　８０　１００　１２０Ｘ　：ＴＩ　Ｔ２ 　Ｔ３　Ｔ４　Ｔ５　Ｔ６　Ｔ７ＸＩ　：　ＴＩ　ＴＩ　ＴＩ　Ｔ４　Ｔ４　Ｔ ４ＸＩＩ　：　Ｔ２　Ｔ２　Ｔ２　Ｔ５　Ｔ５Ｘｌｌｌ：　Ｔ３　Ｔ３　Ｔ３　 Ｔ６ 上記の表から容易に分るように、フィールドメモリＦＭ４〜ＦＭ６は、これらが ３つの順次のフィールド期間中に受ける情報を各書込みサイクル後に出力するよ うに制御される。フィールドメモリＦＭ４にはフィールド期間１＝０中に書込ま れ、情報はフィールド期間ｔ・２０．　ｔ＝４０及びｔ・６０中に出力される。

次の書込みサイクルはフィールド期間ｔ＝６０中に行われ、情報はフィールド期 間ｔ・８０．ｔ・１００及びｔ・１２０中に出力される。フィールドメモリＦＭ ４〜ＦＭ６のこの書込み及び読出し制御により並列回路を直列回路のように動作 させ、しかも並列回路が高データ速度で対処しうるという利点を保っている。フ ィールド期間６０からはＨＤ−ＭＡＣ復号化にとって必要な４つの順次のフィー ルドが各フィールド期間中に同時に得られる。

デシャッフラｌ０ＩＯＣ及びフィールドメモリＦ４〜Ｆ６により出力された６、 ７５Ｍバイト／Ｓの４つのデータ流は１３．５ＭＨｚで４ビット幅のインタフェ ースを介してクロミナンスサブサンプリングパターンコンバータ（ＳＳＰＣＣ） １０１４Ｇに供給される。この５ｓｐｃ回路１０１４ＣはＵ及びＶの双方の関連 サンプルの２０／４０／８０多重を含む１つの２７ＭＨｚデータ流を発生する。

この５ｓｐｃ回路は実際の内挿を行なわず、ミッシングサンプル位置に隣の入力 サンプルを配置するだけである。

ＭＭＣ伝送標準では、クロミナンス成分Ｕ及び■がライン交互に伝送される為、 Ｕ及び■に対する垂直ブロック境界は入力端子で６４μｓだけ位相外れとなる。

従って、クロミナンス５ｓｐｃ回路１０１０４Ｇ　＃：）Ｕ信号において６４μ ｓの遅延を行なう。このようにすることにより、Ｕ及び■に対するブロック境界 はＴＤＦＳ回路ｊ〜ｌより成る縦続接続内挿部分で同相となる。ライン時間軸上 での５ｓｐｃ及び内挿入力のデータフォーマットは以下の通りである。

５ｓｐｃ入カニ＜−−−−−−−−−−−−Ｕブロツクー−一−−−−−−シＵ 及びＶｉａ　ｃ　ｅ　ｇ　ｉ　ｋ　ｍ＜−−−−−−−Ｖブロックー−−−−− −＞５ｓｐｃ出カニ　＜３２　ｇｓ＞ Ｕ　ａｃｅｇｉｋｍ Ｖ　ｅｇｉｋｍｏｑ ここに記号ａ−，ｑはクロミナンスライン信号を示す。

到来信号が８０ｍ５モードで符号化されていると、５ｓｐｃ回路１０１４Ｃは３ ２μｓ当りのクロミナンス成分（Ｕ及び■）当り３６０個のサンプルを出力する 。クロミナンスインクボレータブロックＴＤＦＳｊ〜１では水平方向で１ライン 当りの成分当り７２０個のサンプルに増大交換される。４０ｍ５モ一ド符号化ブ ロックの場合、２ラインのうちの一方のラインのみが１ライン当りの成分当り３ ６０個の有効なサンプルを含んでいる。このデータ流は水平及び垂直の双方の内 挿を行なう必要がある。２０ｍ５モ一ド符号化ブロックに対しても有効情報が１ ライン置きに伝送されるも、１ライン当りの成分当り１８０個のみのサンプルが 適切である。このデータ流では水平方向で４倍、垂直方向で２倍の増大変換を行 なう。

以下に説明する図１４〜１６はＴＤＦＳ回路ｊ〜ｌをより詳細に示している。Ｔ ＤＦＳｊの出力端子は飽和改善回路１０４４Ｃに結合され、この回路が出力Ｕ及 び■成分Ｕ−ｏｕｔ及びシーｏｕｔを生じる。

゛′クロミ　ンス クロミナンス５ｓｐｃ回路１０１４Ｃの出力信号はＴＤＦＳｊに供給され、この ＴＤＦＳｊが図工４に示すように水平内挿を行なう。必要な垂直アパーチャを供 給するのに４つのラインメモリＬＭＩ〜ＬＭ４が用いられる。第１インタボレー タＵＶ２０が５つの垂直タップに亘る２０ｍ５モードのミディアン内挿を行ない 、第２インクボレータＵＶ８０−１が３つのタップに亘る通常の８０ｍ５モード のミディアン内挿を行ない、第３インタボレータＵＶ４０は中央タップでの４０ ｍ５モードの線形内挿を行なうように設定される。モード間の多重化は乗算係数 ｃ１〜Ｃ４のＤＡＴＶ制御切換えにより行なわれる。

垂直の空間的なブロック境界（第１及び最終ブロックライン）では、クロミナン ス内挿フィルタのアパーチャはこれら境界を横切らない。従って、第４インクボ レータＵＶ８０−２は（ミディアンの代わりに境界画素の垂直コピーを簡単に取 る）　８０ｍ５除外インタボレーシヨンモードに応じて動作するものであり、乗 算係数０１〜Ｃ４を適切に切換えることにより通常の８０ｍ５モード内挿ＵＮ８ ０−１の代わりにこの第４インタボレータを用いる。この変更した境界内挿を線 図的に表わしたものを図１５に示す。“ｘ　”で示すサンプルは到来サンプルで ある。サンプルｍは欧州特許出願公開筒ＥＰ−Ａ　０３４４８５４号明細書から 既知の空間ミディアン内挿により取出される。０゛′で示すサンプルは空間的に 隣接するサンプルからコピーされた境界サンプルである。

補償用の遅延線ＣＯＭＰ　０１４．を有する側路ブランチは用いられず、その乗 算係数０５は０に設定される。最後に、Ｕ及び■サンプルが分離される。すなわ ち、Ｕは出力端子０ＵＴＩを経て取出され、■は出力端子０ＵＴ２を経て取出さ れる。

有りロミ　ンス 色差成分Ｕ及びＶ間には２ラインの遅延差がある為、これらの成分は種々のＴＤ ＦＳ回路で垂直に内挿される。Ｕ成分の必要な垂直内挿はＴＤＦＳｋで行なわれ 、ＴＤＦＳ　１は■成分の垂直内挿を以ってコピーを行なう。これらの双方のＴ ＤＦＳ回路の機能的なブロック線図を図１６に示す。ＴＤＦＳｋ及びｌはこの垂 直以外にＵ及びＶ間の垂直タイミングの整合をも行なう。ＴＤＦＳｋ及び１の各 々では■サンプルがＵサンプルに対して１ライン期間だけ遅延される。

上述したように、４０ｍ５モード及び２０ｍ５モードブロツクには乗算係数２に よる垂直内挿を行なう必要がある。これらのブロックにはＨＤ−ＭＡＣ復号化ア ルゴリズムに適合させて垂直方向で異なるように内挿を行なう必要がある。４０ ｍ５モードブロツクの場合には、２つの飛越し走査フィールドを発生させる必要 がある。

２０ｍ５モードブロツクの場合には、奇数フィールドラインのみに内挿を行なう 必要がある。８０ｍ５モードブロツクには垂直方向で内挿する必要はなく、これ らのブロックは２０ｍ５モード及び４０ｍ５モードブロツクと同じ遅延の出力端 子に供給される。種々の垂直内挿は、すべてのインクポレータｌＮＴｌ〜ＩＮＴ ４を通過モードに設定した（これを縦矢印で示す）　ＴＤＦＳｋ、Ｉにおける乗 算係数ｃ１〜ｃ４をＤＡＴＶ制御切りえすることにより行なわれる。４０ｎｓブ ロツクの垂直遷移部では、ＤＡＴＶ制御の下で垂直内挿が変更される。

補償用の遅延線ブランチＣＯＭＰ　ＤＥＬは用いられず、これらの乗算係数を０ とする。

フィルムモードにお番るＨＤ−阿Ａｃ−゛コーー゛イングいわゆるフィルムモー ドにおいては、２０ｍ５モード動き補償及び４０ＩＩＩｓモード動き補償のいづ れも用いられない。４０ｍ５モードブロツクの場合には、ＴＤＦＳ回路がそれら のＳＣＤ制御によって零ベクトルを得る。ＴＤＦＳ　ｆ、ｇのみがこの特別ＨＤ −ＭＡＣ復号化モードで動作する。偶数フィールド処理の間には、動き補償は行 われない。その代わり、４０ｍ５モードの内挿されるデータは、第１２図内のＴ ＤＦＳの第３内挿ブランチを選択することにより入力ＩＮ２から直接得られる。

゛　管口の　・ ＨＤ−ＭＡＣ信号を復号するためのハードウェアを具なえている受信機は、標準 ＭＡＣ，ＰＡＬ又はＳＥＣＡＭ信号も受信できる。しかしながら、ＰＡＬ／ＭＡ Ｃ／ＳＥＣＡＭがフレーム当たり６２５ラインのみを有するのに対して、ＨＤ− ＭＡＣはフレーム当たり１２５ｏラインを有するので、ＨＤ−ＭＭＣ受信機の表 示装置のアスペクト比は１６：９であり、走査は３２ｋＨｚで行なわれる。それ 故に通常精細度標準入力信号をＨＤＴＶ表示基準に増大変換する必要がある。Ｈ Ｄ−ＭＡＣデコーダの内挿部分で利用できるＴＤＦＳ回路の量と、組み込み柔軟 性とのために、４：３又は１６：９のいずれかのアスペクト比を有する６２５ラ インから、１６：９のアスペクト比を有する１２５０ラインのＨＤ−ＭＭＣ表示 フォーマットへのこの変換を実行することが可能である。この変換に関する更に 詳細な説明とデコーダ回路に対する付加的な要求とを以下に説明する。

アスペクト　＜４：３で　る　庁テロの　・・　・この変換プロセスにおける第 １工程は、５２μｓの有効ビデオ情報を有する６４μｓラインから、１９．５μ ｓへ圧縮されたビデオ情報を有する３２μｓラインへの水平変換である。従って このビデオ情報は因数２　＊　（１６／９）／（４／３）−８／３により圧縮さ れなければならない。この圧縮は図１０の輝度デシャッフリング回路１０１０内 で実行され、このことがこの回路に対する特別動作モードを意味する。データ速 度に関し、このことはデシャッフラ−１０１０の出力端子における有効データ速 度が８／３１３．５−３６　Ｍバイト／Ｓであることを意味している。このデコ ーダのシステムクロック周波数が２７ＭＨｚであるため、２個の出力端子を同時 に使用し、５４　Ｍバイト／Ｓを伝送できるようにする必要がある。この有効デ ータ速度は３６？１バイト／Ｓだけであり、それが２７３番目のサンプルのみが 有効データを含むことを意味している。簡単のため、ＴＤＦＳ回路の内部制御に おいてデシャッフラ−１０１０からのデータ流れは、６個のグループ当たり２個 の重複サンプルを含んでいる。記号が３６ＭＨｚサンプルに関係する輝度デシャ ッフリング回路１０１Ｏの出力フォーマットは次の通りである。

出力１：　ＳａｌＳｂｌＳｃｌｌＳｅｌＳｆｌＳｇｌｌＳｉｌＳｊｌＳｋ出力２ ：　ＳｂｌＳｃｌＳｄｌｌＳｆｌＳｇｌＳｈｌｌＳｊｌＳｋｌＳｌここで、出力 １は５ＳＰＣ１０１４へ直接接続されたラインを表し、−力出力２はフィールド メモリの入力端子へ接続されたデータラインを表している。

二つの連続するフィールドの情報は、デシャッフリング回路（図１０）の入力端 子■及び■において得ることができる。両方のフィールドが以下に（（ライン時 間にもとづき））示したようなライン順次の方法で（比較の後に）、残りのデコ ーダへ供給される。

〈６４μｓ〉 デシャッフラーの入力端子ＩＩ　−ａ−ｌ−ｅ−１−ｉ−ｌ−デシャッフラーの 入力端子ＩＩ［−ｃ　−１−ｇ　−ｌ　−ｋ　−ｌ　−出力１　ａｌｃ　ｅｌｇ 　ｌｋ 出力２　ａｌｃ　ｅＩｇ　ｌｋ これらの信号はフィールドメモリＦＭ２．ＦＭ３及び輝度５ｓｐｃ回路１０１４ を介して、デコーダの内挿部分に供給される。フィールドメモリＦＭ２．　ＦＭ ３のディレィを、最単純最小値、例えば１ラインに設定する。５ｓｐｃ回路１０ １４はいかなる内挿も行わないが、１ラインによるのと同様に入力端子■とＶと における信号を遅延させることにより、フィールドメモリの遅延を補償する。デ コーダの内挿部分がこの３６　Ｍバイト／ｓデータ流を受信し且つそれを失った サンプルを内挿することにより５４　ＭＨｚのサンプル速度に変換する。この内 挿プロセスを、以下に略図的に示す。

入力（３６Ｍバイト／ｓ）Ｌ・・Ｌ・・ｔ・・Ｌ・・ｔ・・ｔサンプル指数　ａ ｂｃｄｅｆ 出力（奇数サンプル）　ｔ・・・ｔ・・・ｔ・・・ｔ・・・出力（偶数サンプル ）　ｔ・・・ｔ・・・ｔ・・・ｔ・サンプル指数　１２３４５６７８ 内挿フイルタは３　＊　３６　＝　１０８ＭＨ２の仮想周波数で動作するが、実 際には必要な出力サンプル（５４ＭＨｚ）のみが計算され得る。

１０８　ＭＨｚに基づく内挿フィルタのインパルス応答はＨ（ｔ）＝　（−１− ２０６１３１６１３６０−２−１）である。対応する正規化周波数応答を図１７ に示す。内挿部分において実行されるべき演算は サンプル１：１６＊ａ サンプル２ニー１＊Ｚ±６＊ａ＋１３＊ｂ−２＊ｃサンプル３　：　−２＊　ａ ＋１３＊　ｂ＋　６＊　ｃ−ｌ＊ｄサンプル４：１６＊ｃ サンプル５　：　−１＊ｂ＋　６＊ｃ＋１３＊ｄ−２＊ｅサンプル６　：　−２ ＊ｃ＋１３＊ｄ＋　６＊ｅ−１＊ｆ２７ＭＨｚの３周期後に、このプロセスが繰 返される。単位利得を得るために、すべての係数を１６で割算する必要がある。

上記の式から判るように、出力サンプルは最大で４個のサンプルから計算される 。この水平方向のみの演算を、図１８と図１９とに示したように形成されたＴＤ ＦＳ回路ｂ−ｇにより実行する。入力セレクタは、同じ垂直タップを、直接入力 できるように選択するので、ラインメモリＬＭＩ〜ＬＭ４は接続されていない。

インタボレータｌＮＴｌ〜ＴＮＴ４が通過状態に切り換えられ、且つＴＤＦＳブ ランチ内の調節可能な（水平）ディレィを、内挿のために必要な画素を選択する のに適切な値に設定する。２個のＴＤＦＳ回路を１０個まで（図１８のｃ、　ｅ 及びす、　ｄ）縦続接続するので、隣接するサンプルを一つの出力サンプルに合 成することができる。このことは、インパルス応答と上に示したような不規則な 入力系列とに対抗するのに充分である。

１／１６の係数精度を達成するために、両方の縦続接続は並列に動作し、ＴＤＦ Ｓ　ｆ及びｇにおいて、利得係数１を用いて合成され（即ちＴＤＦＳ　ｆ、ｇの 乗算係数０５は、ブランチＡにおいては８である）、且つブランチＣ（図１９） において利得係数０．５を用いて合成される（即ちＴＤＦＳ　ｆ、ｇの乗算係数 ０４は４である）。

必要なインパルス応答は両方のブランチにわたってＨ（ｔ）ｃ、ｅ＝　（−１− １０３６８６３０−１−１）／８Ｈ（ｔ）ｂ、ｄ　＝　（＋１　０　０　０　＋ １　０　＋１　０　０　０　１）　／１６のように再分割されることを意味する 。このことによって、ＴＤＦＳ　ｃ、ｅの係数として６，３．−１．−１．８が 提供され、ＴＤＦＳ　ｂ、ｄの係数として１．Ｏ，Ｏ，ｌ、８が提供される。

この係数はＨＤ−ＭＡＣ復号化モードにおける場合と同様に１７８の代わりに、 入ってくる信号の１７３と等しい反復速度に変更されなければならない。しかし ながら、４個の乗算器のみを一度に活性化させなければならないので、この動的 スイッチングは、画素時間を基礎とする固定乗算係数をイネーブル　ディゼーブ ルすることに制限される。

内挿動作を次のようにまとめることができる。

Ｓｌは入力から複写される。

Ｓ２はＴＤＦＳ　ｄ、ｅで内挿される。

Ｓ３はＴＤＦＳ　ｄ、ｅで内挿される。

Ｓ４は入力から複写される。

Ｓ５はＴＤＦＳ　ｂ、ｃで内挿される。

Ｓ６はＴＤＦＳ　ｂ、ｃで内挿される。

これが特定のフィルタ構造に対する好適な実施例であるが、その他の装置も勿論 可能である。

図１９において、ラインメモリＬＭＩ〜ＬＭ４は接続されておらず、インタボレ ータｌＮＴｌ〜ＩＮＴ３は用いられておらず且つそれらの乗算係数Ｃ１〜Ｃ３は ０である。

７スヘク＜１６：９チルＩ”ｔ”（７）　−’　−人力ＭＭＣ信号がすでに正し いアスペクト比を有している場合、３２μｓラインへの圧縮及び５４ＭＨｚへの サンプル速度変換のみを実行すべきである。この場合においても、図１０のデシ ャッフラ−１０１０で圧縮が起こるのに対して、水平内挿はＴＤＦＳｂ−ｇで行 なわれる。デシャッフラ−１０１０の出力フォーマット（２７ＭＨｚ）は次の通 りである。

出力１　：　ＳａｌＳｂｌｌＳｃｌＳｄｌｌＳｅｌＳｆｌｌＳｇｌＳｈ出力２　 ：　ＳａｌＳｂｌｌＳｃｌＳｄｌｌＳｅｌＳｆｌｌＳｇｌＳｈ水平内挿を略図的 に以下に示す。

入力（２７Ｍバイト八）　１−１−１−１−１−１−１−１サンプル指数　ａｂ ｃｄｅｆｇｈ 出力（奇数サンプル）　１−１−１−１−１−１出力（偶数サンプル）　１．− １．−１−１−１−１゜サンプル指数　１２３４５６７８９１０１１１２内挿フ イルタが２　＊　２７　＝　５４ＭＨｚの仮想周波数で動作し、且つ５４Ｈｚに 基づく内挿フィルタのインパルス応答は、Ｈ（ｔ）＝　（＋２０−５０１９３２ １９０−５０　＋２）である。対応する正規化周波数応答を図２１に示す。デコ ーダの内挿部分により実行されるべき数学的演算は これは４：３増大変換と同様の方法で実行される。すなわち、必要な正しい係数 を得るためにＴＤＦＳ　ｃ、ｅ及びす、ｄの２個の縦続接続を用い且つＴＤＦＳ 　ｇ、ｆの両方の結果をそれぞれ利得１と０．２５とにより加算する。このよう にしてインパルス応答は２個のブランチにわたってふたたび再分割され、Ｈ（ｔ ）ｃ、ｅ＝　（ＯＯ−１０４８４０−１００）／８Ｈ（ｔ）ｂ、ｄ＝　（２０− １０３０３０−１０２）／３２必要な係数を ＴＤＦＳ　ｃ、ｅ内で０．４．−１．０．８及びＴＤＦＳ　ｂ、ｄ内で２．３． −１．０．８と決定する。

１６：９の場合には、乗算係数を２位相サイクル内で演算する。

−゛　のための　官 このようにして、５４ＭＨｚ表示クロック周波数への水平サンプリング速度変換 を、輝度デシャッフリング回路１０１４及びＴＤＦＳｂ−ｇにおいて実行する。

垂直方向において、２個の隣接するフィールドからのラインを、動き適用なしに １個の６２５／１　：　１１５０Ｈｚ倍信号合成する。動きへの適用は、ストレ ートホワード３点垂直ミディアン内挿を一ラインおきに適用することにより、実 行される（欧州特許出願公開第０．１９２，２９２号公報参照）。このミディア ンフィルタを、図２０に示したように構成されたＴＤＦＳｈに割り当てる。２個 の同じ部分（各々２個のラインメモリＬ？１１．２／ＬＭ３，４と１個のミディ アンフィルタｏｄ／ｅｖとを有している）が５４ＭＨｚデータ速度に対処するた めに並列に置かれる。使用されないインタボレータＩＮＴ２及びＩＮＴ４と使用 されないバイパスブランチＧＯＭＰ　ＤＥＬとを、零係数を有する乗算器Ｃ２， Ｃ４，Ｃ５に接続する。

垂直内挿プロセスにおける最終工程は、線形垂直内挿により５４ＭＨｚ　６２５ ／ｌ：１信号を１２５０／２：１表示フォーマットに変換するＴＤＦＳｉにより 実行される。ラインメモリＬＭＩ−ＬＭ４は、この内挿のために用いられる３個 の隣接するラインの情報を供給し、その係数は奇数フィールドに対しては（−１ １５２）であり、偶数フィールドに対しては（２１５−１）である。この係数１ ５を得るために、係数７及び８を有する２個のブランチを用いる。すべてのイン タボレータｌＮＴｌ〜ＩＮＴ４を通過状態に設定し、且つ使用されないバイパス ブランチＣＯＭＰ　ＤＥＬを、零係数を有する乗算器Ｃ５に接続する。

アスペクト　（４：３で　るクロミ　ンス古０の　・　のた笈夏水王吉譚 クロミナンス入力信号はＣＣＩＲ４：２：２フオーマツトに従っている。二つの クロミナンス成分Ｕと及び■が、１３．５　Ｍバイト／Ｓの画素多重データ流と して供給される。図１０のクロミナンスデシャッフリング回路１０１０Ｇは主に 圧縮メモリとして作動するが、Ｕと■とを分離もする。圧縮率は８／３であって 、それが３６Ｍバイト／Ｓの出力データ速度となる。このデシャッフリング回路 １０１０Ｇの出力フォーマットは次の通りである。

Ｘ、ＸＩでの出力１　：　ＵａｌＵｂｌＵｂｌｌＵｃｌＵｄｌＵｄｌｌＵｅｌＵ ｆｌｘｎ、ｘｍでの出力２　：　Ｖａ　ｌ　Ｖｂ　ｌ　Ｖｂ　ＩＩ　Ｖｃ　ｌ　 Ｖｄ　ｌ　Ｖｄ　ＩＩ　Ｖｅ　ｌ　Ｖｆ　ｌクロミナンス通路においては、垂直 内部フィールド内挿が増大変換モードで実行されないが、１フイールド内の入っ てくるラインは二回反復される。ライン時間に基づくタイミング図を下記に示す 。

デシャッフラー人力　：　−ｔｌＶａ−ｌ　−ＵＶｅ−１−ＵＶｉ　ｌ−出力Ｘ 、ＸＩ（ロサンプル）　：　ＵａＩＵａ　ｌ　ＵｅＩＵｅ　ＩＵｉｌＵｉ出力Ｘ Ｉ１．ＸＩＩ［（Ｖサンプル）：　ＶａＩＶａ　ＩＶｅＩＶｅ　ｌ　ＶｉＩＶｉ 圧縮の後にＵ及びＶ信号のサンプル速度は、１８　Ｍバイト／ｓから２７　Ｍバ イト／ｓの表示クロック周波数へ増大変換されなければならない。これを下記に 略図的に示す。

入力（１８門バイト／ｓ）　ｔ　・　・む・　・ｔ・　・ｔ・　・ｔ・　・Ｌ・ 　・ｔサンプル指数　ａ　ｂｃｄｅｆｇ 出力（Ｕ又はｖ）　ｔ−ｔ−ｔ−ｔ−ｔ−ｔ−ｔ−ｔサンプル指数　１２３４５ ６７８ この水平内挿は図２３に示したＴＤＦＳ　ｊ、ｋにより実行される。

水平内挿のみが必要なのであるから、ＴＤＦＳ　ｊ、ｋ内のラインメモリＬＭＩ 〜ＩＪ４は接続されない。垂直方向矢印により示されているように、すべてのイ ンタボレータｌＮＴｌ〜ＩＮＴ４を通過状態に設定する。水平遅延回路ＨＤＥＬ Ｉ〜ＨＤＥＬ４は水平内挿に対して必要である適切な水平遅延を与える。

トランスバーサルフィルタの（２７ＭＨｚの）インパルス応答はＨ（ｔ）＝　（ −１０３６８６３０−１）である。対応する正規化周波数応答を図２２に示す。

出力サンプルの計算は次の通りである。

サンプル１：　３＊３ サンプル２　：　３＊ａ＋　６＊ｂ−１＊ｃサンプル３　：　−１＊ａ＋　６＊ ｂ＋　３＊ｃ３個の出力サンプルの後に、このプロセスが繰返される。この計算 は図２３に示されているように、乗算器Ｃ１〜Ｃ５の係数を適切に設定すること により行なわれる。

図２３にしめされているように、Ｕと■とが並列に処理される。

係数が単純であるから、２個のＴＤＦＳ回路（ｊ及びｋ）のみが、（輝度増大変 換に対しては、４個のＴＤＦＳ回路が必要であるが）クロミナンス増大変換に対 して必要である。内挿アルゴリズムの機能的略図を以下に示す。全部の指示され たサンプル値を８出力ＴＤＦＳ　ｊ　−１ａ　−１ｃ　−１ｅ＝入力ＴＤＦＳ　 ｋ　８ａ　８ｂ　６ｂ　８ｃ　８ｄ　６ｄ　８ｅ　８ｆ　６ｆ３ｃ　３ｅ　３ｇ ３ａ　−１ａ　３ｃ　−１ｃ　３ｅ　ｌｅ出力ＴＤＦＳ　ｋ　８ａ　６ｂ　６ｂ 　８ｃ　６ｄ　６ｄ　８ｅ　６ｆ　６ｆ−１ｃ　３ｃ　−１ｅ　３ｅ　−１ｇ　 ３ｇこの内挿動作を次のようにまとめて示す。

サンプル１，４．７・・・・・・は入力から複写される。

サンプル２．５．８・・・・・・はＴＤＦＳ　ｋ内で内挿される。

サンプル３，６．９・・・・・・はＴＤＦＳ　ｊ内で内挿される。

アスペクト　＜１６：９で　る　クロミ　ンスｔ６の　・　のたム皇水王血腫 係数２による必要な時間圧縮は、図１０のクロミナンスデシヤシフラー１０１０ Ｃ内で起こる。この場合におけるデシャッフラー１０１０Ｃの出力フォーマット は次の通りである。

Ｘ、ＸＩでの出力１　：　ＵａｌＵａｌｌＵｂｌＵｂｌｌＵｃｌＵｃｌｌＵｄｌ Ｕｄｘｎ、ｘｍ”ｔ’の出力２　：　Ｖａ　ｌ　Ｖａ　ＩＩ　Ｖｂ　ｌ　Ｖｂ　 Ｉｆ　Ｖｃ　ｌ　Ｖｃ　Ｉｔ　Ｖｄ　ｌ　Ｖｄ内挿フィルタは２７ＭＨｚの仮想 クロンク周波数で動作する。この内挿フィルタのインパルス応答はＨ（ｔ）−（ −１０５８５０−１）である。対応する正規化周波数応答を図２４に示す。出力 サンプルの計算は以下の通りである。

入力（１３，５Ｍバイト／ｓ）　ｔ　・　・　・　Ｌ　・　・　・　ｔ　・　・ 　・　Ｌ　・　・　・　ｔサンプル指数　ａ　ｂ　ｃ　ｄ　ｅ 出力（Ｕ又はｖ）　ｔ　−ｔ　−ｔ　・ｔ　・ｔ　−ｔ　−ｔ　−ｔサンプル指 数　１２３４５６７８ ここで、サンプル１−８ｂであり、 またサンプル２−−１ａ　＋　５ｂ　＋　５ｃｍ１ｄである。２クロツクパルス の後に内挿プロセスが反復される。このことは、乗算係数を二つの位相に切り換 えられなければならないことを意味する。

上述のような内挿アルゴリズムは、ＴＤＦＳ　ｊにより完全に処理される。ＴＤ ＦＳ　ｋはこの場合には通過状態に設定される。

クロミ　ンス　・　のための　官　ｌ 増大変換モードにおける彩度の垂直内挿に対しては、一つのフィールドからのラ インのみを用いる。ＴＤＦＳＩ（図２３参照）において、サンプル（１）の垂直 内挿は３個のブランチを用いて実行される。第４インクボレータＩ　ＮＴ４及び バイパス通路ＣＯＭＰＤＥＬは用いられない。すなわち、それらの乗算器Ｃ４， Ｃ５の係数を零とする。（１）垂直内挿は乗算器０１〜Ｃ３の適当な係数切り換 えにより達成される。すなわち、インタボレータｌＮＴｌ〜ＩＮＴ３を通過状態 に設定する。奇数（０４）及び偶数（４０）フィールドの間に、乗算係数Ｃ１〜 Ｃ３の種々の制御を必要とする出力を組込まないことに注意すべきである。図２ ３から判るように、Ｕと■とは並列に処理される。

本発明は、ここに開示されている実施例に限定されるものではなく、要旨を変更 しない範囲内で種々の変形又は変更が可能である。

１２’３４５６７ ロ ー０＞　１ｚ ノ＋　ロω ＦＩ６．１７ Ｕ− ＦｌＯ，２１ 要　約　書 本発明によるＨＤＭＡＣテレビジョンデコーダは、４０ｍ５デコーデイングブラ ンチ１６〜２７と、８０ｍ５モードデコーデイングブランチ３８とを具えている 。８０ｍ５モードブロツクをデコーディングするため、原理的には、４個の連続 的に受信される８０ｍ５モードブロツクからのサンプルか必要となる。８０ｍ５ モードブロツクのシーケンスか、非８０ｍ５モードブロツクに先行又は後続する 位置である一時的なモード変更において、８０ｍ５モード検出器３８によって必 要とされる所定の喪失サンプルを、スイッチ３０の適切なスイッチングによって 抽出する場合、ＨＤＭＡＣテレビジョンデコーダは、３個のフィールドメモリＦ ＭＩ〜ＦＭ３のみを使用して動作する。（図１ａ） 国際調査報告 ｇｃｍ　ＰＣＴ／１７０１ｍ　ｍ　＋鉗−Ｐ＆ｎ２ａ　Ｍ国際調査報告

Claims (31)

【特許請求の範囲】
1. １．各々関連するサンプリングパターンを有する複数の符号化モードの中から選 択された１個の符号化モードに従って各々符号化される、複数の隣接ブロックに 分割される入力信号を符号化するデコーダ装置であって、該デコーダ装置が：前 記入力信号を受信し、現在のフィールド及び先行するフィールドからのサンプル を供給するための入力手段と；該入力手段に結合され、第１サンプリングパター ンに従ってサンプリングされるブロックからのサンプルを処理するための第１デ コーディング手段と；第２サンプリングパターンに従ってサンプリングされる複 数の時間的に連続するブロックからのサンプルを必要とする第２デコーディング 手段と；選択的に前記入力手段又は前記第１デコーディング手段を、前記第２デ コーディング手段に結合させ、前記必要なサンプルを前記第２デコーディング手 段に供給するためのセレクタ手段とを具えていることを特徴とするデコーダ装置 。
2. ２．動きベクトルの制御の下で動作する、第２フィールドと関連する第１データ と第３フィールドと関連する第２データとを第１フィールドに内挿するための内 挿手段と；前記受信符号化データに応答して、それぞれ前記第１データ及び前記 第２データを供給するための第１及び第２データ供給手段とを具えているＨＤＭ ＡＣデコーダにおいて、前記第１データ供給手段が、前記受信符号化データに応 答して、ミディアン出力サンプルを供給するためのミディアン内挿手段と；該ミ ディアン内挿手段に接続され、複数の遅延出力サンプルを供給するための複数の ライン遅延部材と；複数の入力端子を有する垂直内挿兼輪郭補正手段と、前記動 きベクトルの制御の下で動作する、前記ライン遅延部材から選択された１個のラ イン遅延部材の出力端子を、それぞれ前記入力端子の一に接続するための選択手 段とを具え、且つ前記垂直内挿兼輪郭補正手段が、前記入力端子のそれぞれにお ける信号を、瞬間的輪郭修正及び内挿を行うために選択される各重み定数で逓倍 するための手段と；重みづけされた入力信号を合成し、少なくとも前記第１デー タの一部分を発生させるための合成手段とを具えていることを特徴とするＨＤＭ ＡＣデコーダ。
3. ３．符号化されたサブサンプルを受信し、ミディアン内挿、垂直輪郭補正、動き ベクトル制御の下での遅延サブサンプル選択、及び選択された遅延サブサンプル の重みづけ及び合成によって、前記サブサンプルを処理し、第１フィールド内挿 サンプルを作成するための第１処理ブランチを有するＨＤＭＡＣデコーダにおい て、瞬間的に前記垂直輪郭補正及び前記遅延サブサンプルの前記重みづけを行う ための合成手段を設けることを特徴とするＨＤＭＡＣデコーダ。
4. ４．前記合成手段が、前記動きベクトルの制御の下で選択される各遅延サブサン プルを受信するための複数の入力端子と；前記入力端子の各々におけるサンプル を各乗算係数で逓倍するための乗算手段とを有し、前記乗算係数によって、前記 垂直輪郭補正と前記垂直内挿とを導入することを特徴とする請求項３に記載のＨ ＤＭＡＣデコーダ。
5. ５．前記入力サブサンプルを受信するように従属接続されている複数のライン遅 延部材と；各々ミディアン出力サンプルを供給する、前記複数のライン遅延部材 と同数の、これらに接続された複数のミディアン内挿手段と；前記動きベクトル の制御の下で動作し、前記ミディアン内挿出力サンプルの中から選択された１個 のサンプルを、前記合成手段に供給ためのセレクタスイッチ手段とを具えている ことを特徴とする請求項３に記載のＨＤＭＡＣデコーダ。
6. ６．符号化されたサブサンプルを受信し、前記第１処理ブランチと同様の処理を 行い、第２フィールド内挿サンプルを供給するための第２処理ブランチを有して いるＨＤＭＡＣデコーダにおいて、 第２合成手段を設け、且つ前記セレクタスイッチ手段が更に、前記ミディアン出 力サンプルの中から選択されたサンプル以外のサンプルを、前記第２合成手段に 供給し、前記第２合成手段が、前記第２フィールド内挿サンプルを供給すること を特徴とする請求項５に記載のＨＤＭＡＣデコーダ。
7. ７．前記第１処理ブランチが、受信された偶数符号化サブサンプルを処理すると ともに、前記第２処理ブランチが、受信された奇数符号化サブサンプルを処理す ることを特徴とする請求項６に記載のＨＤＭＡＣデコーダ。
8. ８．画像の動きに従って大きさが変化する動きベクトルの制御の下、受信された ビデオ画像信号の符号化サブサンプルを処理するためのＨＤＭＡＣデコーダであ って、該ＨＤＭＡＣデコーダが：第１フィルタモードに従って、前記符号化サブ サンプルをフィルタ処理するための第１フィルタ手段と；第２フィルタモードに 従って、前記符号化サブサンプルをフィルタ処理するための第２フィルタ手段と ；前記第１フィルタ手段又は第２フィルタ手段を選択し、前記動きベクトルの制 御の下、前記符号化サブサンプルを処理するための手段とを具えていることを特 徴とするＨＤＭＡＣデコーダ。
9. ９．前記選択手段が、前記動きベクトルの大きさが所定の大きさよりも小さい場 合に、前記第１フィルタ手段を選択し、前記動きベクトルの大きさが所定の大き さよりも大きい場合に、前記第２フィルタ手段を選択することを特徴とする請求 項８に記載のＨＤＭＡＣデコーダ。
10. １０．前記第１フィルタ手段が、ミディアンフィルタを具え、前記第２フィルタ が、線形フィルタを具えていることを特徴とする請求項９に記載のＨＤＭＡＣデ コーダ。
11. １１．前記第１フィルタ手段が、ミディアンフィルタを具え、且つ前記第２フィ ルタが、ハーフミディアンフィルタを具えていることを特徴とする請求項９に記 載のＨＤＭＡＣデコーダ。
12. １２．制御入力端子と； ・複数のデータ入力端子と； ・複数のデータ出力端子と； ・複数の処理回路と； ・複数の相互接続可能な遅延部材と； ・前記遅延部材を互いに接続し、選択遅延を形成するともに、セレクタ制御信号 に応答して、少なくとも部分的に前記選択遅延を前記処理回路に接続するための 制御可能セレクタ手段と； ・前記制御入力端子に接続され、該制御入力端子に供給されるチップ制御信号に 応答して、前記セレクタ制御信号を供給するための、外部からロードされるルッ クアップテーブル手段と； ・前記処理手段と前記データ出力端子とに接続され、前記データ入力端子に供給 されるデータに応答して、処理されたサンプルを有する出力サンプルを供給する ための出力手段とを具えていることを特徴とする多目的集積回路。
13. １３．前記出力手段が、調整することのできる係数を有する乗算手段と、加算兼 スケーリング手段とを具え、且つ更に前記ルックアップテーブル手段が前記乗算 係数を制御することを特徴とする請求項１２に記載の集積回路。
14. １４．更に、前記処理手段と並列に接続されている補償遅延手段を具えているこ とを特徴とする請求項１２に記載の集積回路。
15. １５．前記遅延部材を、ライン遅延部材とすることを特徴とする請求項１２に記 載の集積回路。
16. １６．前記処理回路が、内挿回路を具えていることを特徴とする請求項１５に記 載の集積回路。
17. １７．・前記データ入力端子が、ビデオ信号の符号化サンプルを受信し、且つ ・前記ルックアップテーブル手段が、前記ビデオ信号の垂直帰線消去インターバ ルの間、前記チップ制御信号の少なくとも一部を受信することを特徴とする請求 項１６に記載の集積回路。
18. １８．前記相互接続可能な遅延部材が、従属出力端子に接続された第１遅延部材 と、従属入力端子に接続された第２遅延部材とを有し、且つ一方の前記集積回路 の前記従属出力端子を、他方の前記集積回路の前記従属入力端子に接続するため の手段を更に具え、これによって、前記遅延部材を従属的に接続することを特徴 とする請求項１２又は１７に記載の集積回路。
19. １９．少なくとも１個の請求項１２に記載の多目的集積回路を具えていることを 特徴とする、内挿回路を複数有しているデコーダ装置。
20. ２０．前記内挿回路が、動き補償内挿回路を具え、且つ該動き補償内挿回路が、 複数の前記多目的集積回路を具え、該多目的集積回路のうちの少なくとも第１多 目的集積回路と第２多目的集積回路とを、従属的に接続することを特徴とする請 求項１９に記載のデコーダ装置。
21. ２１．複数のフィルタモードに従って、数種類の入力データ信号をフィルタ処理 するためのフィルタ装置であって、該フィルタ装置が：入力制御信号を受信する ように結合され、選択制御信号を供給するための選択制御出力端子とフィルタモ ード制御信号を供給するためのフィルタ制御出力端子とを有する制御手段と；前 記入力データ信号を受信するためのデータ入力手段と；該データ入力手段に結合 し、遅延データ信号を供給するためのメモリ手段と；前記選択制御信号、前記入 力データ信号及び前記遅延データ信号を受信するために結合し、複数の束の選択 データ信号を供給するための選択手段と；前記フィルタモード制御信号の１個及 び前記選択データ信号の束の１個を各々受信するように結合され、前記１個のフ ィルタモード制御信号に従ってフィルタ処理される信号を供給するための複数の フィルタ手段と；前記複数のフィルタ手段に結合され、前記フィルタ処理された 信号を合成し、出力信号を供給するための合成手段とを具えていることを特徴と するフィルタ装置。
22. ２２．前記メモリ手段が複数のメモリユニットを具え、且つ前記データ入力手段 が、複数のデータ入力接続と、選択的に前記データ入力接続と前記メモリユニッ トとを結合させるための手段とを具えていることを特徴とする請求項２１に記載 のフィルタ装置。
23. ２３．前記制御手段が、合成制御出力端子を有し、合成制御信号を供給し、且つ 前記合成手段を、前記合成制御信号を受信できるように結合し、前記合成制御信 号に応答して、前記フィルタ処理された信号を合成することを特徴とする請求項 ２１に記載のフィルタ装置。
24. ２４．前記制御手段が、遅延制御出力端子を有し、遅延制御信号を供給し、且つ 前記フィルタ手段が、遅延手段を具え、前記遅延制御信号に応答して遅延される 前記フィルタ処理された信号を供給することを特徴とする請求項２１に記載のフ ィルタ装置。
25. ２５．前記制御手段が出力端子を有し、前記フィルタ手段によるフィルタ処理遅 延に相当する遅延時間だけ遅延される制御信号を供給することを特徴とする請求 項２１に記載のフィルタ装置。
26. ２６．入力信号を受信するための入力手段と；該入力手段に結合されている時間 的フィルタ手段と；前記入力手段に結合する入力端子と、前記時間的フィルタ手 段の出力端子に結合する出力端子とを有し、遅延信号を供給するための第１フィ ールドメモリと；前記入力手段に結合する第１入力端子と、前記時間的フィルタ 手段の前記出力端子に結合する第２入力端子と、デシャッフルされた入力信号を 供給するための第１出力端子と、第１デシャッフル遅延信号を供給するための第 ２出力端子とを有するデシャッフル手段と；前記第２出力端子に結合され第２及 び第３デシャッフル遅延信号を供給するための第２及び第３フィールドメモリと ；前記デシャッフル入力信号と、前記第１、第２及び第３デシャッフル遅延信号 とを符号化し、符号化信号を供給するためのデコーダ手段とを具えていることを 特徴とするデコーダ装置。
27. ２７．入力信号を受信するための入力手段と；前記入力信号を受信するとともに 、第１メモリ出力端子に１回遅延信号を供給するための第１メモリ手段と；連続 する所定の時間間隔の中の１つおきの時間間隔においてのみ、前記１回遅延信号 を受信できるようにするための第２メモリ手段と；前記連続する時間間隔の中の 残りの時間間隔においてのみ、前記１回遅延信号を受信できるようにするための 第３メモリ手段と；前記第１、第２及び第３メモリ手段に結合され、１回遅延信 号、２回遅延信号及び３回遅延信号から成る出力信号を並列的に供給するための 出力手段とを具えていることを特徴とするデコーダ装置。
28. ２８．更に前記出力手段を前記入力手段に結合させ、且つ更に前記出力信号が、 遅延されていない入力信号から成ることを特徴とする請求項１６に記載のデコー ダ装置。
29. ２９．・標準ライン時間が、ほぼＨＤＴＶライン時間の倍数に等しく、サンプリ ング速度が、ほぼＨＤＴＶサンプリング速度の約数に等しい標準テレビジョン信 号を受信するための受信手段と、・該受信手段に接続され、前記標準テレビジョ ン信号を前記ＨＤＴＶライン時間に圧縮し、圧縮されたラインサンプリング速度 で圧縮されたラインサンプルを供給するための圧縮手段と、前記圧縮手段に接続 され、前記圧縮ラインサンプル間にサンプルを内挿するとともに、前記ＨＤＴＶ ライン時間及びサンプリング速度に関する出力信号を供給するための内挿手段と を具えていることを特徴とするＨＤＴＶデコーダ装置。
30. ３０．前記標準テレビジョン信号の標準アスペクト比が、ＨＤＴＶアスペクト比 よりも小さく、且つ前記圧縮手段が、前記標準アスペクト比に対する前記ＨＤＴ Ｖアスペクト比の比率に等しい圧縮係数によって、前記標準テレビジョン信号を 圧縮するとともに、前記テレビジョンライン時間の前記倍数によって、逓倍する ことを特徴とする請求項２９に記載のＨＤＴＶデコーダ装置。
31. ３１．前記内挿手段が、請求項１２に記載の多目的集積回路を具えていることを 特徴とする請求項２９に記載のＨＤＴＶデコーダ装置。