JPH0548085A - Manufacturing semiconductor device - Google Patents

Manufacturing semiconductor device

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Publication number
JPH0548085A
JPH0548085A JP20825491A JP20825491A JPH0548085A JP H0548085 A JPH0548085 A JP H0548085A JP 20825491 A JP20825491 A JP 20825491A JP 20825491 A JP20825491 A JP 20825491A JP H0548085 A JPH0548085 A JP H0548085A
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JP
Japan
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contact hole
gate electrode
cathode
oxide film
window
Prior art date
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Pending
Application number
JP20825491A
Other languages
Japanese (ja)
Inventor
Mitsuhide Maeda
光英 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP20825491A priority Critical patent/JPH0548085A/en
Publication of JPH0548085A publication Critical patent/JPH0548085A/en
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Abstract

PURPOSE:To easily obtain a semiconductor device with high breakdown strength and reliability together with a low on-voltage by forming a resist mask in which the thickness of the corner of a cathode electrode contact hole is thinner and then performing etching process when opening the contact hole for a gate electrode. CONSTITUTION:A photoresist film is formed by coating a photoresist liquid by a fast rotation application method, and a window 21 is opened at the position where the contact hole for a gate electrode is opened, and a resist mask 20 in which a corner 15a of a cathode electrode contact hole 15 is thinner is formed. Since the window 21 for the gate electrode contact hole is smaller than the gate diffusion window 11, even at a corner 11a of the window, the resist mask 20 is thinner. After the resist mask 20 is formed, dry etching is performed and a gate electrode contact hole 17 is opened. As a result, at the corners 15a and 11a of the window 15, level differences 25 and 26 are provided respectively.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体装置の製造方法
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device.

【0002】[0002]

【従来の技術】有用な半導体装置の一つに静電誘導サイ
リスタがある。図6は、従来の表面ゲート型静電誘導サ
イリスタの要部構成をあらわす。図6の静電誘導サイリ
スタ50では、半導体基板51一側の表面部分にカソー
ド領域52とこのカソード領域52を流れる電流を制御
するゲート領域53がゲート領域53の間にカソード領
域52が位置するようにして設けられ、半導体基板51
他側にアノード領域54が設けられていて、さらに、カ
ソード領域52とアノード領域54の間が高比抵抗領域
(ベース領域)55となっている。そして、カソード領
域52にはカソード電極62が、ゲート領域53にはゲ
ート電極63が、酸化膜(絶縁膜)65を貫通してそれ
ぞれコンタクトしている。
2. Description of the Related Art One of useful semiconductor devices is an electrostatic induction thyristor. FIG. 6 shows a main part configuration of a conventional surface gate type electrostatic induction thyristor. In the electrostatic induction thyristor 50 of FIG. 6, the cathode region 52 is located on the surface of the semiconductor substrate 51 on one side, and the gate region 53 for controlling the current flowing through the cathode region 52 is located between the gate regions 53. And the semiconductor substrate 51
An anode region 54 is provided on the other side, and a high specific resistance region (base region) 55 is provided between the cathode region 52 and the anode region 54. The cathode electrode 62 is in contact with the cathode region 52, and the gate electrode 63 is in contact with the gate region 53 through the oxide film (insulating film) 65.

【0003】しかしながら、上記静電誘導サイリスタ5
0は、酸化膜(フィルード酸化膜)65を厚くして高耐
圧化を図ろうとするとMTF(Median Time to Failur
e)が短くなるという欠点がある。これは、カソード電
極62のコーナ部62aでは電極カバレージ率が30%
程度と小さく、結果として、電極抵抗が増し、オン電圧
特性の悪化を招き、電流密度が高くなってMTFを短く
し故障へと至るのである。
However, the electrostatic induction thyristor 5 described above is used.
0 is an MTF (Median Time to Failur) when the oxide film (field oxide film) 65 is thickened to increase the breakdown voltage.
e) has the drawback of being short. This is because the corner area 62a of the cathode electrode 62 has an electrode coverage ratio of 30%.
As a result, the electrode resistance is increased, the on-voltage characteristics are deteriorated, the current density is increased, the MTF is shortened, and a failure occurs.

【0004】コーナ部62aで電極カバレージ率が小さ
いのは、酸化膜65が厚いと、カソード電極用コンタク
トホール68の段差が大きくなるためである。コンタク
トホール68にテーパーを付ければ、電極カバレージ率
は大きくなるが、電極カバレージ率を改善するほどのテ
ーパを付けると、今度は、サイリスタ自体のオン電圧を
低くするための微細化が進まず、低オン電圧化が図れな
くなり、実用的でなくなるという別の問題を生じる。
The reason why the electrode coverage ratio is small in the corner portion 62a is that the step difference of the cathode electrode contact hole 68 becomes large when the oxide film 65 is thick. If the contact hole 68 is tapered, the electrode coverage ratio is increased. However, if the contact hole 68 is tapered to improve the electrode coverage ratio, this time, the miniaturization for lowering the on-voltage of the thyristor itself does not proceed and the low reduction is achieved. Another problem arises in that the on-voltage cannot be achieved and is not practical.

【0005】[0005]

【発明が解決しようとする課題】この発明は、上記事情
に鑑み、高耐圧でMTFが長く低オン電圧の半導体装置
を容易に得ることのできる方法を提供することを課題と
する。
In view of the above circumstances, an object of the present invention is to provide a method capable of easily obtaining a semiconductor device having a high breakdown voltage, a long MTF and a low on-voltage.

【0006】[0006]

【課題を解決するための手段】前記課題を解決するた
め、この発明の半導体装置の製造方法では、半導体基板
一側の表面部分にカソード領域とこのカソード領域を流
れる電流を制御するゲート領域が設けられているととも
に、前記半導体基板一側の表面が酸化膜で覆われてお
り、カソード電極とゲート電極が前記酸化膜を貫通して
それぞれの領域にコンタクトしている半導体装置を得る
にあたり、例えば、図2にみるように、前記カソード領
域2、ゲート領域3および酸化膜8が形成され、この酸
化膜8にカソード電極用コンタクトホール15が開口し
ている半導体基板1を予め準備しておいて、例えば、図
3にみるように、その上からレジスト液を前記カソード
電極用コンタクトホール15の角15aでは厚みが薄く
なるように塗布してレジスト膜を形成し、ついで、レジ
スト膜にゲート電極用コンタクトホール形成用の窓21
を開口してレジストマスク20を形成してから、例え
ば、図4にみるように、エッチング処理してゲート電極
用コンタクトホール17を開口し、その後、前記カソー
ド電極およびゲート電極を形成するようにしている。
In order to solve the above problems, in the method of manufacturing a semiconductor device of the present invention, a cathode region and a gate region for controlling a current flowing through the cathode region are provided in a surface portion on one side of the semiconductor substrate. In order to obtain a semiconductor device in which the surface of the semiconductor substrate one side is covered with an oxide film and the cathode electrode and the gate electrode penetrate the oxide film and are in contact with the respective regions, for example, As shown in FIG. 2, the semiconductor substrate 1 in which the cathode region 2, the gate region 3 and the oxide film 8 are formed, and the cathode electrode contact hole 15 is opened in the oxide film 8 is prepared in advance, For example, as shown in FIG. 3, a resist solution is applied on the corner 15a of the contact hole 15 for the cathode electrode so that the thickness is thin. Strike film is formed, then the window 21 of the contact hole forming a gate electrode on the resist film
To form a resist mask 20, and then, for example, as shown in FIG. 4, etching treatment is performed to open a gate electrode contact hole 17, and thereafter, the cathode electrode and the gate electrode are formed. There is.

【0007】この発明で製造する半導体装置としては、
静電誘導サイリスタ、静電誘導トランジスタ、IC構成
のものなどが挙げられるが、これらに限らず、この発明
の主旨を損なわない範囲で、様々な半導体装置に対して
有効である。なお、半導体装置がトランジスタ構成の場
合は、普通、カソードはソースと称されることが多い。
The semiconductor device manufactured by the present invention is as follows:
Examples include static induction thyristors, static induction transistors, and IC configurations, but the invention is not limited to these, and is effective for various semiconductor devices as long as the gist of the invention is not impaired. When the semiconductor device has a transistor structure, the cathode is often referred to as the source.

【0008】この発明においては、カソード電極用コン
タクトホールの角では厚みが薄くなるように塗布してレ
ジスト膜を形成することが構成上の要点のひとつである
が、これは、例えば、フォトリソグラフィ工程におい
て、粘度30センチポアズのフォトレジスト液を700
0〜8000回/分で高速回転塗布しフォトレジスト膜
化することで実現できる。従来の場合、普通、粘度30
センチポアズのフォトレジスト液は3000〜8000
回/分で回転塗布する。また、その後に行うエッチング
処理は、異方性エッチング(ドライエッチング)で行
う。
In the present invention, one of the essential points in the structure is to form a resist film by coating so that the thickness at the corner of the contact hole for the cathode electrode becomes thin. This is, for example, a photolithography process. At 700, a photoresist solution with a viscosity of 30 centipoise is used.
It can be realized by applying high-speed spin coating at 0 to 8000 times / minute to form a photoresist film. Conventionally, the viscosity is usually 30
Sentipoise photoresist solution is 3000-8000
Spin application at 1 / min. Further, the subsequent etching treatment is anisotropic etching (dry etching).

【0009】このエッチング処理で、カソード電極用コ
ンタクトホールの角には段差が出来るが、段差は、普
通、酸化膜厚みの30〜50%程度の範囲が適当である
が、これに限らない。段差の形状もきっちりとした階段
状に限らず、多少丸みを帯びた状態であってもよい。
By this etching treatment, a step is formed at the corner of the contact hole for the cathode electrode, and the step is usually appropriate in the range of about 30 to 50% of the oxide film thickness, but not limited to this. The shape of the step is not limited to a staircase shape, but may be a slightly rounded shape.

【0010】[0010]

【作用】この発明の半導体装置の製造方法では、ゲート
電極用コンタクトホールを開口するにあたり、カソード
電極用コンタクトホールの角では厚みが薄くなっている
レジストマスクを形成しておいて、エッチグ処理するた
め、酸化膜とレジスト膜のエッチング特性の差でカソー
ド電極用コンタクトホールの角に小さな段差が付くよう
になる。そのため、高耐圧化のために酸化膜(フィール
ド酸化膜)の厚みが厚くとも、カソード電極のコーナ部
での電極カバレージが改善され、電流密度が低くなり、
MTFが長くなる。それに、図7にみるように、テーパ
ーTを付ける場合と違って、段差25が付いてもカソー
ド電極用コンタクトホール15は僅かに大きくなるだけ
だから、微細化の妨げにはならず集積度も上げられ、低
オン電圧化(オン電圧の改善)にも何ら支障はない。
In the method of manufacturing a semiconductor device according to the present invention, when the contact hole for the gate electrode is opened, a resist mask whose thickness is thin at the corner of the contact hole for the cathode electrode is formed and etching is performed. Due to the difference in etching characteristics between the oxide film and the resist film, a small step is formed at the corner of the contact hole for the cathode electrode. Therefore, even if the thickness of the oxide film (field oxide film) is increased to increase the breakdown voltage, the electrode coverage at the corner of the cathode electrode is improved and the current density is reduced.
MTF becomes longer. In addition, as shown in FIG. 7, unlike the case where the taper T is provided, even if the step 25 is provided, the contact hole 15 for the cathode electrode is only slightly increased, which does not hinder the miniaturization and increases the integration degree. Therefore, there is no problem in lowering the on-voltage (improvement of the on-voltage).

【0011】この発明は実施も容易である。ゲート電極
用コンタクトホールの角の段差は極めて微小であるが、
専用のレジストマスクが特別に要るわけでなく、ゲート
電極用コンタクトホール開口用のレジストマスク形成の
際にレジスト液を高速回転塗布する程度のことで位置合
わせする必要もなく形状に応じて自然と実現され、その
他も、格別な処理が追加されるわけでもないからであ
る。
The present invention is also easy to implement. The step of the corner of the contact hole for the gate electrode is extremely small,
There is no need for a special resist mask, and there is no need for alignment because the resist solution is applied at high speed when forming the resist mask for opening the contact hole for the gate electrode. This is because it is realized and no other special processing is added.

【0012】[0012]

【実施例】続いて、この発明の実施例を、図面を参照し
ながら詳しく説明する。この実施例では、この発明の一
例方法を用い、静電誘導サイリスタを製造している。ま
ず、図1にみるように、酸化膜8で表面が覆われアノー
ド領域4が裏面側に設けられた半導体基板1の酸化膜8
にフォトリソグラフィ技術を利用してゲート拡散窓11
を開口し、イオン注入法、熱拡散法等で不純物を導入し
不純物拡散域Gを形成する。なお、アノード領域4はゲ
ート領域形成時に一緒に形成するようにしてもよく、エ
ピタキシャル成長法により先に形成するようにしてもよ
い。
Embodiments of the present invention will now be described in detail with reference to the drawings. In this embodiment, an electrostatic induction thyristor is manufactured using the example method of the present invention. First, as shown in FIG. 1, the oxide film 8 of the semiconductor substrate 1 whose surface is covered with the oxide film 8 and whose anode region 4 is provided on the back surface side.
To the gate diffusion window 11 using photolithography technology
And an impurity is introduced by an ion implantation method, a thermal diffusion method or the like to form an impurity diffusion region G. The anode region 4 may be formed together when the gate region is formed, or may be formed first by an epitaxial growth method.

【0013】続いて、図2にみるように、不純物を所望
の深さまで拡散したゲート領域3を得るとともに窓11
の所に酸化膜8よりも少し薄めの熱酸化膜9を形成し、
さらに、酸化膜8にフォトリソグラフィ技術を利用して
カソード電極用コンタクトホールともなるホール(カソ
ード拡散窓)15を開口し、イオン注入法、熱拡散法等
で不純物を導入しカソード領域2を形成する。普通、ホ
ール15に極く薄い酸化膜が生じるので、この後、これ
を選択的に除くライトエッチングを行い、これでカソー
ド電極用コンタクトホール15となる。
Subsequently, as shown in FIG. 2, a gate region 3 in which impurities are diffused to a desired depth is obtained and a window 11 is formed.
Form a thermal oxide film 9 that is slightly thinner than the oxide film 8,
Further, a hole (cathode diffusion window) 15 which also serves as a contact hole for a cathode electrode is opened in the oxide film 8 by using a photolithography technique, and impurities are introduced by an ion implantation method, a thermal diffusion method or the like to form the cathode region 2. .. Normally, an extremely thin oxide film is formed in the hole 15, and thereafter, light etching for selectively removing the oxide film is performed to form the contact hole 15 for the cathode electrode.

【0014】次に、フォトレジスト液を高速回転塗布す
るようにしてフォトレジスト膜を形成し、ゲート電極用
コンタクトホールを開ける位置に窓21を開口し、図3
にみるように、カソード電極用コンタクトホール15の
角15aでは厚みが薄くなっているレジストマスク20
を形成する。なお、ゲート電極用コンタクトホールのた
めの窓21は、上のゲート拡散窓11より小さめである
ため、窓の角11aでもレジストマスク20の厚みが薄
くなっている。
Next, a photoresist film is formed by applying a photoresist solution at a high speed, and a window 21 is opened at a position where a contact hole for a gate electrode is to be opened.
As can be seen from the above, the resist mask 20 is thin at the corner 15a of the cathode electrode contact hole 15.
To form. Since the window 21 for the contact hole for the gate electrode is smaller than the upper gate diffusion window 11, the thickness of the resist mask 20 is thin even at the corner 11a of the window.

【0015】レジストマスク20を形成した後、ドライ
エッチングし、図4にみるように、ゲート電極用コンタ
クトホール17を開口する。窓15の角15aおよび窓
の角11aにはそれぞれ段差25,26が付く。さら
に、ゲート電極用コンタクトホール17では、窓21が
ゲート拡散窓11より小さ目であったため、熱酸化膜9
の一部が残り、これにより、もう一つ段差27が出来て
いる。
After forming the resist mask 20, dry etching is performed to open a contact hole 17 for a gate electrode as shown in FIG. The corners 15a of the window 15 and the corners 11a of the window have steps 25 and 26, respectively. Further, in the contact hole 17 for the gate electrode, the window 21 was smaller than the gate diffusion window 11, so that the thermal oxide film 9 was formed.
A part of is left and another step 27 is formed.

【0016】この後、図5にみるように、両コンタクト
ホール15,17のところにカソード電極31、ゲート
電極32をアルミニウム等の導電材料で形成する。図5
にみるように、酸化膜(フィールド酸化膜)9が厚くて
も、カソード電極31のコーナ部31aでは段差25が
あるため適切な電極カバレージ状態となっている。勿
論、ゲート電極32のコーナ部32aでも段差26,2
7があるため適切な電極カバレージ状態となっている。
Thereafter, as shown in FIG. 5, a cathode electrode 31 and a gate electrode 32 are formed of a conductive material such as aluminum at the positions of both contact holes 15 and 17. Figure 5
As can be seen from the above, even if the oxide film (field oxide film) 9 is thick, the corner portion 31a of the cathode electrode 31 has the step 25, so that it is in an appropriate electrode coverage state. Of course, even at the corner portion 32a of the gate electrode 32, the steps 26, 2
Since there is 7, it is in an appropriate electrode coverage state.

【0017】なお、カソード電極31、ゲート電極32
形成前に、レジストマスク20と同様にして、段差の角
では厚みが薄くなっている窓無しのレジストマスクを形
成しドライエッチングすれば、コンタクトホールでの段
差の数を増すことができる。ただ、工程数が増えるの
で、必要の無い場合は省略するのがよいことは言うまで
もない。
The cathode electrode 31 and the gate electrode 32
The number of steps in the contact hole can be increased by forming a windowless resist mask having a thin thickness at the corners of the step and performing dry etching in the same manner as the resist mask 20 before formation. However, it goes without saying that the number of steps increases, so it is preferable to omit it if it is not necessary.

【0018】図5の静電誘導サイリスタでは、半導体基
板1一側の表面部分にn+ 型カソード領域2とこのカソ
ード領域2を流れる電流をオン・オフ制御するp+ 型ゲ
ート領域3がゲート領域3の間にカソード領域2が位置
するようにして設けられ、半導体基板1他側にp+ 型ア
ノード領域4が設けられていて、カソード領域2とアノ
ード領域4の間がn- 型高比抵抗領域(ベース領域)5
となっている。そして、カソード領域2にはカソード電
極31が、ゲート領域3にはゲート電極32が、酸化膜
(絶縁膜)8を貫通してそれぞれコンタクトしている構
成となっている。
In the electrostatic induction thyristor of FIG. 5, an n + type cathode region 2 and a p + type gate region 3 for controlling on / off of a current flowing through the cathode region 2 are formed on the surface portion of the semiconductor substrate 1 on one side. 3 is provided such that the cathode region 2 is located between the cathode region 2 and the anode region 4, and the p + -type anode region 4 is provided on the other side of the semiconductor substrate 1, and the n -type high specific resistance is provided between the cathode region 2 and the anode region 4. Area (base area) 5
Has become. The cathode electrode 31 is in contact with the cathode region 2 and the gate electrode 32 is in contact with the gate region 3 through the oxide film (insulating film) 8.

【0019】この発明は、上記実施例に限らない。例え
ば、図において導電型のn,pが反転しているものが他
の実施例として挙げられる。
The present invention is not limited to the above embodiment. For example, another embodiment is one in which the conductivity types n and p are inverted in the drawing.

【0020】[0020]

【発明の効果】以上に述べたように、この発明の製造方
法によれば、高耐圧でMTFが長く低オン電圧の半導体
装置を得ることが出来、しかも、実施が容易であるた
め、この発明は非常に有用である。
As described above, according to the manufacturing method of the present invention, it is possible to obtain a semiconductor device having a high breakdown voltage, a long MTF and a low on-voltage, and moreover, it is easy to carry out the present invention. Is very useful.

【図面の簡単な説明】[Brief description of drawings]

【図1】実施例におけるゲート拡散窓形成工程前後の様
子を説明するための断面図である。
FIG. 1 is a cross-sectional view for explaining a state before and after a gate diffusion window forming step in an example.

【図2】実施例におけるカソード電極用コンタクトホー
ル形成工程前後の様子を説明するための断面図である。
2A and 2B are cross-sectional views for illustrating a state before and after a step of forming a contact hole for a cathode electrode in an example.

【図3】実施例におけるレジストマスク形成工程前後の
様子を説明するための断面図である。
FIG. 3 is a cross-sectional view for explaining a state before and after a resist mask forming step in an example.

【図4】実施例におけるゲート電極用コンタクトホール
形成工程前後の様子を説明するための断面図である。
FIG. 4 is a cross-sectional view for explaining a state before and after a gate electrode contact hole forming step in an example.

【図5】実施例で得られた静電誘導サイリスタの要部構
成をあらわす断面図である。
FIG. 5 is a cross-sectional view showing a configuration of a main part of an electrostatic induction thyristor obtained in an example.

【図6】従来の静電誘導サイリスタの要部構成をあらわ
す断面図である。
FIG. 6 is a cross-sectional view showing a configuration of a main part of a conventional electrostatic induction thyristor.

【図7】実施例におけるゲート電極用コンタクトホール
まわりの構成をあらわす部分断面図である。
FIG. 7 is a partial cross-sectional view showing a structure around a gate electrode contact hole in an example.

【符合の説明】 1 半導体基板 2 カソード領域 3 ゲート領域 8 酸化膜 15 カソード電極用コンタクトホール 17 ゲート電極用コンタクトホール 20 レジストマスク 31 カソード電極 32 ゲート電極[Description of References] 1 semiconductor substrate 2 cathode region 3 gate region 8 oxide film 15 contact hole for cathode electrode 17 contact hole for gate electrode 20 resist mask 31 cathode electrode 32 gate electrode

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【手続補正書】[Procedure amendment]

【提出日】平成3年11月9日[Submission date] November 9, 1991

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0008[Correction target item name] 0008

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0008】この発明においては、カソード電極用コン
タクトホールの角では厚みが薄くなるように塗布してレ
ジスト膜を形成することが構成上の要点のひとつである
が、これは、例えば、フォトリソグラフィ工程におい
て、粘度30センチポアズのフォトレジスト液を700
0〜8000回/分で高速回転塗布しフォトレジスト膜
化することで実現できる。従来の場合、普通、粘度30
センチポアズのフォトレジスト液は3000〜6000
回/分で回転塗布する。また、その後に行うエッチング
処理は、異方性エッチング(ドライエッチング)で行
う。
In the present invention, one of the essential points in the structure is to form a resist film by coating so that the thickness at the corner of the contact hole for the cathode electrode becomes thin. This is, for example, a photolithography process. At 700, a photoresist solution with a viscosity of 30 centipoise is used.
It can be realized by applying high-speed spin coating at 0 to 8000 times / minute to form a photoresist film. Conventionally, the viscosity is usually 30
Centipoise of photoresist solution is from 3,000 to 6,000
Spin application at 1 / min. Further, the subsequent etching treatment is anisotropic etching (dry etching).

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0010[Correction target item name] 0010

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0010】[0010]

【作用】この発明の半導体装置の製造方法では、ゲート
電極用コンタクトホールを開口するにあたり、カソード
電極用コンタクトホールの角では厚みが薄くなっている
レジストマスクを形成しておいて、エッチング処理する
ため、酸化膜とレジスト膜のエッチング特性の差でカソ
ード電極用コンタクトホールの角に小さな段差が付くよ
うになる。そのため、高耐圧化のために酸化膜(フィー
ルド酸化膜)の厚みが厚くとも、カソード電極のコーナ
部での電極カバレージが改善され、電流密度が低くな
り、MTFが長くなる。それに、図7にみるように、テ
ーパーTを付ける場合と違って、段差25が付いてもカ
ソード電極用コンタクトホール15は僅かに大きくなる
だけだから、微細化の妨げにはならず集積度も上げら
れ、低オン電圧化(オン電圧の改善)にも何ら支障はな
い。
In the method of manufacturing a semiconductor device according to the present invention, when the contact hole for the gate electrode is opened, a resist mask whose thickness is thin at the corner of the contact hole for the cathode electrode is formed and etching is performed. Due to the difference in etching characteristics between the oxide film and the resist film, a small step is formed at the corner of the contact hole for the cathode electrode. Therefore, even if the thickness of the oxide film (field oxide film) is increased to increase the breakdown voltage, the electrode coverage at the corner of the cathode electrode is improved, the current density is lowered, and the MTF is increased. In addition, as shown in FIG. 7, unlike the case where the taper T is provided, even if the step 25 is provided, the contact hole 15 for the cathode electrode is only slightly increased, which does not hinder the miniaturization and increases the integration degree. Therefore, there is no problem in lowering the on-voltage (improvement of the on-voltage).

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板一側の表面部分にカソード領
域とこのカソード領域を流れる電流を制御するゲート領
域が設けられているとともに、前記半導体基板一側の表
面が酸化膜で覆われており、カソード電極とゲート電極
が前記酸化膜を貫通してそれぞれの領域にコンタクトし
ている半導体装置を製造する方法において、前記カソー
ド領域、ゲート領域および酸化膜が形成され、この酸化
膜にカソード電極用コンタクトホールが開口している半
導体基板を予め準備しておいて、その上からレジスト液
を前記カソード電極用コンタクトホールの角では厚みが
薄くなるように塗布してレジスト膜を形成し、ついで、
レジスト膜にゲート電極用コンタクトホール形成用の窓
を開口してレジストマスクを形成してから、エッチング
処理してゲート電極用コンタクトホールを開口し、その
後、前記カソード電極およびゲート電極を形成するよう
にすることを特徴とする半導体装置の製造方法。
1. A cathode region and a gate region for controlling a current flowing through the cathode region are provided on a surface portion of the semiconductor substrate one side, and the surface of the semiconductor substrate one side is covered with an oxide film. In a method of manufacturing a semiconductor device in which a cathode electrode and a gate electrode penetrate through the oxide film and are in contact with respective regions, the cathode region, the gate region, and the oxide film are formed, and the oxide film contacts the cathode electrode. A semiconductor substrate in which holes are opened is prepared in advance, and a resist solution is applied onto the semiconductor substrate so that the thickness becomes thin at the corners of the cathode electrode contact hole to form a resist film, and then,
A window for forming a contact hole for a gate electrode is formed in the resist film to form a resist mask, an etching process is performed to open the contact hole for a gate electrode, and then the cathode electrode and the gate electrode are formed. A method of manufacturing a semiconductor device, comprising:
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2001085740A (en) * 1999-09-09 2001-03-30 Nippon Sheet Glass Co Ltd Method for designing mask dimension of surface-emitting element
US9307859B2 (en) 2006-12-11 2016-04-12 Nestec S.A. Device and method for producing a frothed liquid from soluble ingredients and diluent

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