JPH054258U - Parallel distributed processor - Google Patents
Parallel distributed processorInfo
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- JPH054258U JPH054258U JP4715391U JP4715391U JPH054258U JP H054258 U JPH054258 U JP H054258U JP 4715391 U JP4715391 U JP 4715391U JP 4715391 U JP4715391 U JP 4715391U JP H054258 U JPH054258 U JP H054258U
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Abstract
(57)【要約】
【目的】 本考案は、処理速度を向上させるために多数
のプロセッサを並列に使用する分散処理装置において、
最小のハードウエアで、処理速度が速く、システムの拡
張や形態の変更が容易な分散処理装置を提供することを
目的とする。
【構成】 並列処理で演算を行う各プロセッサ１１をそ
れぞれアドレス／データバス１２を介して共有メモリ１
３に結合し、この共有メモリ１３を介してプロセッサ１
１間でデータの授受を行うことによりプロセッサ間の分
離にインターフェイスを不要にし、このような結合によ
るプロセッサを超格子構造に連結したことを特徴として
いる。
(57) [Summary] [Object] The present invention provides a distributed processing device that uses a large number of processors in parallel in order to improve the processing speed.
It is an object of the present invention to provide a distributed processing device which requires a minimum of hardware, has a high processing speed, and is capable of easily expanding a system and changing its form. [Structure] Each processor 11 that performs an arithmetic operation in parallel processing is connected to a shared memory 1 via an address / data bus 12.
3 and the processor 1 via this shared memory 13.
By exchanging data between one and the other, an interface is not required for separation between processors, and the processor is connected by a superlattice structure by such coupling.
Description
【０００１】[0001]
本考案は、処理速度の向上のために多数プロセッサを用いる計算機（並列分散 処理装置）に関する。 The present invention relates to a computer (parallel distributed processing device) that uses multiple processors to improve processing speed.
【０００２】[0002]
従来の並列分散処理装置は図２のようなものであり、各プロセッサ２１間はシ リアルバス２２でデータ授受を行っており、接続形態は格子状である。 A conventional parallel distributed processing device is as shown in FIG. 2, and data is transmitted and received between each processor 21 by a serial bus 22, and the connection form is a grid.
【０００３】[0003]
しかしながら、図２に示すような従来の装置では次のような問題点がある。 However, the conventional device as shown in FIG. 2 has the following problems.
【０００４】 （ａ）シリアルバス用の特殊なインターフェイス回路２３を、各プロセッサ２ １毎に接続するため、その数はプロセッサ分必要であり、ハードウェア規模が増 大する。 （ｂ）プロセッサ数の増加に伴い、最も遠いプロセッサ間でのデータ授受に要 する時間が増大する。 （ｃ）プロセッサの追加によるハードウェアおよびソフトウェアの改修規模が 大きい。(A) The special interface circuit 23 for the serial bus is connected to each processor 21. Therefore, the number of processors is required for each processor 21 and the hardware scale increases. (B) As the number of processors increases, the time required for data transfer between the furthest processors increases. (C) The scale of hardware and software repairs due to the addition of processors is large.
【０００５】 （ｄ）各プロセッサにおける演算時間とシリアルバスによるデータ入力のタイ ミングのオーバラップにより発生する無駄時間（ソフトウェアのオーバヘッド） が大である。(D) A large amount of dead time (software overhead) is generated due to the overlap of the calculation time in each processor and the timing of data input by the serial bus.
【０００６】 本考案は上記のような点に鑑みなされたもので最小のハードウェアで、より処 理速度の速い、システムの拡張および形態変更が容易な並列分散処理装置を提供 することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a parallel distributed processing device with minimum hardware, faster processing speed, and easy system expansion and configuration change. To do.
【０００７】[0007]
本考案の共有メモリによる超格子接続型並列分散処理装置は、プロセッサ間の データ授受を共有メモリを介して行い、また、プロセッサを超格子構造に接続す ることを特徴としている。 The superlattice connection type parallel distributed processing apparatus using the shared memory of the present invention is characterized in that data is exchanged between the processors via the shared memory and the processors are connected to the superlattice structure.
【０００８】[0008]
前記共有メモリによる超格子接続を特徴とする並列分散処理装置によれば、各 プロセッサはメモリへのアクセスによって他のプロセッサとのデータ授受が可能 であり、特別な付加回路を必要としない。また、データ入力を各プロセッサで必 要なタイミングで自由に実行できるため、ソフトウェアのオーバヘッドがない。 メモリによる各プロセッサがアイソレートされているため、同種、異種を問わず 容易ににプロセッサの追加が可能であり、プロセッサの追加によるソフトウェア の改修が容易である。 According to the parallel distributed processing device characterized by the superlattice connection by the shared memory, each processor can exchange data with another processor by accessing the memory, and no special additional circuit is required. Further, since data input can be freely executed by each processor at a necessary timing, there is no software overhead. Since each processor is isolated by memory, it is possible to easily add processors of the same type or different types, and it is easy to modify software by adding processors.
【０００９】[0009]
以下図１を参照して本考案の一実施例としての共有メモリによる超格子接続並 列分散処理装置について説明する。 A superlattice-connected parallel distributed processing apparatus using a shared memory as an embodiment of the present invention will be described below with reference to FIG.
【００１０】 １２個のプロセッサ（実施例に於いては１６ビット汎用プロセッサ使用）１１ を図１の如く三角柱の超格子構造に接続する。各プロセッサ間に双方向同時アク セス可能なデュアルポートメモリ１３を共有メモリとして配置し、プロセッサと メモリ間をプロセッサ直結のアドレス／データ・バス１２で接続する。共有メモ リ上に読出・書込フラグを設け、各プロセッサはデータの書込および読出し毎に フラグをオン・オフすることにより、各プロセッサはデータの新旧および連続性 を管理する。Twelve processors (using a 16-bit general-purpose processor in the embodiment) 11 are connected to a triangular prism superlattice structure as shown in FIG. A dual port memory 13 capable of bidirectional simultaneous access is arranged as a shared memory between the processors, and the processors and the memories are connected by an address / data bus 12 directly connected to the processors. A read / write flag is provided on the shared memory, and each processor turns on / off the flag each time data is written or read, so that each processor manages old and new data and continuity.
【００１１】[0011]
以上のように本考案によれば下記に示す特有の効果が得られる。 （ａ）共有メモリでプロセッサ間データ授受を行うことにより、特殊なインタ ーフェイス回路が不要となり、ハードウェアの小型化が可能である。 As described above, according to the present invention, the following unique effects can be obtained. (A) By exchanging data between the processors in the shared memory, no special interface circuit is required, and the hardware can be downsized.
【００１２】 （ｂ）共有メモリにより各プロセッサがアイソレートされるため、ハードウェ アおよびソフトウェアの設計労力が軽減される。また、プロセッサ追加による性 能向上が容易である。(B) Since each processor is isolated by the shared memory, the effort of designing hardware and software is reduced. In addition, it is easy to improve performance by adding a processor.
【００１３】 （ｃ）共有メモリによるプロセッサ間データ授受によるソフトウェアのオーバ ヘッド低減、および超格子接続によるプロセッサ間距離の短縮（最も離れている プロセッサ間のデータ授受を仲介するプロセッサ数の低減）による処理速度が向 上する。(C) Processing by reducing software overhead by exchanging data between processors using a shared memory and shortening the distance between processors by superlattice connection (reducing the number of processors that mediate data exchange between the furthest processors) Speed improves.
【図面の簡単な説明】[Brief description of drawings]
【図１】本考案の１実施例に係わる並列分散処理装置の
構成図。FIG. 1 is a block diagram of a parallel distributed processing device according to an embodiment of the present invention.
【図２】従来の並列分散処理装置を示す構成図。FIG. 2 is a configuration diagram showing a conventional parallel distributed processing device.
１１…プロセッサ、１２…アドレス／データ・バス、１
３…デュアルポートメモリ。11 ... Processor, 12 ... Address / data bus, 1
3-Dual port memory.
Claims (1)
間のデータ授受を仲介する共有メモリと、プロセッサと
共有メモリを結ぶアドレス／データ・バスとにより構成
され、これらが超格子構造に連結されていることを特徴
とする並列分散処理装置。[Claims for utility model registration] Claims: 1. A processor for performing an operation, a shared memory for mediating data exchange between the processors, and an address / data bus connecting the processor and the shared memory. A parallel distributed processing device characterized by being connected to a superlattice structure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4715391U JPH054258U (en) | 1991-06-21 | 1991-06-21 | Parallel distributed processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4715391U JPH054258U (en) | 1991-06-21 | 1991-06-21 | Parallel distributed processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH054258U true JPH054258U (en) | 1993-01-22 |
Family
ID=12767151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4715391U Withdrawn JPH054258U (en) | 1991-06-21 | 1991-06-21 | Parallel distributed processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054258U (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162343U (en) * | 1974-11-09 | 1976-05-17 | ||
| JPS5425356U (en) * | 1977-07-20 | 1979-02-19 | ||
| JP2022526929A (en) * | 2019-03-27 | 2022-05-27 | グラフコアー リミテッド | Network computer with multiple built-in rings |
-
1991
- 1991-06-21 JP JP4715391U patent/JPH054258U/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162343U (en) * | 1974-11-09 | 1976-05-17 | ||
| JPS5425356U (en) * | 1977-07-20 | 1979-02-19 | ||
| JP2022526929A (en) * | 2019-03-27 | 2022-05-27 | グラフコアー リミテッド | Network computer with multiple built-in rings |
| JP2022527066A (en) * | 2019-03-27 | 2022-05-30 | グラフコアー リミテッド | Incorporation of rings in circular computer networks |
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