JPH0537348A - Output circuit - Google Patents
Output circuitInfo
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- JPH0537348A JPH0537348A JP3193981A JP19398191A JPH0537348A JP H0537348 A JPH0537348 A JP H0537348A JP 3193981 A JP3193981 A JP 3193981A JP 19398191 A JP19398191 A JP 19398191A JP H0537348 A JPH0537348 A JP H0537348A
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- transistor
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、バイポーラトランジス
タから成る出力回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output circuit composed of bipolar transistors.
【0002】[0002]
【従来の技術】バイポーラトランジスタを用いたオープ
ンコレクタ出力回路の従来例を図3に示す。図3に於い
て、Q4はオープンコレクタの出力NPNトランジス
タ、R3は負荷抵抗であり、NPNトランジスタQ1,
Q2,Q3と抵抗R1,R2とで、出力トランジスタQ
4のベースをドライブする回路を構成している。Q1ベ
ース電位(入力)が“H”(高電位)になると、Q4が
オンして、出力は“L”(低電位)となり、Q1ベース
電位が“L”になると、Q4はオフとなり、出力は
“H”となるように動作する。すなわち、全体でインバ
ータ回路を構成している。2. Description of the Related Art FIG. 3 shows a conventional example of an open collector output circuit using a bipolar transistor. In FIG. 3, Q4 is an open collector output NPN transistor, R3 is a load resistor, and NPN transistors Q1,
The output transistor Q is composed of Q2 and Q3 and resistors R1 and R2.
A circuit for driving the base of No. 4 is configured. When the Q1 base potential (input) becomes "H" (high potential), Q4 turns on and the output becomes "L" (low potential). When the Q1 base potential becomes "L", Q4 turns off and the output Operates so as to be "H". That is, the entire inverter circuit is configured.
【0003】[0003]
【発明が解決しようとする課題】ところで、Q4は通常
オン状態で飽和しており、オンからオフに変化する場
合、ドライブ電流が無くなっても、Q4のベースに残留
する蓄積電荷のために、入力の変化から出力の変化まで
多少の時間遅れが生じる。この時間遅れは、Q4のオー
バードライブが大きい程顕著になる。By the way, when Q4 is normally saturated in the ON state and changes from ON to OFF, even if the drive current disappears, the input charge is generated due to the accumulated charge remaining in the base of Q4. There will be some time delay from the change of the output to the change of the output. This time delay becomes more significant as Q4 overdrive increases.
【0004】本発明は、上記時間遅れを小さくするため
の一手段を提供するものである。The present invention provides one means for reducing the time delay.
【0005】[0005]
【課題を解決するための手段】上記課題を解決するた
め、出力トランジスタのベースに、コレクタ端子または
エミッタ端子を開放状態にした、出力トランジスタとは
逆極性のトランジスタのエミッタまたはコレクタを接続
し、前記出力トランジスタのエミッタと同電位に、前記
逆極性トランジスタのベースを直接または抵抗を介して
接続する。In order to solve the above-mentioned problems, the base of the output transistor is connected to the emitter or collector of a transistor having a collector terminal or emitter terminal in an open state and having a polarity opposite to that of the output transistor. The base of the reverse polarity transistor is connected to the same potential as the emitter of the output transistor directly or through a resistor.
【0006】また、出力トランジスタのベースに、コレ
クタ端子またはエミッタ端子を開放状態にした、出力ト
ランジスタと同一極性(同タイプ)のトランジスタのベ
ースを接続し、前記出力トランジスタのエミッタと同電
位に、前記同一極性トランジスタのエミッタまたはコレ
クタを直接または抵抗を介して接続する。Further, the base of the output transistor is connected to the base of a transistor having the same polarity (same type) as the output transistor, the collector terminal or the emitter terminal of which is opened, and the emitter of the output transistor has the same potential as the emitter. The emitter or collector of the same polarity transistor is connected directly or via a resistor.
【0007】[0007]
【作用】上記逆極性トランジスタまたは同一極性トラン
ジスタを設けることにより、出力トランジスタベース蓄
積電荷の放電が促進される。したがって、応答性が改善
される。By providing the reverse polarity transistor or the same polarity transistor, discharge of the charge accumulated in the base of the output transistor is promoted. Therefore, the responsiveness is improved.
【0008】[0008]
【実施例】以下,実施例に基づいて本発明を詳細に説明
する。EXAMPLES The present invention will be described in detail below based on examples.
【0009】図1は請求項1記載の本発明の一実施例の
回路構成図である。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention described in claim 1. In FIG.
【0010】図1(a)に於いて、Q4はオープンコレ
クタの出力NPNトランジスタ、R3は負荷抵抗であ
り、NPNトランジスタQ1,Q2,Q3と抵抗R1,
R2とで、出力トランジスタQ4のベースをドライブす
る回路を構成している。Q5は出力トランジスタQ4の
ベースの蓄積電荷を放電するためのPNPトランジスタ
であって、コレクタ端子が開放になっている。R4は放
電効果調整用の抵抗であって、0Ω(直接接続)のとき
が、最も効果が大きくなる。In FIG. 1A, Q4 is an open collector output NPN transistor, R3 is a load resistor, and NPN transistors Q1, Q2, Q3 and a resistor R1, are shown.
A circuit that drives the base of the output transistor Q4 is configured with R2. Q5 is a PNP transistor for discharging the electric charge accumulated in the base of the output transistor Q4, and the collector terminal is open. R4 is a resistor for adjusting the discharge effect, and the effect is greatest when it is 0Ω (direct connection).
【0011】図1(b)は、放電用トランジスタをエミ
ッタ開放にして接続したものであり、図1(a)と同様
の効果がある。FIG. 1 (b) shows a discharge transistor connected with the emitter open, which has the same effect as that of FIG. 1 (a).
【0012】図2は請求項2記載の本発明の一実施例の
回路構成図である。FIG. 2 is a circuit configuration diagram of an embodiment of the present invention as set forth in claim 2.
【0013】図2(a)において、Q4はオープンコレ
クタの出力NPNトランジスタ、R3は負荷抵抗であ
り、NPNトランジスタQ1,Q2,Q3と抵抗R1,
R2とで、出力トランジスタQ4のベースをドライブす
る回路を構成している。Q5は出力トランジスタQ4の
ベースの蓄積電荷を放電するためのNPNトランジスタ
であって、コレクタ端子が開放になっている。R4は放
電効果調整用の抵抗であって、0Ω(直接接続)のとき
が、最も効果が大きくなる。In FIG. 2A, Q4 is an open collector output NPN transistor, R3 is a load resistor, and NPN transistors Q1, Q2, Q3 and a resistor R1, are shown.
A circuit that drives the base of the output transistor Q4 is configured with R2. Q5 is an NPN transistor for discharging the electric charge accumulated in the base of the output transistor Q4, and the collector terminal is open. R4 is a resistor for adjusting the discharge effect, and the effect is greatest when it is 0Ω (direct connection).
【0014】図2(b)は、放電用トランジスタをエミ
ッタ開放にして接続したものであり、図2(a)と同様
の効果がある。FIG. 2B shows the discharge transistor connected with the emitter open, and has the same effect as that of FIG. 2A.
【0015】[0015]
【発明の効果】以上詳細に説明したように、本発明によ
れば、簡単な構成で、出力応答特性を改善することがで
きるものである。As described in detail above, according to the present invention, the output response characteristic can be improved with a simple structure.
【図1】本発明の実施例の回路構成図である。FIG. 1 is a circuit configuration diagram of an embodiment of the present invention.
【図2】本発明の実施例の回路構成図である。FIG. 2 is a circuit configuration diagram of an embodiment of the present invention.
【図3】従来例の回路構成図である。FIG. 3 is a circuit configuration diagram of a conventional example.
Q1,Q2,Q3 NPNトランジスタ Q4 出力NPNトランジスタ Q5 放電用トランジスタ R1,R2 抵抗 R3 負荷抵抗 R4 放電効果調整用抵抗 Q1, Q2, Q3 NPN transistor Q4 output NPN transistor Q5 Discharge transistor R1, R2 resistance R3 load resistance R4 Discharge effect adjustment resistor
Claims (2)
と、該出力トランジスタのベースをドライブする回路
と、コレクタ端子またはエミッタ端子を開放状態にし
た、前記出力トランジスタとは逆極性の、前記出力トラ
ンジスタのベース蓄積電荷放電用トランジスタとを有す
る出力回路であって、前記放電用トランジスタのエミッ
タまたはコレクタが前記出力トランジスタのベースに接
続され、ベースが直接または抵抗を介して前記出力トラ
ンジスタのエミッタと同電位に接続されて成ることを特
徴とする出力回路。1. An output transistor having a collector as an output, a circuit for driving a base of the output transistor, and a base of the output transistor having a collector terminal or an emitter terminal in an open state and having a polarity opposite to that of the output transistor. An output circuit having a transistor for discharging accumulated charge, wherein the emitter or collector of the discharge transistor is connected to the base of the output transistor, and the base is connected to the same potential as the emitter of the output transistor directly or through a resistor. An output circuit comprising:
と、該出力トランジスタのベースをドライブする回路
と、コレクタ端子またはエミッタ端子を開放状態にし
た、前記出力トランジスタと同一極性の、前記出力トラ
ンジスタのベース蓄積電荷放電用トランジスタとを有す
る出力回路であって、前記放電用トランジスタのベース
が前記出力トランジスタのベースに接続され、エミッタ
またはコレクタが直接または抵抗を介して前記出力トラ
ンジスタのエミッタと同電位に接続されて成ることを特
徴とする出力回路。2. An output transistor having a collector as an output, a circuit for driving a base of the output transistor, and a base accumulation of the output transistor having the same polarity as the output transistor with an open collector or emitter terminal. An output circuit having a charge discharging transistor, wherein the base of the discharging transistor is connected to the base of the output transistor, and the emitter or collector is connected to the same potential as the emitter of the output transistor directly or through a resistor. An output circuit comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3193981A JPH0537348A (en) | 1991-08-02 | 1991-08-02 | Output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3193981A JPH0537348A (en) | 1991-08-02 | 1991-08-02 | Output circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0537348A true JPH0537348A (en) | 1993-02-12 |
Family
ID=16316995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3193981A Pending JPH0537348A (en) | 1991-08-02 | 1991-08-02 | Output circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0537348A (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60118A (en) * | 1983-03-16 | 1985-01-05 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | Ttl output stage |
JPS61224728A (en) * | 1985-03-29 | 1986-10-06 | Nec Corp | Ecl-ttl interface circuit |
JPS62128A (en) * | 1985-06-26 | 1987-01-06 | Toshiba Corp | Binary signal output circuit |
JPH0199317A (en) * | 1987-10-12 | 1989-04-18 | Ricoh Co Ltd | Level shift circuit with temperature compensation |
JPH0230216A (en) * | 1988-07-20 | 1990-01-31 | Fujitsu Ltd | Ttl circuit |
-
1991
- 1991-08-02 JP JP3193981A patent/JPH0537348A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0199317A (en) * | 1987-10-12 | 1989-04-18 | Ricoh Co Ltd | Level shift circuit with temperature compensation |
JPH0230216A (en) * | 1988-07-20 | 1990-01-31 | Fujitsu Ltd | Ttl circuit |
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