JPH0536990A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
- Publication number
- JPH0536990A JPH0536990A JP18649891A JP18649891A JPH0536990A JP H0536990 A JPH0536990 A JP H0536990A JP 18649891 A JP18649891 A JP 18649891A JP 18649891 A JP18649891 A JP 18649891A JP H0536990 A JPH0536990 A JP H0536990A
- Authority
- JP
- Japan
- Prior art keywords
- drain region
- tunnel
- insulating film
- implanted
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】 ファーラー・ノルドハイム（ＦＮ）トンネル
電流をデーターの書き込み・消去に利用した、ポリシリ
コン２層積層型半導体不揮発性メモリのトンネルドレイ
ン領域１６を、ドレイン領域１８への不純物イオンイン
プラ注入により注入された不純物の横方向熱拡散により
形成する。 【効果】 トンネルドレイン領域にイオンインプラを行
わなくなったため、素子分離酸化で発生するレベルまで
応力を軽減できるようになった。従って、この応力が低
減された部分でトンネル酸化膜を形成した場合、トンネ
ル酸化膜中に殆ど欠陥が発生しないため、欠陥を介して
トンネル酸化膜中にリーク電流が流れやすいという問題
が発生せず、半導体不揮発性メモリのデータ保持特性の
高信頼性を得ることができた。
電流をデーターの書き込み・消去に利用した、ポリシリ
コン２層積層型半導体不揮発性メモリのトンネルドレイ
ン領域１６を、ドレイン領域１８への不純物イオンイン
プラ注入により注入された不純物の横方向熱拡散により
形成する。 【効果】 トンネルドレイン領域にイオンインプラを行
わなくなったため、素子分離酸化で発生するレベルまで
応力を軽減できるようになった。従って、この応力が低
減された部分でトンネル酸化膜を形成した場合、トンネ
ル酸化膜中に殆ど欠陥が発生しないため、欠陥を介して
トンネル酸化膜中にリーク電流が流れやすいという問題
が発生せず、半導体不揮発性メモリのデータ保持特性の
高信頼性を得ることができた。
Description
【０００１】
【産業上の利用分野】本発明は、ファーラー・ノルドハ
イム（ＦＮ）トンネル電流をデーターの書き込み・消去
に利用した半導体不揮発性メモリ、特にトンネルドレイ
ン領域がＬＯＣＯＳ法を用いた素子分離用酸化膜に接し
て形成されるような高集積のメモリ、例えばフラッシュ
型ＥＥＰＲＯＭ等の製造方法に関する。
イム（ＦＮ）トンネル電流をデーターの書き込み・消去
に利用した半導体不揮発性メモリ、特にトンネルドレイ
ン領域がＬＯＣＯＳ法を用いた素子分離用酸化膜に接し
て形成されるような高集積のメモリ、例えばフラッシュ
型ＥＥＰＲＯＭ等の製造方法に関する。
【０００２】
【従来の技術】図２は、従来の半導体不揮発性メモリの
製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製造
工程順断面図である。このメモリセルでは、Ｐ型シリコ
ンからなる半導体基板２１の表面部分に隣接するメモリ
セル同士を電気的に分離するために、素子分離用酸化膜
が形成されている（図示しないが手前と向う側に形成さ
れている）。この半導体基板２１の上能動領域にゲート
絶縁膜２２を熱酸化法により形成する。その後に、フォ
トリソグラフ法によりゲート絶縁膜２２の一部分をエッ
チングして、トンネルインプラ用の窓２３を開ける（図
２（Ａ））。
製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製造
工程順断面図である。このメモリセルでは、Ｐ型シリコ
ンからなる半導体基板２１の表面部分に隣接するメモリ
セル同士を電気的に分離するために、素子分離用酸化膜
が形成されている（図示しないが手前と向う側に形成さ
れている）。この半導体基板２１の上能動領域にゲート
絶縁膜２２を熱酸化法により形成する。その後に、フォ
トリソグラフ法によりゲート絶縁膜２２の一部分をエッ
チングして、トンネルインプラ用の窓２３を開ける（図
２（Ａ））。
【０００３】次に、イオンインプラ法により、リンをト
ンネルインプラ用の窓２３越しに半導体基板２１表面近
傍に打ち込みトンネルドレイン領域２４を形成する。そ
して、トンネル酸化膜２５を熱酸化法により形成する。
更に、フローティングゲート電極である１層目のポリシ
リコン２６を化学気相成長法により形成する。この１層
目のポリシリコン２６に熱拡散法によりリンのプリデポ
ジションを行う。さらに、フォトリソグラフ法により１
層目のポリシリコン２６をパターニングする（図２
（Ｂ））。
ンネルインプラ用の窓２３越しに半導体基板２１表面近
傍に打ち込みトンネルドレイン領域２４を形成する。そ
して、トンネル酸化膜２５を熱酸化法により形成する。
更に、フローティングゲート電極である１層目のポリシ
リコン２６を化学気相成長法により形成する。この１層
目のポリシリコン２６に熱拡散法によりリンのプリデポ
ジションを行う。さらに、フォトリソグラフ法により１
層目のポリシリコン２６をパターニングする（図２
（Ｂ））。
【０００４】そして、この１層目のポリシリコン２６の
上に容量絶縁膜２７を熱酸化あるいは化学気相成長法に
より形成する。この容量絶縁膜２７上に、コントロール
ゲート電極である２層目のポリシリコン２８を化学気相
成長法により形成する。そして、フォトリソグラフ法に
より２層目のポリシリコン２８をパターニングする。最
後に、イオンインプラ法により、セルフアライン的に、
ヒ素を半導体基板２１表面近傍に注入し、ソース領域２
９とドレイン領域３０を形成する（図２（Ｃ））。
上に容量絶縁膜２７を熱酸化あるいは化学気相成長法に
より形成する。この容量絶縁膜２７上に、コントロール
ゲート電極である２層目のポリシリコン２８を化学気相
成長法により形成する。そして、フォトリソグラフ法に
より２層目のポリシリコン２８をパターニングする。最
後に、イオンインプラ法により、セルフアライン的に、
ヒ素を半導体基板２１表面近傍に注入し、ソース領域２
９とドレイン領域３０を形成する（図２（Ｃ））。
【０００５】
【発明が解決しようとする課題】以上で述べたような半
導体不揮発性メモリの製造方法では、トンネルドレイン
領域がＬＯＣＯＳ法を用いた素子分離用酸化膜（図２で
は図示せず）に接して形成されているため、半導体基板
に対する高濃度不純物のイオンインプラによる結晶性の
変化と、基板応力を利用してバーズビークを低減させる
素子分離酸化自体の性質による相乗効果により、素子分
離用酸化膜のエッジに素子分離のみの時より大きな応力
が発生する。この応力のある部分でトンネル酸化膜を形
成した場合、トンネル酸化膜中に欠陥が発生し、そのた
め、この欠陥を介してリーク電流が流れやすく、半導体
不揮発性メモリのデータ保持特性に不安が持たれるとい
う課題があった。
導体不揮発性メモリの製造方法では、トンネルドレイン
領域がＬＯＣＯＳ法を用いた素子分離用酸化膜（図２で
は図示せず）に接して形成されているため、半導体基板
に対する高濃度不純物のイオンインプラによる結晶性の
変化と、基板応力を利用してバーズビークを低減させる
素子分離酸化自体の性質による相乗効果により、素子分
離用酸化膜のエッジに素子分離のみの時より大きな応力
が発生する。この応力のある部分でトンネル酸化膜を形
成した場合、トンネル酸化膜中に欠陥が発生し、そのた
め、この欠陥を介してリーク電流が流れやすく、半導体
不揮発性メモリのデータ保持特性に不安が持たれるとい
う課題があった。
【０００６】
【課題を解決するための手段】以上に述べた課題を解決
するために、本発明では半導体不揮発性メモリにおける
トンネルドレイン領域を、ドレイン領域への不純物イオ
ンインプラ注入により注入された不純物の、横方向熱拡
散により形成した。
するために、本発明では半導体不揮発性メモリにおける
トンネルドレイン領域を、ドレイン領域への不純物イオ
ンインプラ注入により注入された不純物の、横方向熱拡
散により形成した。
【０００７】
【作用】上記のごとく、トンネルドレイン領域を、ドレ
イン領域への不純物イオンインプラ注入により注入され
た不純物の横方向熱拡散により形成することにより、素
子分離用酸化膜のエッジにおいて、直接、トンネルドレ
イン領域にイオンインプラを行った時ほどの大きな応力
を発生させることがなくなった。そのため、この応力が
低減された部分でトンネル酸化膜を形成した場合、トン
ネル酸化膜中に殆ど欠陥が発生しないため、欠陥を介し
てリーク電流が流れることがなく、半導体不揮発性メモ
リのデータ保持特性に高信頼性が得られた。
イン領域への不純物イオンインプラ注入により注入され
た不純物の横方向熱拡散により形成することにより、素
子分離用酸化膜のエッジにおいて、直接、トンネルドレ
イン領域にイオンインプラを行った時ほどの大きな応力
を発生させることがなくなった。そのため、この応力が
低減された部分でトンネル酸化膜を形成した場合、トン
ネル酸化膜中に殆ど欠陥が発生しないため、欠陥を介し
てリーク電流が流れることがなく、半導体不揮発性メモ
リのデータ保持特性に高信頼性が得られた。
【０００８】
【実施例】以下に、本発明の実施例を図面に基づいて詳
細に説明する。図１は、本発明の半導体不揮発性メモリ
の製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製
造工程順断面図である。まず、半導体基板１１の上に１
０ｎｍ程度の薄いゲート絶縁膜１２を熱酸化法により形
成する（図１（Ａ））。次に、フローティングゲート電
極である１層目のポリシリコン１３を化学気相成長法に
より形成する。そして、フォトリソグラフ法により１層
目のポリシリコン１３をパターニングする（図１
（Ｂ））。
細に説明する。図１は、本発明の半導体不揮発性メモリ
の製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製
造工程順断面図である。まず、半導体基板１１の上に１
０ｎｍ程度の薄いゲート絶縁膜１２を熱酸化法により形
成する（図１（Ａ））。次に、フローティングゲート電
極である１層目のポリシリコン１３を化学気相成長法に
より形成する。そして、フォトリソグラフ法により１層
目のポリシリコン１３をパターニングする（図１
（Ｂ））。
【０００９】そして、この１層目のポリシリコン１３の
上に容量絶縁膜１４を熱酸化あるいは化学気相成長法に
より形成する。この容量絶縁膜１４上に、コントロール
ゲート電極である２層目のポリシリコン１５を化学気相
成長法により形成する。そして、フォトリソグラフ法に
より２層目のポリシリコン１５をパターニングする（図
１（Ｃ））。さらにイオンインプラ法により、リンをセ
ルフ・アライン的にドレイン領域側の半導体基板１１表
面近傍に注入し、横方向熱拡散して、トンネルドレイン
領域１６を形成する。最後にイオンインプラ法により、
ヒ素をセルフ・アライン的に、半導体基板１１表面近傍
に注入し、ソース領域１７とドレイン領域１８を形成す
る（図１（Ｄ））。
上に容量絶縁膜１４を熱酸化あるいは化学気相成長法に
より形成する。この容量絶縁膜１４上に、コントロール
ゲート電極である２層目のポリシリコン１５を化学気相
成長法により形成する。そして、フォトリソグラフ法に
より２層目のポリシリコン１５をパターニングする（図
１（Ｃ））。さらにイオンインプラ法により、リンをセ
ルフ・アライン的にドレイン領域側の半導体基板１１表
面近傍に注入し、横方向熱拡散して、トンネルドレイン
領域１６を形成する。最後にイオンインプラ法により、
ヒ素をセルフ・アライン的に、半導体基板１１表面近傍
に注入し、ソース領域１７とドレイン領域１８を形成す
る（図１（Ｄ））。
【００１０】
【発明の効果】本発明の半導体不揮発性メモリの製造方
法は、以上説明したように、トンネルドレイン領域を、
ドレイン領域への不純物イオンインプラ注入により注入
された不純物の横方向熱拡散により形成することによ
り、素子分離用酸化膜のエッジで発生する大きな応力発
生を防止することができるようになった。この応力は、
半導体基板に対する高濃度不純物のイオンインプラによ
る結晶性の変化と、基板応力を利用してバーズビークを
低減させる素子分離酸化自体の性質による相乗効果で素
子分離用酸化膜のエッジにおいて大きな応力を発生して
いたものが、直接、トンネルドレイン領域にイオンイン
プラを行わなくなったため、素子分離酸化で発生するレ
ベルまで応力を軽減できるようになったものである。
法は、以上説明したように、トンネルドレイン領域を、
ドレイン領域への不純物イオンインプラ注入により注入
された不純物の横方向熱拡散により形成することによ
り、素子分離用酸化膜のエッジで発生する大きな応力発
生を防止することができるようになった。この応力は、
半導体基板に対する高濃度不純物のイオンインプラによ
る結晶性の変化と、基板応力を利用してバーズビークを
低減させる素子分離酸化自体の性質による相乗効果で素
子分離用酸化膜のエッジにおいて大きな応力を発生して
いたものが、直接、トンネルドレイン領域にイオンイン
プラを行わなくなったため、素子分離酸化で発生するレ
ベルまで応力を軽減できるようになったものである。
【００１１】従って、この応力が低減された部分でトン
ネル酸化膜を形成した場合、トンネル酸化膜中に殆ど欠
陥が発生しないため、欠陥を介してトンネル酸化膜中に
リーク電流が流れやすいという問題が発生せず、半導体
不揮発性メモリのデータ保持特性の高信頼性を得ること
ができた。
ネル酸化膜を形成した場合、トンネル酸化膜中に殆ど欠
陥が発生しないため、欠陥を介してトンネル酸化膜中に
リーク電流が流れやすいという問題が発生せず、半導体
不揮発性メモリのデータ保持特性の高信頼性を得ること
ができた。
【図１】（Ａ）〜（Ｄ）は本発明の半導体不揮発性メモ
リの製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの
製造工程順断面図である。
リの製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの
製造工程順断面図である。
【図２】（Ａ）〜（Ｃ）は従来の半導体不揮発性メモリ
の製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製
造工程順断面図である。
の製造方法を利用した、フラッシュ型ＥＥＰＲＯＭの製
造工程順断面図である。
１１ 半導体基板 １２ 薄いゲート絶縁膜 １３ １層目のポリシリコン １４ 容量絶縁膜 １５ ２層目のポリシリコン １６ トンネルドレイン領域 １７ ソース領域 １８ ドレイン領域
Claims (1)
- 【特許請求の範囲】 【請求項１】 ファーラー・ノルドハイムトンネル電流
をデーターの書き込み・消去に利用したポリシリコン２
層積層型半導体不揮発性メモリにおいて、トンネルドレ
イン領域を、半導体基板表面近傍のドレイン領域への不
純物イオンインプラ注入により注入された不純物の、横
方向熱拡散により形成したことを特徴とする半導体不揮
発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18649891A JPH0536990A (ja) | 1991-07-25 | 1991-07-25 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18649891A JPH0536990A (ja) | 1991-07-25 | 1991-07-25 | 半導体不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536990A true JPH0536990A (ja) | 1993-02-12 |
Family
ID=16189544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18649891A Pending JPH0536990A (ja) | 1991-07-25 | 1991-07-25 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538065B1 (ko) * | 1998-10-27 | 2006-02-28 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 장치 |
-
1991
- 1991-07-25 JP JP18649891A patent/JPH0536990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538065B1 (ko) * | 1998-10-27 | 2006-02-28 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
| US4701776A (en) | MOS floating gate memory cell and process for fabricating same | |
| US4420871A (en) | Method of producing a monolithically integrated two-transistor memory cell in accordance with MOS technology | |
| US4517732A (en) | Method for fabricating an EEPROM | |
| JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH08316347A (ja) | リセスチャンネル構造を有する半導体素子及びその製造方法 | |
| JPS6384168A (ja) | 不揮発性半導体記憶装置 | |
| KR19980053143A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JP2000114404A (ja) | フラッシュメモリおよびその製造方法 | |
| US6492231B2 (en) | Method of making triple self-aligned split-gate non-volatile memory device | |
| US6171927B1 (en) | Device with differential field isolation thicknesses and related methods | |
| JPH01251761A (ja) | 半導体集積回路およびその製造方法 | |
| JPH04211178A (ja) | 半導体装置の製造方法 | |
| JPH07240478A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US20070200165A1 (en) | Floating gate, a nonvolatile memory device including the floating gate and method of fabricating the same | |
| US5641696A (en) | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| KR930001888B1 (ko) | 불휘발성 반도체 기억장치 | |
| JP2924833B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0536990A (ja) | 半導体不揮発性メモリの製造方法 | |
| JP2595058B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06151782A (ja) | 不揮発性半導体記憶装置 | |
| US6486507B1 (en) | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof | |
| JP3869066B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR0172271B1 (ko) | 플래쉬 이이피롬 셀의 제조방법 |