JPH0535590B2 - - Google Patents

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JPH0535590B2
JPH0535590B2 JP61044572A JP4457286A JPH0535590B2 JP H0535590 B2 JPH0535590 B2 JP H0535590B2 JP 61044572 A JP61044572 A JP 61044572A JP 4457286 A JP4457286 A JP 4457286A JP H0535590 B2 JPH0535590 B2 JP H0535590B2
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circuit board
memory
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connectors
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Shinichi Fukushima
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  • Mounting Of Printed Circuit Boards And The Like (AREA)
  • Semiconductor Memories (AREA)
  • Combinations Of Printed Boards (AREA)

Description

【発明の詳細な説明】 <産業上の利用分野> 本発明は、主として電子計算機システムにおけ
る回路基板に例えば増設すべき内部メモリを接続
するのに用いる回路基板の接続装置に関するもの
である。
DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention mainly relates to a circuit board connecting device used for connecting, for example, an internal memory to be added to a circuit board in an electronic computer system.

<従来の技術> 一般的な電子計算機システムにおいては、各ユ
ーザによつてそれぞれ処理内容が異るために、各
ユーザの要望に応じて内部メモリを増設できる構
成とする必要があり、この内部メモリの従来の増
設手段は、メモリ素子を実装したメモリ用回路基
板を、標準準備の回路基板とは別に取付けて増設
できる構成になつている。
<Conventional technology> In a general computer system, since the processing contents differ depending on each user, it is necessary to configure the internal memory to be expanded according to the requests of each user. The conventional expansion means is configured such that a memory circuit board on which a memory element is mounted can be attached and expanded separately from a standard circuit board.

<発明が解決しようとする問題点> 前述のように内部メモリの増設に際して回路基
板を単位として取付け増設する構成になつている
ため、回路基板の枚数が増えてこれの実装構造が
複雑となる問題があり、また、メモリ用回路基板
数が増加するために、メンテナンス処理が煩雑と
なり、更に、ドライバ回路の実装においても複数
の基板に設けなければならない等の種々の問題が
ある。
<Problems to be Solved by the Invention> As mentioned above, when increasing the internal memory, the circuit board is attached and added as a unit, so the number of circuit boards increases and the mounting structure thereof becomes complicated. Furthermore, since the number of memory circuit boards increases, maintenance processing becomes complicated, and furthermore, there are various problems such as mounting of driver circuits must be provided on multiple boards.

<発明の目的> 本発明は、このような問題点に鑑みなされたも
ので、回路基板数を増加することなく、メモリ素
子等を実装した補助回路基板を回路基板に接続し
てメモリを増設することのできる回路基板の接続
装置を提供することを目的とするものである。
<Purpose of the Invention> The present invention has been made in view of these problems, and it is possible to increase memory by connecting an auxiliary circuit board on which memory elements, etc. are mounted to a circuit board, without increasing the number of circuit boards. The object of the present invention is to provide a circuit board connection device that can connect the circuit board.

<問題点を解決するための手段> 本発明の回路基板の接続装置は、前記目的を達
成するために、回路基板に対し補助回路基板を重
合状態で電気的に接続する装置であつて、前記回
路基板の面上に、少なくとも一対のコネクタを互
いに非平行状態に配設するとともに、前記補助回
路基板に、前記回路基板の各コネクタに対応して
これに接続されるコネクタを配設した構成を要旨
とするものである。
<Means for Solving the Problems> In order to achieve the above object, the circuit board connection device of the present invention is a device for electrically connecting an auxiliary circuit board to a circuit board in a superimposed state, which At least one pair of connectors are disposed on the surface of the circuit board in a non-parallel state, and a connector is disposed on the auxiliary circuit board to correspond to and connect to each connector on the circuit board. This is a summary.

<作用> 前記構成とした本発明の回路基板の接続装置
は、例えば電子計算機システムにおいてメモリを
増設したい場合に、メモリ素子を補助回路基板に
実装してこの補助回路基板を回路基板に重ね合せ
る状態で取付けることができるので、メモリ用回
路基板の数を増やすことなくメモリ容量を増大す
ることができる。また、回路基板と補助回路基板
とを電気的に接続して補助回路基板を取付ける一
対のコネクタを、互いに非平行状態に配設してあ
るので、補助回路基盤の回路基板への誤接続を確
実に防止できるものである。
<Function> The circuit board connecting device of the present invention configured as described above can be used, for example, in a state where a memory element is mounted on an auxiliary circuit board and this auxiliary circuit board is superimposed on the circuit board when it is desired to add memory to an electronic computer system. The memory capacity can be increased without increasing the number of memory circuit boards. In addition, the pair of connectors that electrically connect the circuit board and the auxiliary circuit board and attach the auxiliary circuit board are arranged in a non-parallel manner to each other, ensuring that the auxiliary circuit board is not incorrectly connected to the circuit board. This can be prevented.

<実施例> 以下、本発明の好ましい一実施例を図面に基づ
いて詳細に説明する。
<Example> Hereinafter, a preferred example of the present invention will be described in detail based on the drawings.

先ず、回路基板ユニツトを示した第4図により
本発明の技術的背景を説明すると、例えば電子計
算機システムにおけるCPU基板、各種制御基板、
メモリ基板等の各種の回路基板1は、シヤーシユ
ニツト2に並列状態に収納されており、何れの回
路基板1も、シヤーシユニツト2内に対に形成さ
れたガイドレール(図示せず)に保持されて着脱
自在に挿入され、それぞれの下端部に設けられた
コネクタプラグ(図示せず)がシヤーシユニツト
1内のマザーボード上のコネクタジヤツク(図示
せず)に接続され、電気的に接続されている。ま
た、メンテナンスに際しては、各回路基板1毎に
バイパス基板を介在させてユニツト2より導出で
きるようになつている。尚、従来においては、メ
モリの増設に際し前述のようにメモリ増設用の回
路基板を取付けるので、ユニツト2内の相当数の
増設用基板を取付けるためのスペースと接続用の
構成を用意する必要がある。
First, the technical background of the present invention will be explained with reference to FIG. 4 showing a circuit board unit. For example, a CPU board in an electronic computer system, various control boards,
Various circuit boards 1, such as memory boards, are housed in a chassis unit 2 in parallel, and each circuit board 1 is held by a pair of guide rails (not shown) formed in the chassis unit 2 to be attached or removed. A connector plug (not shown) provided at the lower end of each of the plugs is freely inserted and connected to a connector jack (not shown) on the motherboard in the chassis unit 1 for electrical connection. Further, for maintenance, each circuit board 1 is provided with a bypass board so that it can be led out from the unit 2. Conventionally, when adding memory, a memory expansion circuit board is installed as described above, so it is necessary to prepare a space and a connection configuration for installing a considerable number of expansion boards in the unit 2. .

このようなユニツト2に収納して取付ける本発
明の回路基板1は、例えばメモリ用回路基板を示
した第1図のような構成になつている。即ち、下
端部には、前述のマザーボード上のコネクタジヤ
ツクと電気的に接続されるコネクタ3が突設さ
れ、左下部には、RAMチツプ4aをマトリツク
ス状に配列して基板1に直接半田付けすることに
より標準装備された例えば1Mバイトの容量を有
するRAMチツプ群4が設けられている。そし
て、このRAMチツプ群4の周辺の三箇所に、メ
モリを増設するための取付けエリア5a,5b,
5cがそれぞれ設けられているとともに、この各
取付けエリア5a,5b,5cには、それぞれデ
ータバス用コネクタ6a,6b,6cとアドレス
兼制御バス用コネクタ7a,7b,7cとが半田
付けにより取付けられており、データバス用コネ
クタ6a〜6cが水平に位置するアドレスバス兼
制御バス用コネクタ7a〜7cに対し所定角度だ
け傾斜されて相互に非平行状態に配設されてい
る。また、各取付けエリア5a〜5cにおけるそ
れぞれ一対のコネクタ6a,7a,6b,7b,
6c,7cは、何れも同一の配置形状になつてい
る。
The circuit board 1 of the present invention, which is housed and attached to such a unit 2, has a structure as shown in FIG. 1, which shows a memory circuit board, for example. That is, a connector 3 that is electrically connected to the aforementioned connector jack on the motherboard is protruded from the lower end, and RAM chips 4a are arranged in a matrix and soldered directly to the board 1 at the lower left part. As a result, a RAM chip group 4 having a capacity of, for example, 1 Mbyte is provided as standard equipment. Attachment areas 5a, 5b, and
5c, and data bus connectors 6a, 6b, 6c and address/control bus connectors 7a, 7b, 7c are attached to each attachment area 5a, 5b, 5c by soldering. The data bus connectors 6a to 6c are inclined at a predetermined angle with respect to the horizontal address bus and control bus connectors 7a to 7c, and are disposed non-parallel to each other. In addition, a pair of connectors 6a, 7a, 6b, 7b in each mounting area 5a to 5c,
Both 6c and 7c have the same arrangement shape.

また、RAMチツプ群4および各取付けエリア
5a〜5cを囲むようにメモリ制御用IC8aが
L字状に配列して取付けられたIC群8が設けら
れており、このIC群8は、RAMチツプ群4およ
び各ユーザにより個々に増設されるメモリの制御
回路の一部を構成する。
Further, an IC group 8 in which memory control ICs 8a are arranged and attached in an L-shape is provided so as to surround the RAM chip group 4 and each mounting area 5a to 5c. 4 and forms part of a memory control circuit that is individually added by each user.

前記取付けエリア5a〜5cに装着するメモリ
増設用の補助回路基板9には、前記RAMチツプ
群4と同一のRAMチツプ10aを同一形状に配
して半田付けして成るRAMチツプ群10が設け
られていると共に、各取付けエリア5a〜5cの
各一対のコネクタ6a,7a,6b,7b,6
c,7cに対応して一対のコネクタ11,12が
同一形状に配して部品取付面上に設けられてお
り、一方のコネクタ11にはRAMチツプ群10
のデータバスが且つ他方のコネクタ12にはアド
レスバスおよび制御バスがそれぞれ接続されてい
る。
The auxiliary circuit board 9 for memory expansion installed in the mounting areas 5a to 5c is provided with a RAM chip group 10 made of RAM chips 10a identical to the RAM chip group 4 arranged in the same shape and soldered. and each pair of connectors 6a, 7a, 6b, 7b, 6 in each mounting area 5a to 5c.
A pair of connectors 11 and 12 are arranged in the same shape and are provided on the component mounting surface corresponding to the connectors 11 and 7c, and one connector 11 has a RAM chip group 10.
A data bus is connected to the other connector 12, and an address bus and a control bus are connected to the other connector 12, respectively.

そして、回路基板1にメモリを増設したい場合
には、第1図の状態から1点鎖線矢印で示すよう
に補助回路基板9を裏返して各コネクタ11,1
2を例えば取付けエリア5b,5cの対応するコ
ネクタ6b,7b,6c,7cに挿入し、電気的
接続状態に取付ける。この取付け状態を示した第
2図から明らかなように、各RAMチツプ10a
がコネクタ6b,7b,6c,7cの長さにより
両基板1,9間に形成される隙間内に収納される
ことになる、メモリ増設における薄型化を図れ
る。つまり、第4図において示したようにユニツ
ト2内に縦列される各回路基板1の間隙を有効に
利用することになり、ユニツト2を含む装置全体
の小型化を図ることができる。
If you want to add more memory to the circuit board 1, turn over the auxiliary circuit board 9 from the state shown in FIG.
2 are inserted into the corresponding connectors 6b, 7b, 6c, 7c of the mounting areas 5b, 5c, for example, and are mounted in an electrically connected state. As is clear from FIG. 2 showing this installation state, each RAM chip 10a
is accommodated in the gap formed between the two boards 1 and 9 due to the lengths of the connectors 6b, 7b, 6c, and 7c, making it possible to reduce the thickness of the memory expansion. In other words, as shown in FIG. 4, the gaps between the circuit boards 1 arranged in tandem within the unit 2 are effectively utilized, and the entire device including the unit 2 can be downsized.

また、データバス用コネクタ6a〜6cがアド
レス兼接続バス用コネクタ7a〜7cに対し傾斜
して互いに非平行状態に配設されているから、補
助回路基板9の誤挿入によるデータバスとアドレ
スバス並びに制御バスとの誤接続を確実に防止す
ることができる。さらに、各取付けエリア5a〜
5cにおける各一対のコネクタ6a,7a,66
b,7b,6c,7cがそれぞれ同一のピン配列
に形成され、且つ各ピン信号も同一に割当てられ
ているので、補助回路基板9を何れの取付けエリ
ア5a〜5cにも接続可能であり、補助回路基板
9の互換性を得ている。更に又、回路基板1の
RAMチツプ群4と各取付けエリア5a〜5cに
創設される補助回路基板9のRAMチツプ群10
とが、それぞれのRAMチツプ4a,10aが同
一形状に配列された構成になつているので、メン
テナンス性にも優れている。
Further, since the data bus connectors 6a to 6c are arranged at an angle with respect to the address/connection bus connectors 7a to 7c and are not parallel to each other, the data bus, address bus, and Misconnection with the control bus can be reliably prevented. Furthermore, each installation area 5a~
Each pair of connectors 6a, 7a, 66 in 5c
b, 7b, 6c, and 7c are formed in the same pin arrangement, and each pin signal is also assigned the same, so the auxiliary circuit board 9 can be connected to any of the mounting areas 5a to 5c, and the auxiliary circuit board 9 can be connected to any of the mounting areas 5a to 5c. Compatibility of the circuit board 9 has been obtained. Furthermore, the circuit board 1
RAM chip group 4 and RAM chip group 10 of auxiliary circuit board 9 created in each mounting area 5a to 5c.
However, since the RAM chips 4a and 10a are arranged in the same shape, maintainability is also excellent.

次に、電気的構成を示した第3図において、第
1図および第2図と同一若しくは同等のもには同
一の符号を付してあり、以下に詳述する。電子計
算機システムのCPU回路13は、与えられた命
令にしたがつて各種信号を出力して命令処理を行
うもので、このCPU回路13は、回路基板1の
コネクタ3、回路基板1の各データバス用コネク
タ6a〜6cと各補助回路基板9のデータバス用
コネクタ11との各接続部14a,14b,14
c、回路基板1の各アドレスバス兼制御バス用コ
ネクタ7a〜7cと各補助回路基板9のアドレス
バス兼制御バス用コネクタ12との各接続部15
a,15b,15cを介して回路基板1のRAM
チツプ群4および破線で託つた各取付けエリア5
a〜5cにそれぞれ接続された補助回路基板9の
各RAMチツプ群10に接続されている。そし
て、各RAMチツプ群4,10には、CPU回路1
3から双方向性データバスD0〜31、下位アドレ
スデータAL0〜oおよびメモリの内容の読み出しか
らメモリにデータを書き込むかの何れかを示すリ
ード・ライト制御信号R/Wが供給されていると
ともに、各RAMチツプ群4,10を選択するた
めのアドレス比較器16a〜16dから各RAM
チツプ群4,10にチツプ選択信号Sa〜Sdを供
給する。又、スイツチ等で割付けられた各RAM
チツプ群4,10の先頭アドレス設定回路17の
出力と、それぞれ増設された各RAMチツプ群1
0の先頭番地と回路基板1の先頭番地との差を示
す予め設定された定数データK1,K2,K3と
が、加算器18a,18b,18cにおいてそれ
ぞれ加算され、この加算器18a〜18cから出
力されるRAMチツプ群4,10のアドレスの上
位データAa〜Adがアドレス比較器16b〜16
dに供給される。従つて、各アドレス比較器16
a〜16dはCPU回路13からの上位アドレス
データAH0〜3に対応するRAMチツプ群10を選
択する。尚、アドレス比較器16a〜16d、加
算器18a〜18cおよび先頭アドレス設定回路
18は第11のIC群8により構成されている。
Next, in FIG. 3 showing the electrical configuration, the same or equivalent parts as in FIGS. 1 and 2 are given the same reference numerals, and will be described in detail below. The CPU circuit 13 of the electronic computer system outputs various signals in accordance with the given commands and processes the commands. Connecting portions 14a, 14b, 14 between the data bus connectors 6a to 6c and the data bus connectors 11 of each auxiliary circuit board 9
c, each connection part 15 between each address bus/control bus connector 7a to 7c of the circuit board 1 and the address bus/control bus connector 12 of each auxiliary circuit board 9;
RAM of circuit board 1 via a, 15b, 15c
Chip group 4 and each mounting area 5 indicated by broken lines
It is connected to each RAM chip group 10 of the auxiliary circuit board 9 connected to the RAM chips a to 5c, respectively. Each RAM chip group 4, 10 has a CPU circuit 1.
3 supplies bidirectional data bus D 0 to 31, lower address data A L0 to o , and a read/write control signal R/W indicating whether to read the contents of the memory or write data to the memory. In addition, each RAM chip group 4, 10 is selected from address comparators 16a to 16d.
Chip selection signals Sa to Sd are supplied to the chip groups 4 and 10. Also, each RAM allocated by a switch etc.
The output of the start address setting circuit 17 of chip groups 4 and 10 and each additional RAM chip group 1
Preset constant data K1, K2, and K3 indicating the difference between the first address of 0 and the first address of circuit board 1 are added in adders 18a, 18b, and 18c, respectively, and output from these adders 18a to 18c. The upper data Aa to Ad of the addresses of the RAM chip groups 4 and 10 are sent to the address comparators 16b to 16.
d. Therefore, each address comparator 16
A to 16d select the RAM chip group 10 corresponding to the upper address data A H0 to A H3 from the CPU circuit 13. Note that the address comparators 16a to 16d, the adders 18a to 18c, and the head address setting circuit 18 are constituted by the eleventh IC group 8.

いま仮に、電子計算機が第3図に図示する群の
うちの最上位のRAMチツプ群10をアクセスし
た場合、CPU回路13からデータの読み出しか
書き込みかを示すリード・ライト制御信号R/W
とアドレスデータAL,AHとが出力される。ここ
で、アドレス比較器16a〜16dは、出力され
た上位アドレスデータAHと、アドレス設定回路
17と加算器18a〜18cとにより決定された
RAMチツプ群4,10のアドレスの上位データ
Aa〜Adとを比較する。この時、上位アドレスデ
ータAHが最上位に図示したRAMチツプ群10の
アドレスの上位データAbと等しくなるので、第
2のアドレス比較器16bからのみチツプ選択信
号Sbが出力され、最上位に図示するRAMチツプ
群10がアクテイブとなり、アクセスできる。こ
のように、単一の回路基板1にメモリを増設でき
るようにすることにより、メモイ用回路基板の数
を増やすことなくメモリの増設ができ、メモリ制
御回路等も簡単な構成となる。また、メモリ部と
なるRAMチツプ群4,10と制御部を区別して
配置していることにより、回路基板1の機能を容
易に判別でき、メンテナンス性が向上する。
Now, if a computer accesses the highest RAM chip group 10 of the groups shown in FIG.
and address data A L and A H are output. Here, the address comparators 16a to 16d are configured based on the output upper address data A H , the address setting circuit 17, and the adders 18a to 18c.
Upper address data of RAM chip groups 4 and 10
Compare Aa~Ad. At this time, since the upper address data A H is equal to the upper address data Ab of the RAM chip group 10 shown at the top, the chip selection signal Sb is output only from the second address comparator 16b, and the chip selection signal Sb is output from the second address comparator 16b. The RAM chip group 10 becomes active and can be accessed. In this way, by allowing memory to be added to the single circuit board 1, the memory can be added without increasing the number of memory circuit boards, and the memory control circuit and the like can also be configured simply. Further, by separately arranging the RAM chip groups 4 and 10, which serve as memory sections, and the control section, the functions of the circuit board 1 can be easily determined, and maintainability is improved.

<発明の効果> 以上詳述したように本発明の回路基板の接続装
置によると、補助回路基板をコネクタを介して回
路基板に対し重合状態で接続する構成としたの
で、例えば電子計算機システムにおけるユーザの
処理内容の相違によるメモリの増設に適用した場
合、回路基板を新たに設けることなくメモリを増
設することができ、実装構造を極めて簡素化する
ことができ、メンテナンス性が向上する。しか
も、補助回路基板を接続すべき回路基板の一対の
コネクタが、互いに非平行状態に配設されている
ので、補助回路基板を回路基板に対し誤接続する
ことがない。
<Effects of the Invention> As detailed above, according to the circuit board connection device of the present invention, the auxiliary circuit board is connected to the circuit board through the connector in a superimposed state, so that the user When applied to memory expansion due to differences in processing content, memory can be expanded without providing a new circuit board, the mounting structure can be extremely simplified, and maintainability is improved. Furthermore, since the pair of connectors on the circuit board to which the auxiliary circuit board is to be connected are disposed in a non-parallel manner to each other, there is no possibility that the auxiliary circuit board will be connected to the circuit board incorrectly.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図乃至第3図はそれぞれ本発明の回路基板
の接続装置の一実施例を示し、第1図は分解正面
図、第2図は切断側面図、第3図は電気的構成の
ブロツク図、第4図は本発明が適用される基板ユ
ニツトの斜視図である。 1……回路基板、6a〜6c,7a〜7c……
回路基板のコネクタ、9……補助回路基板、1
1,12……補助回路基板のコネクタ。
Figures 1 to 3 each show an embodiment of the circuit board connection device of the present invention, with Figure 1 being an exploded front view, Figure 2 being a cutaway side view, and Figure 3 being a block diagram of the electrical configuration. , FIG. 4 is a perspective view of a substrate unit to which the present invention is applied. 1... Circuit board, 6a-6c, 7a-7c...
Circuit board connector, 9... Auxiliary circuit board, 1
1, 12...Auxiliary circuit board connector.

Claims (1)

【特許請求の範囲】 1 回路基板に対し補助回路基板を重合状態で電
気的に接続する装置であつて、前記回路基板の面
上に、少なくとも一対のコネクタを互いに非平行
状態に配設するとともに、前記補助回路基板に、
前記回路基板の各コネクタに対応してこれに接続
されるコネクタを配設したことを特徴とする回路
基板の接続装置。 2 回路基板に、複数枚の補助回路基板をそれぞ
れ接続する取付けエリアを設けるとともに、この
各取付エリアに、それぞれ一対のコネクタを同一
形状に配して設けたことを特徴とする特許請求の
範囲第1項記載の回路基板の接続装置。
[Scope of Claims] 1. A device for electrically connecting an auxiliary circuit board to a circuit board in a superimposed state, which comprises at least one pair of connectors disposed non-parallel to each other on the surface of the circuit board, and , on the auxiliary circuit board;
A circuit board connection device characterized in that a connector is provided corresponding to each connector of the circuit board to be connected to the connector. 2. The circuit board is provided with mounting areas for connecting a plurality of auxiliary circuit boards, and each mounting area is provided with a pair of connectors arranged in the same shape. The circuit board connection device according to item 1.
JP61044572A 1986-02-28 1986-02-28 Circuit board connector Granted JPS62202594A (en)

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JP61044572A JPS62202594A (en) 1986-02-28 1986-02-28 Circuit board connector

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