JPH05342098A - データ処理システムおよび主記憶制御装置 - Google Patents

Abstract

(57)【要約】 【目的】データ処理ユニット19と主記憶装置18とを，そ
れぞれリピータビリティのある構成としたベクトル計算
機などのデータ処理システムおよび主記憶制御装置に関
し，アドレスが降順のブロックアクセスについても昇順
のブロックアクセスと同様に可能とすることを目的とす
る。 【構成】データ処理ユニット19が複数の主記憶装置18上
における連続アドレスのデータを降順にアクセスする際
に，主記憶制御装置10内でその降順のブロックアクセス
を検出し，アクセス要求アドレスを修飾することによ
り，アクセス要求アドレスを昇順のブロックアクセスに
おけるアクセス要求アドレスに対応するアドレスに変換
する。これにより，各主記憶装置18と各データ処理ユニ
ット19間の降順のブロックアクセスに係るデータ転送を
可能にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，配列のインデックスの
増分を負にして配列をアクセスするときのベクトル計算
機等の主記憶アクセスを制御するデータ処理システムお
よび主記憶制御装置に関する。

【０００２】近年の数値シミュレーションを始めとする
大規模数値計算の要求は，自動ベクトル化付きのコンパ
イラによって裾野が広がりつつあり，使い易いスーパー
コンピュータということで，ますます高い自動ベクトル
化率とスカラ計算機に対する性能向上率を達成できるハ
ードウェアが求められている。数値計算用の高級言語と
してもＦＯＲＴＲＡＮ７７やＣ言語などが採用されるよ
うになり，繰り返し処理の中での繰り返し変数の増分を
マイナスとすることも許されるようになってきた。この
ようなプログラムのベクトル性能の向上が求められてい
る。

【０００３】

【従来の技術】従来の複数のデータ処理ユニットを並列
に動かして論理的に１つのデータ処理ユニットのように
使用するベクトル計算機の主記憶アクセス制御方式にお
いては，配列データのアドレスを主記憶上でマイナス方
向に連続してアクセスする場合に，主記憶装置側でのア
ラインの制御がアドレスが昇順の場合と降順の場合とで
異なるため，降順の場合にはブロックアクセスにできな
かった。

【０００４】

【発明が解決しようとする課題】したがって，従来技術
では，アドレス発生回路を複数同時に使用して，降順に
連続するアドレスを同時に求めていた。すなわち，連続
アドレスのアクセスであるにもかかわらず，各エレメン
ト毎に主記憶制御装置内のアドレス発生回路と主記憶優
先順位決定回路のアクセスポートを使用することとな
り，それらの数の制限から，データバスがあいていても
主記憶アクセスのリクエストをそれ以上出せないという
問題を生じていた。

【０００５】本発明は，複数のデータ処理ユニットを協
働させて，論理的に一つの装置として動作させるモード
を持つベクトル計算機などを備えたシステムにおいて，
配列のインデックスを逆順に連続アクセスする場合にブ
ロックアクセスを可能とすることにより，ベクトルアク
セスの効率を上げることを目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１に示すシステムは，１または複数の主記
憶制御装置１０と，複数の主記憶装置（ＭＳＵ）１８−
０，１８−１，…と，複数のデータ処理ユニット（ＤＰ
Ｕ）１９−０，１９−１を備えている。各主記憶装置１
８と各データ処理ユニット１９とは，データバス２１を
介して接続されている。

【０００７】データ処理ユニット１９と主記憶装置１８
とは，それぞれリピータビリティのある構成になってお
り，複数のデータ処理ユニット１９が論理的に結合され
て，より大きな１つのデータ処理ユニットとして動作可
能になっている。

【０００８】主記憶制御装置（ＭＣＵ）１０は，命令制
御部２０による指示により，データ処理ユニット１９と
主記憶装置１８間のデータ転送を制御する。主記憶制御
装置１０は，主記憶装置１８にアクセスするアドレスを
生成するアドレス発生回路１１と，そのアドレス発生回
路１１が出力するアクセス・リクエストを受け付け主記
憶装置１８へのアクセス競合を管理する主記憶優先順位
決定回路１７とを備えている。命令制御部２０は，主記
憶制御装置１０内にあっても，外部にあってもどちらで
もよい。

【０００９】アドレス発生回路１１におけるアドレス保
持レジスタ（ＬＡＨＲ）１２は，複数の主記憶装置１８
にまたがる連続したアドレスのアクセスに対し，その先
頭アドレスを保持するレジスタである。インデックスア
ドレスレジスタ１３は，連続したアドレスのアクセス単
位である各データエレメント間の距離に関係する正また
は負の増分値に関する値が設定されるレジスタである。

【００１０】加算回路１４は，ブロックアクセスのアク
セス単位ごとにアドレス保持レジスタ１２の値と，イン
デックスアドレスレジスタ１３の値（またはそれを定数
倍した値）とを加算する。その出力は，アドレス保持レ
ジスタ１２に再設定される。

【００１１】降順ブロックアクセス検出回路１５は，イ
ンデックスアドレスレジスタ１３の値または命令制御部
２０からの命令をデコードした信号により，連続したア
ドレスに対するアクセスの要求が降順であるか否かを検
出する回路である。

【００１２】アドレス変換回路１６は，降順ブロックア
クセス検出回路１５が降順のブロックアクセスであるこ
とを検出した場合に，ブロックアクセス幅に基づいて，
アクセス要求アドレスを昇順のブロックアクセスに対応
するアドレスに変換する回路である。主記憶優先順位決
定回路１７は，アドレス発生回路１１からのアクセス・
リクエストを受け付け，競合制御を行って，主記憶装置
１８へリクエスト信号を送出する。

【００１３】アドレス発生回路１１内にアドレス変換回
路１６を設ける代わりに，アドレス発生回路１１から主
記憶優先順位決定回路１７へのアクセスリクエストおよ
び各主記憶装置１８に対するアクセスリクエストに，降
順ブロックアクセス検出回路１５で検出した降順のブロ
ックアクセスであることを示す信号を付加し，主記憶装
置１８側で，データの送り先をコントロールするように
してよい。

【００１４】

【作用】従来技術では，各主記憶装置１８に分散して配
置された連続アドレスのデータを，データ処理ユニット
１９へ送る場合，データエレメントに対するアドレスが
昇順の場合には，何ら問題はなかったが，降順の場合に
は，昇順のときと各アドレスのデータの送り先が異なる
ため，複数エレメントを同時に送るブロックアクセスを
実現することはできなかった。

【００１５】本発明では，複数のデータ処理ユニット１
９が主記憶装置１８上における連続アドレスのデータを
降順にアクセスする際に，主記憶制御装置１０内で降順
の連続したアドレスに対するアクセスの要求である降順
のブロックアクセスを検出し，主記憶制御装置１０内で
アクセス要求アドレスを修飾することにより，アクセス
要求アドレスを昇順のブロックアクセスにおけるアクセ
ス要求アドレスに対応するアドレスに変換するので，以
後のアクセス処理では，昇順および降順のブロックアク
セスを同様に扱うことができるようになり，昇順だけで
なく降順のブロックアクセスについてもデータ転送が可
能になる。

【００１６】また，降順ブロックアクセス検出回路１５
で検出した降順のブロックアクセスを，主記憶装置１８
に対するアクセスリクエストにより指示するようにして
も，主記憶装置１８においてデータの送り先を正しく認
識することができるので，降順ブロックアクセスを実現
することができる。

【００１７】

【実施例】図２は，本発明の実施例によるシステム構成
例を示している。図２において，図１と同符号のものは
図１に示すものに対応し，２２は図１に示すアドレス発
生回路１１を複数持つアドレス発生部，２３はアクセス
のパイプライン制御を行うアクセスパイプライン制御
部，２４は各主記憶装置１８へリクエスト信号を送るた
めのリクエストバス，２５−０，２５−１はベクトルデ
ータが設定されるベクトルレジスタ，２６−０，２６−
１はベクトル計算機における演算器を表す。

【００１８】図２に示すシステムでは，主記憶装置１８
が４つあり，全体で一つの主記憶装置として機能し，ま
た，データ処理ユニット１９が２つあり，これが論理的
に一つのデータ処理ユニットとして機能する。この例の
場合，具体的には，データ処理ユニット１つで，一つの
パイプライン当たり４つのエレメントを処理するベクト
ル計算機である。したがって，全体で一つのパイプライ
ン当たり８つのエレメントを並列処理できるベクトル計
算機ということになる。

【００１９】データ処理ユニット１９と主記憶装置１８
との間のデータ転送を司るアクセスパイプライン制御部
２３とアクセスパイプラインのアドレス発生部２２と
は，主記憶制御装置１０内にあり，さらに，このアクセ
スパイプラインは少なくとも２つ以上あり，主記憶制御
装置１０から各主記憶装置１８に対するリクエストバス
２４は，各主記憶装置１８に対して２本あり，各主記憶
装置１８とデータ処理ユニット１９との間のデータバス
２１は，８バイトバスが少なくとも２組あるとする。

【００２０】また，簡単のため以下では主記憶装置１８
からデータ処理ユニット１９へデータをロードする場合
を説明するが，データ処理ユニット１９から主記憶装置
１８へデータをストアする場合も同様で，データの転送
方向のみの問題であることは言うまでもない。

【００２１】基本となるデータの幅を８バイトとする
と，一つの主記憶装置（ＭＳＵ）１８当たり８バイトで
インターリーブさせ，４ＭＳＵでは３２バイトにインタ
ーリーブしている構造になっているものとする。すなわ
ち，各主記憶装置に対し８バイトずつ昇順にアドレスが
振られており，ＭＳＵ番号を８倍したアドレスから始ま
る８バイトを各主記憶装置は保持していることになる。

【００２２】この場合のブロックアクセスとは，８バイ
トデータを８エレメント分一度にアクセスするものであ
るから，主記憶制御装置（ＭＣＵ）１０内では，合計６
４バイトのデータを一つリクエストとして扱う。その一
つのリクエストのアドレスは，６４バイト内のどこであ
っても６４バイト境界でアクセスするものとすれば，デ
ータ処理ユニットに送られるデータ全体は同じである。
しかし，図２に示すようなシステム構成の場合には，ど
ちらのデータ処理ユニット（ＤＰＵ０）１９−０，（Ｄ
ＰＵ１）１９−１にどのデータを送るべきなのかが，リ
クエストの先頭アドレスによって異なってくる。

【００２３】例えば，エレメント０〜３はＤＰＵ０で処
理するのでそちらに送り，エレメント４〜７はＤＰＵ１
に送る。先頭アドレスの６４バイト内のアドレスが１６
である場合の昇順ブロックアクセスの例を図３に示して
ある。

【００２４】この場合，バイト位置で言うと１６〜４７
はＤＰＵ０に送り，４８〜６３，０〜１５はＤＰＵ１に
送る必要がある。（正確にいうならば，バイト０〜１５
は，最初のリクエストでは必要のないデータであるが，
２回目以降は必要となるので，制御の統一性から言っ
て，いずれの場合も必要であるとして扱った方が単純で
ある。）このために，各主記憶装置（ＭＳＵ）に対して
１６バイトのリクエストとして８バイト単位のアドレス
を送れば，各主記憶装置（ＭＳＵ）上で，６４バイトブ
ロックを構成する２つの８バイトデータの内どちらをデ
ータ処理ユニットの０に送ればよいのか判断することが
できる。もちろん，この判断を主記憶制御装置（ＭＣ
Ｕ）側で行って，主記憶装置に対して２つの８バイトリ
クエストを出すこともできる。

【００２５】主記憶制御装置（ＭＣＵ）と各主記憶装置
（ＭＳＵ）との分担次第で，６４バイトブロックアクセ
スをいかに実現するかについては，以上述べたように幾
つかの解があるが，ここでの問題はどちらの装置で判断
するにせよ，ＭＳＵがデータの送り先を正しく認識でき
ることである。

【００２６】ところで，以上述べた６４バイト・ブロッ
クアクセスはエレメント番号に対して昇順のアドレスを
持っていた。しかし，降順の場合で図４に示すように先
頭アドレスがバイト１６の位置にある場合は，バイト位
置で言うと０〜２３と５６〜６３をＤＰＵ０に送り，２
４〜５５をＤＰＵ１に送る必要がある。したがって，昇
順の場合と同じ制御を行うと，ＭＳＵ２のデータ以外は
誤ったデータ処理ユニット（ＤＰＵ）へと送られてしま
う。そうならないように，なるべく単純な方法でデータ
の行き先を正しく示すことが求められている。

【００２７】そこで図３および図４に示すように，アド
レスが降順の６４バイト・ブロックアクセスも，単純な
方法で，アドレスが昇順の６４バイト・ブロックアクセ
スと同様に処理できるようにする。

【００２８】昇順の場合も降順の場合も，各ＤＰＵに送
るデータはそれぞれ３２バイトずつであり，そのアドレ
スは連続している。この点が重要である。昇順の場合
は，バイト位置１６から始まる３２バイトがＤＰＵ０に
送られるのに対し，降順の場合は，バイト位置５６から
始まる３２バイトをＤＰＵ０に送ればよいわけである。
この変換後のリクエスト・アドレス位置は，１６という
先頭アドレス位置に対してブロックの大きさである３２
を加え，さらに１６から始まる８バイトが自分自身に送
られることを考慮して，この８も加えれば，「１６＋３
２＋８＝５６」より５６と求まるのである。

【００２９】この式を一般的に表すと，ＬＡを元の先頭
アドレス，ＢＡＷをブロックアクセス幅，ＤＩＳＴをエ
レメント間の距離とし，次のようになる。すなわち，変
換後の先頭アドレスＬＡ’は， ＬＡ’＝ＭＯＤ（ＬＡ＋ＢＡＷ／２＋ＤＩＳＴ，ＢＡＷ） ……〔式１〕 である。ここで，ＭＯＤ（Ａ，Ｂ）は，ＡをＢで割った
ときの整数剰余である。ＤＩＳＴを加えるのは，ＤＩＳ
Ｔは一つのエレメントの占めるデータ幅であり，ＬＡか
らＬＡ＋ＤＩＳＴ−１までのバイト位置はＤＰＵ０に送
るべきデータであるからである。さらに，ＤＰＵ１へ送
るデータの幅を加えればＤＰＵ０へ送るデータの先頭ア
ドレスを求めたことになるので，ブロックアクセス幅の
１／２が一つのＤＰＵに送られるデータ幅であることか
ら，ＢＡＷ／２を加える。ＭＯＤを取るのは，６４バイ
ト境界を越えないようにするためである。

【００３０】上記〔式１〕により変換後の先頭アドレス
が求まれば，あとは通常の昇順の６４バイト・ブロック
アクセスと同様に，ベクトルアクセスのアドレスを生成
する部分から主記憶制御装置（ＭＣＵ）にリクエストを
出し，さらにＭＣＵからＭＳＵに対してリクエストを出
す。これによって，６４バイト内で必要な３２バイト・
データが各ＤＰＵに対して送られることになる。

【００３１】以上に述べた原理では，データ処理ユニッ
ト（ＤＰＵ）が２つの場合にしか問題を解決できない。
何故ならば，昇順・降順に関係なく先頭アドレスの示す
ポイントがブロックを２つに分けるポイントを示すよう
にしたのであって，データ処理ユニットが３つ以上ある
ときには，ブロックを３つ以上に分けなければならず，
ブロックが３つ以上のときには，昇順の場合と降順の場
合では，ブロック分けは一致しても，ブロックを要求す
るデータ処理ユニットの番号は，一カ所しか一致しない
からである。

【００３２】したがって，アラインを行う主記憶装置
（ＭＳＵ）側に，アドレスの昇順・降順の区別が伝わら
なければ，双方の場合で的確にアラインして，データ処
理ユニットにデータを転送することはできない。そこ
で，データ処理ユニットが一般に複数の場合には，ベク
トルの命令制御部２０またはアドレス発生部２２にて，
降順のブロックアクセスを検出した際に，アドレス発生
部２２から主記憶優先順位決定回路１７に対するアクセ
ス・リクエストと，さらに主記憶装置１８に対するアク
セス・リクエストのタグ情報とにブロックアクセスのア
ドレスが降順であることを示すタグ情報を付加すること
により，降順のブロックアクセスを可能とする。もちろ
ん，昇順のブロックアクセスと降順のブロックアクセス
とで主記憶装置１８に対するリクエストのオペコードを
変えても同じである。

【００３３】図５は，主記憶制御部（ＭＣＵ）内に設け
られたベクトルアクセス・アドレス発生部と主記憶優先
順位決定回路の概略を表わしている。８エレメントのラ
ンダムアクセスを行うため，８つのアドレス生成用の全
加算器（ＣＰＡ０〜７）が設けられており，その内の２
つＣＰＡ０とＣＰＡ１とだけが，ブロックアクセス用の
アドレスを発生できる仕組みになっている。ここで，ア
ドレスは３２ビットあり，負のディスタンスは２の補数
表現されているものとする。したがって，これらの全加
算器（ＣＰＡ０〜７）は，３２ビットの加算を行う際
に，ビット０からの桁あふれは無視するものとする。

【００３４】アドレス保持レジスタ１２（ＬＡＨＲ：Le
ading Address Hold Register ）にはベクトル命令制御
部（図２に示す命令制御部２０）より送られたベクトル
アクセス命令のオペランドのうちアクセスの先頭アドレ
スが入り，インデックスアドレスレジスタ１３（ＩＡ
Ｒ：Index Address Register）にはディスタンスアクセ
スの場合に，やはりベクトル命令制御部より送られたオ
ペランドのディスタンスが入る。

【００３５】そして，ディスタンスが±８であるときに
は，連続データを６４バイトでブロックアクセスする。
ディスタンスが＋８の場合には，そのままＬＡＨＲの内
容と，ＩＡＲをシフタ５０−１，５０−２…により３ビ
ットシフトした内容とを加えてリクエストアドレスを発
生する。そのアドレスを次のタイミングでＬＡＨＲに取
り込み，順次アドレスを６４ずつインクリメントしてブ
ロックアクセスの先頭アドレスを生成して行く。このと
き，図中のアドレス変換回路１６−０，１６−１は何も
せず，アドレスを素通しさせる。

【００３６】ところが，ディスタンスが−８の場合に
は，ＩＡＲの先に付けられた−８ディスタンスを検出す
る降順ブロックアクセス検出回路１５−０，１５−１
が，−８ディスタンスを検出するのでアドレス変換回路
１６−０，１６−１のセレクタが動作して，前述した変
換論理を経てモディファイされたアドレスのほうをリク
エストとして出力する。

【００３７】ＬＡＨＲには毎クロックサイクル，ＬＡＨ
Ｒの内容とＩＡＲの内容を３ビットシフト（８倍）した
ものが加算されて，再びＬＡＨＲに取り込まれるという
動作を繰り返す。すなわち，降順のブロックアクセスの
場合には，ＬＡＨＲに取り込まれる値は，毎回６４デク
リメントされる。

【００３８】ここで，注意すべきことは，全加算器（Ｃ
ＰＡ）の出力からＬＡＨＲに戻るアドレスパスには前記
のアドレス変換回路１６は入っていない点である。この
ように構成した場合には，一つの−８ディスタンスアク
セスの命令が終わるまで，毎回のリクエスト毎にアドレ
ス変換回路１６でアドレス変換を施さなければならな
い。しかし，このように構成する必然性はなく，ＣＰＡ
の出力の直後にアドレス変換回路１６があって，その出
力をＬＡＨＲに戻しつつ主記憶優先順位決定回路１７に
リクエストしてもよい。その場合には，最初の一回のリ
クエストにだけアドレス変換を施し，２回目以降のリク
エストにはアドレス変換を施さないように制御しなけれ
ばならない。

【００３９】また，ＬＡＨＲにベクトル命令制御部から
アクセスの先頭アドレスが送られてきた時点で一回だけ
アドレス変換を行うという制御でも構わない。その場合
は，もう少し手前のベクトル命令制御部で既に−８ディ
スタンスを検出しておく必要があるだけである。その
他，図５の中で各ＭＳＵに対するリクエストバスにリク
エストが乗せられるまでの間ならば，即ちリクエストバ
ス毎にブロックアクセスのリクエストが分解されてしま
う前までならば，どこで変換しても構わない。

【００４０】これは，主記憶装置（ＭＳＵ）側の制御に
よるが，６４バイトブロックを４つの主記憶装置に各々
１６バイトのブロックでアクセスする場合を考える。こ
の場合，主記憶制御装置（ＭＣＵ）は各ＭＳＵに対して
１６バイトアクセスであるというオペコードと８バイト
単位のアドレスとをリクエストとして送る。各ＭＳＵ
は，この先頭アドレス位置と自分のＭＳＵ番号とから，
１６バイトブロックの前半８バイトと後半８バイトとを
どちらのデータ処理ユニットに送るかを判断し，データ
をアラインした上で各データ処理ユニットに対して８バ
イトずつ合計１６バイトのデータを１リクエストに対し
て送る。

【００４１】主記憶装置（ＭＳＵ）内での１６バイトデ
ータをアラインする論理について，図６に従って説明す
る。図６において，６０はリクエスト制御部，Ｍ０〜Ｍ
３は独立にアクセス可能なようにリクエストとデータの
バスがついているメモリモジュールである。メモリモジ
ュールＭ０〜Ｍ３はさらにバンクからなる。

【００４２】これらのモジュールに対するアドレス付け
は，４ＭＳＵ構成であるならば，各モジュールが８バイ
ト幅であるので，Ｍ１のアドレスの下位１２８バイト
が，Ｍ０のアドレスの下位１２８バイトのアドレスより
も３２バイト大きいという関係になる。Ｍ２，Ｍ３も同
様である。また，各ＭＳＵは，ＭＳＵ番号×８バイトの
下位３２バイト内のアドレスを持つ。

【００４３】ブロックアクセス時，リクエストＲeq０
は，Ｄata0, Ｄata1に対応させ, リクエストＲeq１は，
Ｄata2, Ｄata3に対応させる。各ＭＳＵの１６バイトデ
ータを，８バイトずつＵＰＰＥＲ／ＬＯＷＥＲに分けて
考える。このとき，ＬＯＷＥＲ側の８バイトデータをＤ
ＰＵ０側に送る条件は，ＭＳＵのＩＤ２ビット(MSU＿ID
O, MSU＿IDI)と，ブロックアクセスの先頭アドレスのビ
ット２８，２７，２６( LA＿28, LA＿27, LA＿26) によ
って決まる。その条件を求めると，図７の（イ），
（ロ）に示すようになる。

【００４４】図７の（イ）は，ＬＯＷＥＲ側のモジュー
ルのデータの行き先を示しており，図中の０・１は行き
先のＤＰＵ番号を示している。ＬＯＷＥＲ側のモジュー
ルとは，偶数モジュールＭ０，Ｍ２を意味する。図７の
（ロ）は，ＬＯＷＥＲ側のモジュールのデータの行き先
がＤＰＵ０であることを示す信号（DPU0＿DATA＿LOWER
＿SEL ）を生成する論理を示している。

【００４５】したがって，図６の（ロ）に示すような回
路でアラインを行うことにより，各ＭＳＵの１６バイト
ブロックの所望の８バイトが，それぞれ正しいＤＰＵへ
と送られることとなる。図６の（ロ）において，M0＿Da
ta〜M3＿Dataは各メモリモジュールＭ０〜Ｍ３の出力デ
ータ，Req0＿Address ＿Bit25 は，リクエストアドレス
の第２５ビット，Req0＿DPU0＿Lower ＿SEL は，ＬＯＷ
ＥＲ側のモジュールのデータの行き先がＤＰＵ０である
ことを示す信号を表す。なお，図６の（ロ）では，説明
を簡単化するため１６バイト・ブロックアクセス以下
は，考慮に入れていない。

【００４６】主記憶装置（ＭＳＵ）にブロックアクセス
がアドレスが昇順か降順かを示す情報を送る場合には，
同じ先頭アドレスのブロックアクセスでも，昇順の場合
と降順の場合とで異なるアラインを行う。この場合は，
１６バイトブロックアクセスをＭＣＵからＭＳＵに送る
ときに，オペコードに昇順の１６バイトブロックアクセ
スと降順の１６バイトブロックアクセスとを設ける。そ
して，ＭＳＵ内のアラインは，昇順の場合には図７の
（ロ）に示す論理に従って行い，降順の場合には，図７
の（ニ）に示す論理に従って行えばよい。

【００４７】降順ブロックアクセスの場合のＬＯＷＥＲ
側のモジュールのデータの行き先は，図７の（ハ）に示
すようになる。ＭＣＵ側のリクエストバスを，８バイト
単位で使い，６４バイトブロックを８つの８バイトリク
エストに分解する場合，ＭＣＵ側のリクエストバスをＤ
ＰＵ毎に管理することが可能である。６４バイトブロッ
クアクセスを行うためには，図２に示すように少なくと
も８つのＭＳＵリクエストバス２４が必要であるから，
ＭＳＵ０−０をＤＰＵ０側のリクエストバスとして，Ｍ
ＳＵ０−１をＤＰＵ１側のリクエストバスとして固定的
に使うことが可能である。そうすれば，ＭＳＵ０−０に
送出するリクエストのアドレスとＭＳＵ０−１に送出す
るリクエストのアドレスを，同じ６４バイトブロック内
で３２バイトずらすことにより，望みのＤＰＵに望みの
データを送らせることが可能である。

【００４８】ＤＰＵ内でのデータアラインは，図３の
（ハ）および図４の（ハ）から明らかなように，同じブ
ロックアクセスでもアドレスが昇順の場合と降順の場合
とでは異なる。しかし，ここでのアライン方法は，原理
的には従来のブロックアクセス時のアライン方法と同じ
でよい。すなわち，各エレメント毎にブロックの先頭ア
ドレスとディスタンス値より，自エレメントの先頭アド
レス位置を求め，それによりエレメント対応にどこのＭ
ＳＵバスからデータを取って来るのか示すアラインＩＤ
を作成する。このＩＤに従ってデータを入れ替えればよ
い。この制御方法については既知であるので，これ以上
詳述しない。

【００４９】図８は，図１に示すアドレス変換回路１６
の例を示している。図８に示す BIT＿28〜 BIT＿26は，
先頭アドレスのビット２８〜２６，BIT ＿P3は，その部
分を含むパリティビットを表す。MODIFIED＿BIT ＿xx
は，アドレス変換後の対応するビットを表している。

【００５０】この変換回路の論理は，前述した〔式１〕
に基づいてビット２８に対して５を加え，ビット２５へ
のキャリーを無視することによって求められる。すなわ
ち，前述の〔式１〕に，ＢＡＷ＝６４，ＤＩＳＴ＝８を
代入すると， ＬＡ’＝ＭＯＤ（ＬＡ＋３２＋８，６４）＝ＭＯＤ（Ｌ
Ａ＋４０，６４） となる。アドレスのビット３１がバイト位置を示すもの
とすれば，変換後の先頭アドレスＬＡ’は，ＬＡに対し
てビット２８に５を加えて，ビット２５へのキャリーを
無視したものとなる。６４の整数剰余をとることは，ビ
ット２６まででラップアラウンドさせるのと同じであ
り，ビット３１に４０を加えるのは，ビット２８に５を
加えるのと等価であるからである。したがって，変換後
のビットは，以下のようになる。次式において, “¬”
は反転値を表す。

【００５１】 MODIFIED＿BIT ＿28＝¬BIT ＿28 MODIFIED＿BIT ＿27＝¬BIT ＿27・BIT ＿28＋BIT ＿27・¬BIT ＿28 MODIFIED＿BIT ＿26＝¬BIT ＿26・¬BIT ＿27＋¬BIT ＿26・¬BIT ＿28 ＋BIT ＿26・BIT ＿27・BIT ＿28 MODIFIED＿BIT ＿P3＝¬BIT ＿P3・BIT ＿28・¬BIT ＿27 ＋BIT ＿P3・¬BIT ＿28＋BIT ＿P3・BIT ＿27 図９は，図１に示す降順ブロックアクセス検出回路１５
の例を示している。

【００５２】図９におけるDISTANCE＿BIT ＿0 〜DISTAN
CE＿BIT ＿29は，インデックスアドレスレジスタ１３に
格納されるデータエレメント間の距離を示す値の第０ビ
ットから第２９ビットを表している。ビット３０，３１
は無視している。負数は，２の補数表現で表されるの
で，−８を検出するために，“1111……10XX”（Ｘはド
ントケア）を検出する。すなわち，第２９ビットが０，
それより上位のビットがすべて１であるときに，降順の
ブロックアクセスを示す＋MINUS ＿BLOCK 信号を“１”
にする。

【００５３】

【発明の効果】以上説明したように，本発明によれば，
アドレスの変換回路と降順のブロックアクセスを検出す
る回路を付け加える，または降順のブロックアクセスを
検出する回路とそれをＭＳＵに対して指示する手段とＭ
ＳＵ内でそれに従ってアラインを変更する手段とを付け
加えるだけで，降順のブロックアクセスの場合も昇順の
ブロックアクセスと同様に制御することが可能となり，
例えばベクトル計算機における降順の連続アドレスのア
クセスで使用するベクトル・アクセス・アドレス発生回
路およびＭＣＵのベクトル・アクセス・ポートが減るた
め，残りのベクトル・アクセス・アドレス発生回路およ
びＭＣＵのベクトル・アクセス・ポートを使用して，同
時に異なるアクセス命令を実行することができるように
なる。したがって，アクセスパイプラインの性能向上に
寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の実施例によるシステム構成例を示す図
である。

【図３】本発明の実施例に係る昇順ブロックアクセスの
説明図である。

【図４】本発明の実施例に係る降順ブロックアクセスの
説明図である。

【図５】本発明の実施例に係る主記憶制御装置の要部構
成図である。

【図６】本発明の実施例に係る主記憶装置でのアライン
説明図である。

【図７】本発明の実施例に係る主記憶装置でのデータの
行き先説明図である。

【図８】本発明の実施例に係るアドレス変換回路の例を
示す図である。

【図９】本発明の実施例に係る降順ブロックアクセス検
出回路の例を示す図である。

【符号の説明】

１０ 主記憶制御装置 １１ アドレス発生回路 １２ アドレス保持レジスタ １３ インデックスアドレスレジスタ １４ 加算回路 １５ 降順ブロックアクセス検出回路 １６ アドレス変換回路 １７ 主記憶優先順位決定回路 １８−０〜１８−３ 主記憶装置 １９−０，１９−１ データ処理ユニット ２０ 命令制御部 ２１ データバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２つのデータ処理ユニット(19)と，複数
   の主記憶装置(18)と，前記各主記憶装置(18)と前記各デ
   ータ処理ユニット(19)とを各々結ぶデータバス(21)と，
   該データバス(21)を使用して前記主記憶装置(18)と前記
   データ処理ユニット(19)との間でデータ転送を制御する
   １または複数の主記憶制御装置(10)とを有し，前記２つ
   のデータ処理ユニット(19)は，論理的に結合することに
   より，より大きな１つのデータ処理ユニットとして動作
   可能とされたデータ処理システムにおいて，前記２つの
   データ処理ユニット(19)が前記複数の主記憶装置(18)上
   における連続アドレスのデータを降順にアクセスする際
   に，前記主記憶制御装置(10)内で降順の連続したアドレ
   スに対するアクセスの要求である降順のブロックアクセ
   スを検出する手段(15)と，降順のブロックアクセスを検
   出した場合に，前記主記憶制御装置(10)内でアクセス要
   求アドレスを修飾することにより，アクセス要求アドレ
   スを昇順のブロックアクセスにおけるアクセス要求アド
   レスに対応するアドレスに変換する手段(16)とを備え，
   前記各主記憶装置(18)と前記各データ処理ユニット(19)
   間の昇順および降順のブロックアクセスに係るデータ転
   送を可能にしたことを特徴とするデータ処理システム。
2. 【請求項２】 主記憶装置(18)にアクセスするアドレス
   を生成するアドレス発生回路(11)と，そのアドレス発生
   回路(11)が出力するアクセスリクエストを受け付け主記
   憶装置(18)へのアクセス競合を管理する主記憶優先順位
   決定回路(17)とを備え，複数のデータ処理ユニット(19)
   と複数の主記憶装置(18)との間のデータ転送を制御する
   主記憶制御装置(10)において，複数の主記憶装置(18)に
   またがる連続したアドレスのアクセスに対し，その先頭
   アドレスを保持するアドレス保持レジスタ(12)と，連続
   したアドレスのアクセス単位である各データエレメント
   間の距離に関係する正または負の増分値に関する値が設
   定されるインデックスアドレスレジスタ(13)と，ブロッ
   クアクセスのアクセス単位ごとに前記アドレス保持レジ
   スタ(12)の値を，前記インデックスアドレスレジスタ(1
   3)の値によって更新する加算回路(14)と，前記インデッ
   クスアドレスレジスタ(13)の値または命令をデコードし
   た信号により，連続したアドレスに対するアクセスの要
   求が降順であるか否かを検出する降順ブロックアクセス
   検出回路(15)と，該降順ブロックアクセス検出回路(15)
   が降順のブロックアクセスであることを検出した場合
   に，ブロックアクセス幅に基づいて，アクセス要求アド
   レスを昇順のブロックアクセスに対応するアドレスに変
   換するアドレス変換回路(16)とを備え，昇順および降順
   のブロックアクセスを制御可能としたことを特徴とする
   主記憶制御装置。
3. 【請求項３】 複数のデータ処理ユニット(19)と，複数
   の主記憶装置(18)と，前記各主記憶装置(18)と前記各デ
   ータ処理ユニット(19)とを各々結ぶデータバス(21)と，
   該データバス(21)を使用して前記主記憶装置(18)と前記
   データ処理ユニット(19)との間でデータ転送を制御する
   １または複数の主記憶制御装置(10)とを備え，該主記憶
   制御装置(10)は，主記憶装置(18)にアクセスするアドレ
   スを生成するアドレス発生回路(11)と，そのアドレス発
   生回路(11)が出力するアクセス・リクエストを受け付け
   主記憶装置(18)へのアクセス競合を管理する主記憶優先
   順位決定回路(17)とを有し，前記複数のデータ処理ユニ
   ット(19)は，論理的に結合することにより，より大きな
   １つのデータ処理ユニットとして動作可能とされたデー
   タ処理システムにおいて，前記複数のデータ処理ユニッ
   ト(19)が前記複数の主記憶装置(18)上における連続アド
   レスのデータを降順にアクセスする際に，前記アドレス
   発生回路(11)内で降順の連続したアドレスに対するアク
   セスの要求である降順のブロックアクセスを検出する手
   段(15)と，降順のブロックアクセスを検出した場合に，
   前記アドレス発生回路(11)から主記憶優先順位決定回路
   (17)へのアクセスリクエストおよび前記各主記憶装置(1
   8)に対するアクセスリクエストに，降順のブロックアク
   セスを指示する手段と，前記各主記憶装置(18)におい
   て，降順のブロックアクセスが指示された場合に，その
   指示にしたがってデータのアラインを変更する手段とを
   備え，前記各主記憶装置(18)と前記各データ処理ユニッ
   ト(19)間の昇順および降順のブロックアクセスに係るデ
   ータ転送を可能にしたことを特徴とするデータ処理シス
   テム。