WO2017179176A1 - メモリ制御装置およびメモリ制御方法 - Google Patents

メモリ制御装置およびメモリ制御方法 Download PDF

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    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
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    • G06F2212/1016—Performance improvement
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    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc

Definitions

  • the embodiment referred to in this application relates to a memory control device and a memory control method.
  • array data array data
  • HPC High-Performance Computing
  • array data is stored in a memory device (element) and calculations are performed.
  • a hardware accelerator reading and writing array data is a performance. It is a big factor that influences.
  • the write combine temporarily stores the data to be written without immediately writing it in the memory device.When the next write data comes, if the previous write data and the address are adjacent to each other, the data is merged (the combine ) And write them together in the memory device.
  • this write combine has a problem that the probability of the combine decreases as the sequence data becomes larger.
  • sparse matrix / tiling is a data representation method that holds only non-zero coefficients in a matrix calculation. For example, random access of a rigid matrix used in the finite element method is effective for data reading processing. It is a thing. However, since the array itself including the non-zero coefficients becomes a dense matrix, it is not suitable for random access writing, for example.
  • the embodiment mentioned in this application aims to provide a memory control device and a memory control method capable of further speeding up the writing of array data.
  • a memory control device that controls writing of data to a memory device having a block access function, and includes a plurality of sort buffers.
  • the plurality of sort buffers sort the array data when writing the array data to the memory device. Then, the array data sorted in the sort buffer is written to the memory device using the block access function.
  • the disclosed memory control device and memory control method have an effect of further speeding up writing of array data.
  • FIG. 1 is a diagram for explaining an example of processing by triangular element division in a finite element method application.
  • FIG. 2 is a diagram schematically illustrating an example of a memory device.
  • FIG. 3 is a diagram for explaining a problem in the memory device shown in FIG.
  • FIG. 4 is a diagram schematically illustrating a memory control device according to an embodiment.
  • FIG. 5 is a diagram for explaining an embodiment of the memory control device.
  • FIG. 6 is a diagram (part 1) for explaining an example of the algorithm operation in the memory control device of the embodiment shown in FIG.
  • FIG. 7 is a diagram (No. 2) for explaining an example of the algorithm operation in the memory control device of the embodiment shown in FIG.
  • FIG. 8 is a diagram (No.
  • FIG. 9 is a diagram (No. 4) for explaining an example of the algorithm operation in the memory control device of the embodiment shown in FIG.
  • FIG. 10 is a diagram (No. 5) for explaining an example of the algorithm operation in the memory control device of the embodiment shown in FIG.
  • FIG. 11 is a diagram for explaining an example of distribution processing in the memory control device of the embodiment shown in FIG.
  • FIG. 12 is a diagram (part 1) for explaining the effect of the memory control device according to the embodiment.
  • FIG. 13 is a diagram (part 2) for explaining the effect of the memory control device according to the embodiment.
  • FIG. 1 is a diagram for explaining an example of processing by triangular element division in a finite element method application.
  • array data large-scale array data
  • an accelerator hardware accelerator
  • an overall stiffness matrix is constructed based on the element stiffness matrix defined for each element. Specifically, as shown in FIG. 1, in the case of triangular element division, the coefficient of the overall stiffness matrix corresponding to the node j is the sum of the coefficients of the element stiffness matrices of the adjacent elements (1) to (6). Become.
  • FIG. 2 is a diagram schematically showing an example of a memory device.
  • the memory device 1 includes a register 11 and a memory cell 12.
  • the memory device 1 is a large-capacity storage device such as a DRAM (Dynamic Random Access Memory (eg, SDRAM: Synchronous DRAM)), a flash memory, or a hard disk (hard disk drive).
  • DRAM Dynamic Random Access Memory
  • SDRAM Synchronous DRAM
  • flash memory e.g., SRAM: Synchronous DRAM
  • hard disk hard disk drive
  • data is copied in block units from the memory cell 12 to the register 11, and further, data matching the bus width is exchanged with the outside (the arithmetic circuit 2 or the like) via the register 11.
  • data from the arithmetic circuit 2 or the like is written into the memory cell 12 via the register 11.
  • a large-capacity storage device such as a DRAM, a flash memory, and a hard disk has a block access function for reading and writing data in units of blocks.
  • a block access function for example, block access to consecutive addresses of the memory cells 12 has a much higher throughput than random access.
  • a DDR SDRAM Double-Data-Rate SDRAM having a 64 byte width, a random access latency of 16 ⁇ s, and a block access throughput of 4 GB / s is considered.
  • the block access (4 GB / s) has a 1000 times higher throughput than the random access. It will be.
  • FIG. 3 is a diagram for explaining a problem in the memory device shown in FIG.
  • the arithmetic circuit 2 is executing an application that writes large-scale array data (array data) to the memory device 1 such as a DRAM or a flash memory.
  • Access from the application to the array data 10 stored in the memory device 1 is performed in any order according to the algorithm of the application. For example, when the arithmetic circuit 2 is parallelized, simultaneous access to different elements of the array in the array data 10 may also occur.
  • FIG. 4 is a diagram schematically illustrating a memory control device according to an embodiment.
  • the memory control device 3 of the present embodiment controls writing of data (write data) from the arithmetic circuit 2 (application) to the memory device 1 which is a large capacity memory such as a DRAM, for example. .
  • the memory control device 3 includes, for example, a write sort circuit 31 having a sort buffer 30, a save memory device 32 such as a DRAM, and a write buffer 11 ′.
  • a write buffer 11 ′ for example, the register 11 in the memory device 1 described with reference to FIG. 2 can be used without providing a dedicated buffer.
  • the memory device 1 has a block access function.
  • the memory control device 3 receives a plurality of write data (array data) as an input, and uses the block access function via the write buffer 11 ′ to store the memory. Write to device 1.
  • the memory control device 3 may include, for example, a DMA (Direct Memory Access) circuit having a block access function.
  • the array data can be represented by, for example, an array element index and a set of values (Index, Value) to be written in the element.
  • the write sort circuit 31 includes a plurality of sort buffers 30 and is connected to, for example, a save memory device 32 for saving the contents of the sort buffer 30. That is, the save memory device 32 is for temporarily saving data stored in the sort buffer 30.
  • the write buffer 11 ′ receives the array data (write data) from the sort buffer 30 and rewrites (writes) the array data 10 in the memory device 1, for example.
  • the memory device for example, a DRAM having a block access function (for example, SDRAM), a flash memory, a hard disk, or the like can be applied.
  • the save memory device 32 for example, a DRAM having a larger capacity (storage capacity) than data received by the write sort circuit 31 can be applied.
  • the write sort circuit 31 described above is not limited to one, and it is needless to say that a plurality (for example, four or eight) can be provided.
  • the memory control device sorts the array data into the plurality of sort buffers 30 when writing the array data (write data) to the memory device 1 having the block access function. Further, the array data sorted in the sort buffer 30 is written to the memory device 1 using the block access function. As a result, array data can be written to the memory device 1 all at once using the block access function, thereby further increasing the speed.
  • FIG. 5 is a diagram for explaining an embodiment of the memory control device
  • FIGS. 6 to 10 are diagrams for explaining an example of the algorithm operation in the memory control device of the embodiment shown in FIG. is there.
  • the operation sequence includes input of all array data (process [P1]), array data radix sort (process [P2] to process [P4]), And the array data is updated (processing [P5]).
  • processing P1 to processing P5 will be described with reference to FIGS. 6 to 10, respectively.
  • the save memory device 32 is omitted in FIGS. 5 and 6 to 10.
  • the write buffer 11 ′ may use the register 11 in the memory device 1 without providing a dedicated buffer.
  • the write sort circuit 31 receives all the array data (write data) and receives the 0th-stage sort buffer (buffer) for the radix sort.
  • the number of array data is 12 (here, the numbers 74, 4, 110, 120, 41,...
  • the buffer 30a in FIG. 6 represent the index (Index) of the array data to be written). It has become.
  • the data stored in the 0th-stage buffer 30a is sequentially read, and, for example, whether Index is 64 or more (Index ⁇ 64). According to (Index ⁇ 64), it is distributed to the first-stage buffer 30b1 or 30b2. Specifically, in the example of FIG. 7, six array data (Index 74, 110, 120, 73, 100, 80) with 64 ⁇ Index are stored in the buffer 30b1, and six array data with Index ⁇ 64 ( Index 4, 41, 62, 10, 19, 39) is stored in the buffer 30b2.
  • the data stored in the first-stage buffer 30b1 is sequentially read. Allocate to buffer 30c1 or 30c2. Further, the data stored in the first-stage buffer 30b2 is sequentially read and distributed to the second-stage buffer 30c3 or 30c4 depending on, for example, whether the index is 32 or more.
  • three array data of 96 ⁇ Index (Index , 110, 120, 100) are stored in the buffer 30c1
  • three array data of 64 ⁇ Index ⁇ 96 (Index 74, 73). , 80) are stored in the buffer 30c2.
  • three array data (Index 41, 62, 39) with 32 ⁇ Index ⁇ 64 are stored in the buffer 30c3
  • three array data with Index ⁇ 32 (Index 4, 10, 19) are stored in the buffer 30c4. Is done.
  • the data stored in the second-stage buffer 30c1 is sequentially read. Sort to buffer 30d1 or 30d2. Further, the data stored in the second-stage buffer 30c2 is sequentially read and distributed to the third-stage buffer 30d3 or 30d4 depending on, for example, whether the index is 80 or more.
  • the data stored in the second-stage buffer 30c3 is sequentially read and distributed to the third-stage buffer 30d5 or 30d6 depending on, for example, whether the index is 48 or more. Further, the data stored in the second-stage buffer 30c4 is sequentially read and distributed to the third-stage buffer 30d7 or 30d8 depending on, for example, whether the index is 16 or more.
  • one array data (Index) 120) of 112 ⁇ Index is stored in the buffer 30d1
  • two array data (Index 110, 100) of 96 ⁇ Index ⁇ 112 is stored in the buffer 30d2.
  • one array data (Index) 80) of 80 ⁇ Index ⁇ 96 is stored in the buffer 30d3
  • two array data (Index 74, 73) of 64 ⁇ Index ⁇ 80 is stored in the buffer 30d4.
  • one array data (Index 62) of 48 ⁇ Index ⁇ 64 is stored in the buffer 30d5, and two array data (Index 41, 39) of 32 ⁇ Index ⁇ 48 is stored in the buffer 30d6. Then, one array data (Index 19) of 16 ⁇ Index ⁇ 32 is stored in the buffer 30d7, and two array data (Index 4, 10) of Index ⁇ 16 is stored in the buffer 30d8.
  • the array data in the third-stage sort buffer 30d (30d1 to 30d8) is reflected in the write buffer 11 ′ (111 to 118). . That is, the array data (write data) sorted in the buffers 30d1 to 30d8 is collectively rewritten by using the block access function via the write buffers (registers) 111 to 118. .
  • the array update method is the overwrite mode, one of the write values is selected. If the array update method is the integration mode, a process of obtaining the sum of all the write values is performed.
  • FIG. 11 is a diagram for explaining an example of the distribution process in the memory control device of the embodiment shown in FIG. As shown in FIG. 11 and FIG. 4 described above, the memory control device 3 of one embodiment includes a write sort circuit 31 and a save memory device 32.
  • FIG. 11 shows processing in the case of radix sort, for example, when sorting from one buffer (sort buffer) to two buffers.
  • sort buffer for example, when sorting from one buffer (sort buffer) to two buffers.
  • the data stored in one 0th stage buffer (input sort buffer) 30a is converted into two first stage buffers (output sort buffer) 30b1. , 30b2.
  • the threshold L is an index 64.
  • write data (array data) is extracted from one input sort buffer (for example, 30a), and two output sort buffers (for example, for example, depending on whether the index is L (for example, 64) or more).
  • L for example, 64
  • DRAM DRAM
  • the write sort circuit 31 also has a function as a data distribution circuit. For example, when the output sort buffer (30b1, 30b2) becomes full, the overflow data is block-accessed to the save memory device 32. Evacuate and insert into the list.
  • the update of the array data 10 stored in the memory device 1 can be performed (written) using a block access function for a plurality of elements in the same block. Can be shortened. For example, when the capacity of the array data to be written in the memory device 1 is equal to or greater than a predetermined threshold, the block access is performed to the memory device 1 as described above. It is also possible to write.
  • the sorting process for the radix sort is performed by three sort buffers, that is, one input sort buffer and two output sort buffers. Can be executed.
  • the sort buffer (buffer) is formed by a FIFO (First In In First First Out) register, and the data overflowing from the FIFO register is saved in the save memory device 32, so that the number of data is substantially not limited. Become. Further, by using block access for saving (recovering) data to the save memory device 32, as will be described in detail later, the time required for radix sort does not become a problem.
  • FIGS. 12 and 13 are diagrams for explaining the effect of the memory control device according to the embodiment.
  • block access is performed by saving and restoring write data (array data) at each stage of radix sort, The data is written into the array data 10 of the memory device 1 from 11 ′.
  • the write capacity of K ⁇ N is saved (recovered) to the save memory device 32 at the worst in each stage of the radix sort. Therefore, the storage capacity is 2 ⁇ K ⁇ . Only N elements are provided. This storage capacity is suppressed at most by a constant multiple of the number N of elements. Further, the number of accesses to the memory device is 2 ⁇ K ⁇ N times at the worst in each stage of the radix sort, and the array data 10 is written once for each block in the last stage.
  • the total time ⁇ (1 / 32,000000) ⁇ log 2 (N / 256) ⁇ (K ⁇ N) ⁇ by the memory control device of this embodiment is the total time ⁇ (1 / 64,000) ⁇ ( It can be seen that the coefficient for N is much smaller by block access than K ⁇ N) ⁇ , and the speed can be increased.
  • K 6.
  • the throughput of the present embodiment is “64 M elements / s”, and the random access throughput is “64 k elements / s”. These values are values that can be generally assumed.
  • reference symbol CL1 indicates a characteristic curve by the memory control device of the present embodiment
  • CL2 indicates a characteristic curve by random access.
  • the characteristic curve CL1 by the memory control device of this embodiment is about two orders of magnitude faster than the characteristic curve CL2 by random access. I understand that I can do it.

Abstract

ブロックアクセス機能を有するメモリ装置に対してデータの書き込みを制御するメモリ制御装置であって、前記メモリ装置に配列データを書き込むとき、前記配列データをソートする複数のソートバッファを有する。前記ソートバッファにソートされた前記配列データを、前記メモリ装置に対して、前記ブロックアクセス機能を用いて書き込む。これにより、配列データの書き込みをより一層高速化することができる。

Description

メモリ制御装置およびメモリ制御方法
　この出願で言及する実施例は、メモリ制御装置およびメモリ制御方法に関する。
　近年、ＨＰＣ(High-Performance Computing)等の大規模配列データ(配列データ)を用いるアプリケーションは、例えば、有限要素法，電磁場解析および流体解析等に利用されている。このような配列データを用いるアプリケーションは、例えば、アクセラレータとしてハードウェア化することで、より一層の高速化が可能なものと考えられている。
　例えば、数千万要素を対象とする有限要素法アプリケーションでは、配列データをメモリ装置(素子)に保持して計算を行うが、ハードウェアアクセラレータにより高速化する場合、配列データの読み出しおよび書き込みが性能を左右する大きな要因になっている。
　ところで、従来、配列データ(大規模配列データ)の書き込みを高速に行うものとしては、例えば、ライトコンバイン(Write Combine)や疎行列・タイリング(ブロック対角化：Block-Diagonal Matrix))といった手法を始めとして様々な提案がなされている。
国際公開第２０１０／０３５４２６号公報 特開２０１４－０９３０３０号公報 特表２００７－０３４４３１号公報
P. Burovskiy et al., "Efficient Assembly for High Order Unstructured FEM Meshes," in Field Programmable Logic and Applications (FPL), 2015 25th International Conference on. IEEE, 2015, pp.1-6, September 2, 2015
　上述したように、配列データの書き込みを高速に行うものとして、例えば、ライトコンバインや疎行列・タイリングといった手法が提案されている。
　ここで、ライトコンバインは、書き込むべきデータを直ちにメモリ装置に書き込まないで一旦溜めておき、次に、書き込みデータが来たとき、先の書き込みデータとアドレスが隣同士ならば、データを併合(コンバイン)して纏めてメモリ装置に書き込む。しかしながら、このライトコンバインは、配列データが大規模になるほど、コンバインの確率が減るといった問題がある。
　また、疎行列・タイリングは、行列計算において、非０係数のみを纏めて保持するデータ表現方法であり、例えば、有限要素法で用いる剛性マトリクスのランダムアクセスについて、データの読み込み処理には効果的なものである。しかしながら、非０係数を纏めた配列自体が密行列になってしまうため、例えば、ランダムアクセス的な書き込みには向いていない。
　この出願で言及する実施例は、配列データの書き込みをより一層高速化することができるメモリ制御装置およびメモリ制御方法の提供を目的とする。
　一実施形態によれば、ブロックアクセス機能を有するメモリ装置に対してデータの書き込みを制御するメモリ制御装置であって、複数のソートバッファを有するメモリ制御装置が提供される。
　複数の前記ソートバッファは、前記メモリ装置に配列データを書き込むとき、前記配列データをソートする。そして、前記ソートバッファにソートされた前記配列データを、前記メモリ装置に対して、前記ブロックアクセス機能を用いて書き込む。
　開示のメモリ制御装置およびメモリ制御方法は、配列データの書き込みをより一層高速化することができるという効果を奏する。
図１は、有限要素法アプリケーションにおける三角形要素分割による処理の一例を説明するための図である。 図２は、メモリ装置の一例を模式的に示す図である。 図３は、図２に示すメモリ装置における課題を説明するための図である。 図４は、一実施形態に係るメモリ制御装置を模式的に示す図である。 図５は、メモリ制御装置の一実施例を説明するための図である。 図６は、図５に示す一実施例のメモリ制御装置におけるアルゴリズム動作の一例を説明するための図(その１)である。 図７は、図５に示す一実施例のメモリ制御装置におけるアルゴリズム動作の一例を説明するための図(その２)である。 図８は、図５に示す一実施例のメモリ制御装置におけるアルゴリズム動作の一例を説明するための図(その３)である。 図９は、図５に示す一実施例のメモリ制御装置におけるアルゴリズム動作の一例を説明するための図(その４)である。 図１０は、図５に示す一実施例のメモリ制御装置におけるアルゴリズム動作の一例を説明するための図(その５)である。 図１１は、図５に示す一実施例のメモリ制御装置における振り分け処理の一例を説明するための図である。 図１２は、一実施例のメモリ制御装置による効果を説明するための図で(その１)ある。 図１３は、一実施例のメモリ制御装置による効果を説明するための図で(その２)ある。
　まず、メモリ制御装置およびメモリ制御方法の実施例を詳述する前に、図１～図３を参照して、有限要素法アプリケーションの一例、メモリ装置の一例およびその課題を説明する。
　図１は、有限要素法アプリケーションにおける三角形要素分割による処理の一例を説明するための図である。前述したように、例えば、数千万要素を対象とする有限要素法アプリケーションでは、配列データ(大規模配列データ)をメモリ装置に保持して計算を行う。ここで、アクセラレータ(ハードウェアアクセラレータ)により高速化する場合、配列データの読み出しおよび書き込みが性能を左右する大きな要因になっている。
　ここで、有限要素法では、個々の要素に定義される要素剛性マトリクスに基づいて、全体剛性マトリクスを構築する。具体的に、図１に示されるように、三角形要素分割の場合、節点ｊに対応する全体剛性マトリクスの係数は、隣接する要素(1)～(6)の要素剛性マトリクスの係数の合計値になる。
　すなわち、要素剛性マトリクスを構築する度に全体剛性マトリクスの係数を順次更新すると、１つの節点(ｊ)の係数のために、都合６回の書き込みが生じる。また、例えば、非線形有限要素法の場合、繰り返し全体剛性マトリクスの係数を更新することになるため、書き込み時間の短縮は、重要なものとなっている。
　図２は、メモリ装置の一例を模式的に示す図である。図２に示されるように、メモリ装置１は、レジスタ１１およびメモリセル１２を含む。メモリ装置１は、例えば、ＤＲＡＭ(Dynamic Random Access Memory(例えば、ＳＤＲＡＭ：Synchronous DRAM))やフラッシュメモリ(Flash Memory)、或いは、ハードディスク(ハードディスクドライブ)といった大容量の記憶装置である。
　メモリ装置１において、例えば、メモリセル１２からレジスタ１１に対してブロック単位でデータをコピーし、さらに、レジスタ１１を介してバス幅に合わせたデータを外部(演算回路２等)と遣り取りする。また、メモリ装置１において、演算回路２等からのデータは、レジスタ１１を介してメモリセル１２に書き込まれる。
　ここで、例えば、ＤＲＡＭ，フラッシュメモリおよびハードディスクといった大容量の記憶装置(メモリ装置１)は、ブロック単位でデータの読み出しおよび書き込みを行うブロックアクセス機能を有している。なお、ブロックアクセス機能を有するメモリ装置１において、例えば、メモリセル１２の連続するアドレスに対するブロックアクセスは、ランダムアクセスよりもスループットが非常に高い。
　具体的に、メモリ装置１の仕様が、例えば、６４バイト幅，ランダムアクセスのレイテンシが１６μｓ，ブロックアクセスのスループットが４ＧＢ／ｓのＤＤＲ ＳＤＲＡＭ(Double-Data-Rate SDRAM)を考える。
　メモリ装置１を完全なランダムアクセスした場合のスループットが、ランダムアクセスのスループット＝６４バイト／１６μｓ＝４ＭＢ／ｓのとき、ブロックアクセス(４ＧＢ／ｓ)は、ランダムアクセスに対して、スループットが１０００倍高いことになる。
　図３は、図２に示すメモリ装置における課題を説明するための図である。ここで、演算回路２は、例えば、大規模配列データ(配列データ)をＤＲＡＭやフラッシュメモリのようなメモリ装置１に書き込むアプリケーションを実行しているものとする。
　アプリケーションからメモリ装置１に格納された配列データ１０に対するアクセスは、アプリケーションが持つアルゴリズムによって自由な順序で行われる。また、例えば、演算回路２が並列化されている場合、配列データ１０における配列の異なる要素に対する同時アクセスも生じ得る。
　これをメモリ装置１から見ると、大量のランダムアクセス的な書き込みが生じることになり、アプリケーションとしての性能が劣化する原因となる。例えば、前述した有限要素法のアプリケーションにおける全体剛性マトリクスの構築は、要素剛性マトリクス毎の係数更新でランダムアクセスを行うため、性能劣化の原因となっている。
　また、前述したように、ライトコンバインや疎行列・タイリングといった手法により、配列データの書き込みを高速に行うものも提案されているが、ライトコンバインは、配列データが大規模になるほど、コンバインの確率が減るといった問題がある。また、疎行列・タイリングは、非０係数を纏めた配列自体が密行列になってしまうため、例えば、ランダムアクセス的な書き込みには向いていない。
　以下、メモリ制御装置およびメモリ制御方法の実施例を、添付図面を参照して詳述する。図４は、一実施形態に係るメモリ制御装置を模式的に示す図である。図４に示されるように、本実施形態のメモリ制御装置３は、例えば、ＤＲＡＭ等の大容量メモリであるメモリ装置１に対する演算回路２(アプリケーション)からのデータ(書き込みデータ)の書き込みを制御する。
　メモリ制御装置３は、例えば、ソートバッファ３０を有する書き込みソート回路３１、ＤＲＡＭ等の退避メモリ装置３２、および、書き込みバッファ１１'を含む。ここで、書き込みバッファ１１'としては、専用のバッファを設けずに、例えば、図２を参照して説明したメモリ装置１におけるレジスタ１１を使用することもできる。また、メモリ装置１は、ブロックアクセス機能を有している。
　図４に示されるように、メモリ制御装置３(書き込みソート回路３１)は、複数の書き込みデータ(配列データ)を入力として受け取り、書き込みバッファ１１'を経由して、ブロックアクセス機能を利用してメモリ装置１に書き込む。なお、メモリ制御装置３は、例えば、ブロックアクセス機能を有するＤＭＡ(Direct Memory Access)回路を含んでもよい。
　ここで、配列データは、例えば、配列要素のインデクスとその要素に書き込む値の組(Index，Value)で表すことができる。また、書き込みソート回路３１は、複数のソートバッファ３０を有し、例えば、ソートバッファ３０の内容を退避させるための退避メモリ装置３２に接続されている。すなわち、退避メモリ装置３２は、ソートバッファ３０に格納されたデータを一時的に退避させるためのものである。
　さらに、書き込みバッファ１１'は、ソートバッファ３０からの配列データ(書き込みデータ)を受け取り、例えば、メモリ装置１における配列データ１０の書き換え(書き込み)を行う。なお、メモリ装置１としては、例えば、ブロックアクセス機能を有するＤＲＡＭ(例えば、ＳＤＲＡＭ)，フラッシュメモリまたはハードディスク等を適用できる。
　また、退避メモリ装置３２としては、例えば、書き込みソート回路３１が受け取るデータよりも大きな容量(記憶容量)を有するＤＲＡＭ等を適用することができる。ここで、上述した書き込みソート回路３１は、１つに限定されるものではなく、複数(例えば、４個，８個)設けることができるのはいうまでもない。
　このように、本実施形態のメモリ制御装置は、ブロックアクセス機能を有するメモリ装置１に対して配列データ(書き込みデータ)を書き込むとき、配列データを複数のソートバッファ３０にソートする。さらに、ソートバッファ３０にソートされた配列データを、メモリ装置１に対して、ブロックアクセス機能を用いて書き込む。これにより、メモリ装置１に対する配列データの書き込みを、ブロックアクセス機能を用いて一括して行い、より一層高速化することが可能になる。
　図５は、メモリ制御装置の一実施例を説明するための図であり、図６～図１０は、図５に示す一実施例のメモリ制御装置におけるアルゴリズム動作の一例を説明するための図である。ここで、例えば、演算回路２等からの書き込みデータ(配列データ)は、ブロックサイズＭ＝１６要素、配列データの要素数Ｎ＝１２８として説明する。
　図５に示されるように、一実施例のメモリ制御装置において、動作順序は、全配列データの入力(処理［Ｐ１］)、配列データの基数ソート(処理［Ｐ２］～処理［Ｐ４］)、および、配列データの更新(処理［Ｐ５］)となる。
　ここで、処理Ｐ１～処理Ｐ５は、それぞれ図６～図１０を参照して説明する。なお、前述した図４との比較から明らかなように、図５並びに図６～図１０において、退避メモリ装置３２は省略されている。また、書き込みバッファ１１'は、専用のバッファを設けずに、メモリ装置１におけるレジスタ１１を使用してもよいのは、前述した通りである。
　まず、図６に示されるように、全配列データの入力処理［Ｐ１］において、書き込みソート回路３１は、全ての配列データ(書き込みデータ)を受け取って、基数ソートの０段目ソートバッファ(バッファ)３０aに格納する。なお、本例において、配列データは、１２個(ここで、図６のバッファ３０aにおける数字74，4，110，120，41，…は、書き込み先の配列データのインデクス(Index)を表す)となっている。
　次に、図７に示されるように、配列データの基数ソート処理［Ｐ２］において、０段目バッファ３０aに格納されたデータを順次読み込んで、例えば、Indexが６４以上(Index≧６４)か否(Index＜６４)かで、１段目バッファ３０b1または３０b2に振り分ける。具体的に、図７の例では、６４≦Indexの６個の配列データ(Index 74，110，120，73，100，80)がバッファ３０b1に格納され、Index＜６４の６個の配列データ(Index 4，41，62，10，19，39)がバッファ３０b2に格納される。
　さらに、図８に示されるように、配列データの基数ソート処理［Ｐ３］において、１段目バッファ３０b1に格納されたデータを順次読み込んで、例えば、インデックスが９６以上か否かで、２段目バッファ３０c1または３０c2に振り分ける。また、１段目バッファ３０b2に格納されたデータを順次読み込んで、例えば、インデックスが３２以上か否かで、２段目バッファ３０c3または３０c4に振り分ける。
　具体的に、図８の例では、９６≦Indexの３個の配列データ(Index 110，120，100)がバッファ３０c1に格納され、６４≦Index＜９６の３個の配列データ(Index 74，73，80)がバッファ３０c2に格納される。また、３２≦Index＜６４の３個の配列データ(Index 41，62，39)がバッファ３０c3に格納され、Index＜３２の３個の配列データ(Index 4，10，19)がバッファ３０c4に格納される。
　さらに、図９に示されるように、配列データの基数ソート処理［Ｐ４］において、２段目バッファ３０c1に格納されたデータを順次読み込んで、例えば、インデックスが１１２以上か否かで、３段目バッファ３０d1または３０d2に振り分ける。また、２段目バッファ３０c2に格納されたデータを順次読み込んで、例えば、インデックスが８０以上か否かで、３段目バッファ３０d3または３０d4に振り分ける。
　さらに、２段目バッファ３０c3に格納されたデータを順次読み込んで、例えば、インデックスが４８以上か否かで、３段目バッファ３０d5または３０d6に振り分ける。また、２段目バッファ３０c4に格納されたデータを順次読み込んで、例えば、インデックスが１６以上か否かで、３段目バッファ３０d7または３０d8に振り分ける。なお、本例において、例えば、ｌｏｇ2(Ｎ／Ｍ)＝ｌｏｇ2(１２８／１６)＝３より、基数ソートは、３段目の処理［Ｐ４］で終了する。
　具体的に、図９の例では、１１２≦Indexの１個の配列データ(Index 120)がバッファ３０d1に格納され、９６≦Index＜１１２の２個の配列データ(Index 110，100)がバッファ３０d2に格納される。また、８０≦Index＜９６の１個の配列データ(Index 80)がバッファ３０d3に格納され、６４≦Index＜８０の２個の配列データ(Index 74，73)がバッファ３０d4に格納される。
　さらに、４８≦Index＜６４の１個の配列データ(Index 62)がバッファ３０d5に格納され、３２≦Index＜４８の２個の配列データ(Index 41，39)がバッファ３０d6に格納される。そして、１６≦Index＜３２の１個の配列データ(Index 19)がバッファ３０d7に格納され、Index＜１６の２個の配列データ(Index 4，10)がバッファ３０d8に格納される。
　そして、図１０に示されるように、配列データの更新処理［Ｐ５］において、３段目のソートバッファ３０d(３０d1～３０d8)内の配列データを、書き込みバッファ１１'(１１１～１１８)に反映させる。すなわち、バッファ３０d1～３０d8にソートされた配列データ(書き込みデータ)は、書き込みバッファ(レジスタ)１１１～１１８を介し、ブロックアクセス機能を使用して、メモリ装置１の配列データ１０が一括して書き換えられる。
　なお、例えば、同じインデクスに対して複数の配列データがあれば、ここで処理する。例えば、配列更新の方式が上書きモードならば、何れか１つの書き込み値を選び、また、積算モードならば、全ての書き込み値の合計を求めるといった処理が行われる。
　図１１は、図５に示す一実施例のメモリ制御装置における振り分け処理の一例を説明するための図である。図１１および前述した図４に示されるように、一実施例のメモリ制御装置３は、書き込みソート回路３１および退避メモリ装置３２を含む。
　なお、図１１は、基数ソートにおいて、例えば、１つのバッファ(ソートバッファ)から２つのバッファに振り分ける場合の処理を示す。これは、例えば、図７を参照して説明した処理［Ｐ２］において、１つの０段目バッファ(入力ソートバッファ)３０aに格納されたデータを、２つの１段目バッファ(出力ソートバッファ)３０b1，３０b2に振り分ける場合に相当する。このとき、閾値Ｌは、インデックス６４になる。
　また、図８を参照して説明した処理［Ｐ３］において、１つの１段目バッファ３０b1に格納されたデータを２つの２段目バッファ３０c1，３０c2に振り分ける場合に相当し、このとき、閾値Ｌは、インデックス９６になる。さらに、処理［Ｐ３］において、１つの１段目バッファ３０b2に格納されたデータを２つの２段目バッファ３０c3，３０c4に振り分ける場合に相当し、このとき、閾値Ｌは、インデックス３２になる。これは、図９を参照して説明した処理［Ｐ４］においても同様である。
　このように、基数ソートにおいて、１つの入力ソートバッファ(例えば、３０a)から書き込みデータ(配列データ)を取り出し、インデックスがＬ(例えば、６４)以上か否かにより、２つの出力ソートバッファ(例えば、３０b1，３０b2)のどちらかに格納する。
　ここで、データ量がバッファの容量を超える場合、例えば、図１１におけるＰ21，Ｐ22に示されるように、その超えたデータを退避ブロックとしてリスト化して退避メモリ装置３２に退避させる。なお、退避メモリ装置３２としては、例えば、ＤＲＡＭ(ＳＤＲＡＭ)を適用することができる。
　そして、例えば、バッファ３０aに空きができたら(例えば、バッファ３０aが空になったら)、リストを辿って退避ブロックを退避メモリ装置３２から読み出し、バッファ３０aに対してブロックアクセスにより回復(補充：図１１におけるＰ２０)する。このように、書き込みソート回路３１は、データの振り分け回路としての機能も有し、例えば、出力ソートバッファ(３０b1，３０b2)が満杯になったら、溢れたデータを退避メモリ装置３２に対してブロックアクセスにより退避させ、リストに挿入する。
　このように、メモリ装置１に格納された配列データ１０の更新は、同一ブロック内の複数要素を、ブロックアクセス機能を用いて行う(書き込む)ことができるため、ランダムアクセスの場合よりも大幅に時間を短縮することが可能となる。なお、例えば、メモリ装置１に書き込む配列データの容量が所定の閾値以上のときは、メモリ装置１に対して上述したブロックアクセスにより書き込みを行い、所定の閾値よりも小さいときは、ランダムアクセスによりで書き込みを行うことも可能である。
　また、基数ソートの各段のバッファに対する振り分け処理は、例えば、図５～図１０を参照して説明した例の場合、３つのソートバッファ、すなわち、１つの入力ソートバッファおよび２つの出力ソートバッファにより実行できる。さらに、例えば、ソートバッファ(バッファ)をＦＩＦＯ(First In First Out)レジスタで形成し、ＦＩＦＯレジスタから溢れたデータを退避メモリ装置３２に退避することで、データ数の制限は実質的に無いことになる。また、退避メモリ装置３２に対するデータの退避(回復)にブロックアクセスを用いることにより、後に詳述するように、基数ソートに要する時間が問題となることはない。
　図１２および図１３は、一実施例のメモリ制御装置による効果を説明するための図である。図１２に示されるように、例えば、図５～図１０を参照して説明した例の場合、ブロックアクセスは、基数ソートの各段での書き込みデータ(配列データ)の退避および回復と、書き込みバッファ１１'からメモリ装置１の配列データ１０への書き込みとなる。
　ここで、ランダムアクセスおよびブロックアクセスのスループットを、各々６４ｋ要素／ｓおよび６４Ｍ要素／ｓとし、ブロックサイズＭ＝２５６要素数としたとき、配列の全データをＫ回更新するのに要するメモリの容量と処理時間を見積もる。
　上述した一実施形態のメモリ制御装置では、基数ソートの各段で、最悪でＫ×Ｎの書き込みデータを退避メモリ装置３２へ退避(回復)することになるため、記憶容量は、２×Ｋ×Ｎ要素分だけ設ける。この記憶容量は、高々、要素数Ｎの定数倍で抑えられる。さらに、メモリ装置に対するアクセス回数は、基数ソートの各段で最悪の場合、２×Ｋ×Ｎ回、また、最終段ではブロック毎に１回ずつの配列データ１０への書き込みを生じる。
　メモリアクセスは、いずれもブロックアクセスにより実現でき、基数ソートの段数がｌｏｇ2(Ｎ／Ｍ)であるため、上述した一実施形態のメモリ制御装置による総時間は、次のようになる。
　　本実施形態の総時間＝(1/64,000,000)×｛(2×K×N)×log2(N/M)＋N｝
　　　　　　　　　　　≒(1/32,000000)×log2(N/256)×(K×N)
　これに対して、例えば、ランダムアクセスの場合を行うメモリ制御装置を考えると、Ｋ×Ｎ回の更新を行うことになるため、総時間は、次のようになる。
　　ランダムアクセスの総時間＝(1/64,000)×(K×N)
　従って、本実施形態のメモリ制御装置による総時間｛(1/32,000000)×log2(N/256)×(K×N)｝は、ランダムアクセスの総時間｛(1/64,000)×(K×N)｝よりも、ブロックアクセスにより、Ｎに対する係数が非常に小さくなり、高速化が可能なのが分かる。
　例えば、配列の全データを６回更新する(メモリ装置１における配列データ１０を６回書き換える)場合、Ｋ＝６となる。また、本実施形態のスループットを「６４Ｍ要素／ｓ」とし、ランダムアクセスのスループットを「６４ｋ要素／ｓ」とする。なお、これらの値は、一般的に想定し得る値である。
　さらに、ブロックサイズをＭ＝２５６要素とし、更新回数をＫ＝６とすると、図１３のようになる。また、図１３において、参照符合ＣＬ１は、本実施形態のメモリ制御装置による特性曲線を示し、ＣＬ２は、ランダムアクセスによる特性曲線を示す。
　図１３における特性曲線ＣＬ１とＣＬ２の比較から明らかなように、例えば、Ｋ＝６の場合、本実施形態のメモリ制御装置による特性曲線ＣＬ１は、ランダムアクセスによる特性曲線ＣＬ２よりも２桁近く高速化できることが分かる。
　以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
　１　　メモリ装置
　２　　演算回路
　３　　メモリ制御装置
　１０　　メモリ装置に格納された配列データ
　１１，１１'　　書き込みレジスタ(レジスタ，バッファ)
　１２　　メモリセル
　３０，３０a～３０d　　ソートバッファ(バッファ)
　３１　　書き込みソート回路
　３２　　退避メモリ装置

Claims (15)

  1. 　ブロックアクセス機能を有するメモリ装置に対してデータの書き込みを制御するメモリ制御装置であって、
    　　前記メモリ装置に配列データを書き込むとき、前記配列データをソートする複数のソートバッファを有し、
    　前記ソートバッファにソートされた前記配列データを、前記メモリ装置に対して、前記ブロックアクセス機能を用いて書き込む、
    　ことを特徴とするメモリ制御装置。
  2. 　前記ソートバッファに対する前記配列データのソートを、基数ソートを用いて行う、
    　ことを特徴とする請求項１に記載のメモリ制御装置。
  3. 　前記ソートバッファにソートされた前記配列データに基づいて、前記ソートバッファ上にブロック単位のデータ内容を作成し、前記ブロックアクセス機能を用いて前記メモリ装置に書き込む、
    　ことを特徴とする請求項２に記載のメモリ制御装置。
  4. 　さらに、
    　　前記ソートバッファの容量を超えたデータを、ブロックアクセス機能を用いて退避させる退避メモリ装置を有する、
    　ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のメモリ制御装置。
  5. 　さらに、
    　　前記ソートバッファと前記メモリ装置の間に設けられ、前記ソートバッファにソートされた前記配列データを保持し、前記メモリ装置に対して、前記ブロックアクセス機能を用いて纏めて書き込むための書き込みバッファを有する、
    　ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のメモリ制御装置。
  6. 　前記書き込みバッファは、前記メモリ装置に設けられたレジスタを使用する、
    　ことを特徴とする請求項５に記載のメモリ制御装置。
  7. 　前記メモリ装置に書き込む前記配列データの容量が所定の閾値以上のときは、前記メモリ装置に対して前記ブロックアクセスにより書き込みを行い、
    　前記メモリ装置に書き込む前記配列データの容量が所定の閾値よりも小さいときは、前記メモリ装置に対してランダムアクセスによりで書き込みを行う、
    　ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のメモリ制御装置。
  8. 　前記メモリ装置は、ＤＲＡＭ，フラッシュメモリまたはハードディスクを含む、
    　ことを特徴とする請求項１乃至請求項７のいずれか１項に記載のメモリ制御装置。
  9. 　ブロックアクセス機能を有するメモリ装置に対してデータの書き込みを制御するメモリ制御方法であって、
    　　前記メモリ装置に配列データを書き込むとき、前記配列データを複数のソートバッファにソートし、
    　前記ソートバッファにソートされた前記配列データを、前記メモリ装置に対して、前記ブロックアクセス機能を用いて書き込む、
    　ことを特徴とするメモリ制御方法。
  10. 　前記ソートバッファに対する前記配列データのソートを、基数ソートを用いて行う、
    　ことを特徴とする請求項９に記載のメモリ制御方法。
  11. 　前記ソートバッファにソートされた前記配列データに基づいて、前記ソートバッファ上にブロック単位のデータ内容を作成し、前記ブロックアクセス機能を用いて前記メモリ装置に書き込む、
    　ことを特徴とする請求項１０に記載のメモリ制御方法。
  12. 　さらに、
    　　前記ソートバッファの容量を超えたデータを、ブロックアクセス機能を用いて退避メモリ装置に退避させる、
    　ことを特徴とする請求項９乃至請求項１１のいずれか１項に記載のメモリ制御方法。
  13. 　容量を超えた前記ソートバッファに空きができたら、前記退避メモリ装置に退避されたデータを、ブロックアクセス機能を用いて回復させる、
    　ことを特徴とする請求項１２に記載のメモリ制御方法。
  14. 　前記メモリ装置に書き込む前記配列データの容量が所定の閾値以上のときは、前記メモリ装置に対して前記ブロックアクセスにより書き込みを行い、
    　前記メモリ装置に書き込む前記配列データの容量が所定の閾値よりも小さいときは、前記メモリ装置に対してランダムアクセスによりで書き込みを行う、
    　ことを特徴とする請求項１０乃至請求項１３のいずれか１項に記載のメモリ制御方法。
  15. 　前記メモリ装置は、ＤＲＡＭ，フラッシュメモリまたはハードディスクを含む、
    　ことを特徴とする請求項１０乃至請求項１４のいずれか１項に記載のメモリ制御方法。
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