JPH05335944A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
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- JPH05335944A JPH05335944A JP4139446A JP13944692A JPH05335944A JP H05335944 A JPH05335944 A JP H05335944A JP 4139446 A JP4139446 A JP 4139446A JP 13944692 A JP13944692 A JP 13944692A JP H05335944 A JPH05335944 A JP H05335944A
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- Japan
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- voltage
- pll synthesizer
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Abstract
(57)【要約】
【目的】 実装面積を小さくでき、しかも干渉を防止で
きるＰＬＬシンセサイザ回路を提供する。 【構成】 位相比較器３は、ＰＬＬシンセサイザ回路の
周波数切換幅の基準となる基準周波数信号と比較分周器
４からの分周出力との位相差を検出して、それに応じた
電圧をチューニング電圧として出力する。低域通過フィ
ルタ６1 〜６n は、位相比較器３からのチューニング電
圧が供給されることにより高域ノイズを除去すると共に
ＰＬＬシンセサイザ回路のループゲインを設定し、回路
から切り離されたときにチューニング電圧を保持する。
第１の切換スイッチ５は、第１の切換信号に応じて、位
相比較器３からのチューニング電圧を低域通過フィルタ
６1〜６n のいずれかに選択的に供給する。第２の切換
スイッチ７は、第２の切換信号に応じて、低域通過フィ
ルタ６1 〜６n のいずれかを選択し、その低域通過フィ
ルタを通過したチューニング電圧を電圧制御発振器１に
供給する。
きるＰＬＬシンセサイザ回路を提供する。 【構成】 位相比較器３は、ＰＬＬシンセサイザ回路の
周波数切換幅の基準となる基準周波数信号と比較分周器
４からの分周出力との位相差を検出して、それに応じた
電圧をチューニング電圧として出力する。低域通過フィ
ルタ６1 〜６n は、位相比較器３からのチューニング電
圧が供給されることにより高域ノイズを除去すると共に
ＰＬＬシンセサイザ回路のループゲインを設定し、回路
から切り離されたときにチューニング電圧を保持する。
第１の切換スイッチ５は、第１の切換信号に応じて、位
相比較器３からのチューニング電圧を低域通過フィルタ
６1〜６n のいずれかに選択的に供給する。第２の切換
スイッチ７は、第２の切換信号に応じて、低域通過フィ
ルタ６1 〜６n のいずれかを選択し、その低域通過フィ
ルタを通過したチューニング電圧を電圧制御発振器１に
供給する。
Description
【０００１】
【産業上の利用分野】本発明は、自動車電話や携帯電話
やコードレス電話などのように、時分割された複数の通
信スロットを使用して通信を行うディジタル方式の移動
体通信装置などに搭載されるＰＬＬシンセサイザ回路に
関するものである。
やコードレス電話などのように、時分割された複数の通
信スロットを使用して通信を行うディジタル方式の移動
体通信装置などに搭載されるＰＬＬシンセサイザ回路に
関するものである。
【０００２】
【従来の技術】従来のアナログ方式の携帯電話の送受信
部は、一般に、図４のように、アンテナ３１に接続され
たデュプレクサ３２と、受信アンプ３３と、受信ミキサ
３４と、受信ＩＦ回路３５と、送信アンプ３６と、送信
ミキサ３７と、送信ＩＦ回路３８と、基準発振器３９
と、ＰＬＬシンセサイザ４０とを備えており、ＰＬＬシ
ンセサイザ４０は、電圧制御発振器４１と、低域通過フ
ィルタ４２と、位相比較器４３と、比較分周器４４とを
備えていた。
部は、一般に、図４のように、アンテナ３１に接続され
たデュプレクサ３２と、受信アンプ３３と、受信ミキサ
３４と、受信ＩＦ回路３５と、送信アンプ３６と、送信
ミキサ３７と、送信ＩＦ回路３８と、基準発振器３９
と、ＰＬＬシンセサイザ４０とを備えており、ＰＬＬシ
ンセサイザ４０は、電圧制御発振器４１と、低域通過フ
ィルタ４２と、位相比較器４３と、比較分周器４４とを
備えていた。
【０００３】アナログ方式の携帯電話の場合、送信用通
信キャリアの周波数と受信用通信キャリアの周波数とが
異なり、また１キャリア当たり１通信のＦＤＭＡ／ＦＤ
Ｄ方式であるため、ＰＬＬシンセサイザ４０を１回路に
するために、最適な送信ＩＦおよび受信ＩＦを設定して
いる。例えば、米国のＡＭＰＳ方式の場合、移動局の送
信周波数が８２４〜８４９ＭＨｚ、受信周波数が８６９
〜８９４ＭＨｚであるため、送信ＩＦ回路３８の出力周
波数を９０ＭＨｚ、受信ＩＦ回路３５の入力周波数を１
３５ＭＨｚに設定することにより、ＰＬＬシンセサイザ
４０の出力周波数を７３４〜７５９ＭＨｚに共通化し、
送受信同時動作を可能にしていた。
信キャリアの周波数と受信用通信キャリアの周波数とが
異なり、また１キャリア当たり１通信のＦＤＭＡ／ＦＤ
Ｄ方式であるため、ＰＬＬシンセサイザ４０を１回路に
するために、最適な送信ＩＦおよび受信ＩＦを設定して
いる。例えば、米国のＡＭＰＳ方式の場合、移動局の送
信周波数が８２４〜８４９ＭＨｚ、受信周波数が８６９
〜８９４ＭＨｚであるため、送信ＩＦ回路３８の出力周
波数を９０ＭＨｚ、受信ＩＦ回路３５の入力周波数を１
３５ＭＨｚに設定することにより、ＰＬＬシンセサイザ
４０の出力周波数を７３４〜７５９ＭＨｚに共通化し、
送受信同時動作を可能にしていた。
【０００４】ここで、図４の電圧制御発振器４１の動作
について、２スロット通信の場合を例にとって、図５を
参照しながら説明する。図５の（Ａ）はアンテナ３１の
入出力、（Ｂ）は電圧制御発振器４１の出力、（Ｃ）は
分周比データである。先ず時刻ａにおいて、最初のＰＬ
Ｌデータセットを行う。これにより比較分周器４４に分
周比データが供給され、過渡期間ｔ1 を経て、時刻ｂに
おいてスロット１に必要なチューニング電圧Ｖ1 が電圧
制御発振器４１の出力として得られる。期間ｔ 2 におい
てはＰＬＬシンセサイザ４０は安定であり、スロット１
の処理に問題はない。時刻ｃにおいてスロット１の処理
が終了すると、スロット２に必要なＰＬＬデータセット
を行う。これにより比較分周器４４に供給される分周比
データが切り換わり、過渡期間ｔ3 を経て、時刻ｄにお
いてスロット２に必要なチューニング電圧Ｖ2 が電圧制
御発振器４１の出力として得られる。期間ｔ4 において
はＰＬＬシンセサイザ４０は安定であり、スロット２の
処理に問題はない。しかしながら、時刻ｄにおいて既に
スロット２の通信は始まっており、時刻ｄ以前において
はＰＬＬシンセサイザ４０が過渡状態であるため、処理
が行えないことになる。時刻ｅ〜時刻ｇにおいても同じ
ことが言える。すなわち、ＰＬＬシンセサイザ４０の応
答時間が、スロット１とスロット２との間の空き期間以
内でないと、正常な通信が行えない。
について、２スロット通信の場合を例にとって、図５を
参照しながら説明する。図５の（Ａ）はアンテナ３１の
入出力、（Ｂ）は電圧制御発振器４１の出力、（Ｃ）は
分周比データである。先ず時刻ａにおいて、最初のＰＬ
Ｌデータセットを行う。これにより比較分周器４４に分
周比データが供給され、過渡期間ｔ1 を経て、時刻ｂに
おいてスロット１に必要なチューニング電圧Ｖ1 が電圧
制御発振器４１の出力として得られる。期間ｔ 2 におい
てはＰＬＬシンセサイザ４０は安定であり、スロット１
の処理に問題はない。時刻ｃにおいてスロット１の処理
が終了すると、スロット２に必要なＰＬＬデータセット
を行う。これにより比較分周器４４に供給される分周比
データが切り換わり、過渡期間ｔ3 を経て、時刻ｄにお
いてスロット２に必要なチューニング電圧Ｖ2 が電圧制
御発振器４１の出力として得られる。期間ｔ4 において
はＰＬＬシンセサイザ４０は安定であり、スロット２の
処理に問題はない。しかしながら、時刻ｄにおいて既に
スロット２の通信は始まっており、時刻ｄ以前において
はＰＬＬシンセサイザ４０が過渡状態であるため、処理
が行えないことになる。時刻ｅ〜時刻ｇにおいても同じ
ことが言える。すなわち、ＰＬＬシンセサイザ４０の応
答時間が、スロット１とスロット２との間の空き期間以
内でないと、正常な通信が行えない。
【０００５】一方、現在規格化が進められている日本の
ディジタルコードレス電話の送受信部は、例えば図６の
ように、アンテナ５１に接続された受信アンプ５２と、
受信ミキサ５３と、受信ＩＦ回路５４と、アンテナ５１
に接続された送信アンプ５５と、送信ミキサ５６と、送
信ＩＦ回路５７と、基準発振器５８と、ＰＬＬシンセサ
イザ５９とを備えたものや、例えば図７のように、アン
テナ６１に接続された受信アンプ６２と、受信ミキサ６
３と、受信ＩＦ回路６４と、アンテナ６１に接続された
送信アンプ６５と、直交変調器６６と、基準発振器６７
と、ＰＬＬシンセサイザ６８1 ，６８2 とを備えたもの
や、例えば図８のように、アンテナ７１に接続された受
信アンプ７２と、受信ミキサ７３と、受信ＩＦ回路７４
と、アンテナ７１に接続された送信アンプ７５と、送信
ミキサ７６と、送信ＩＦ回路７７と、基準発振器７８
と、ＰＬＬシンセサイザ７９1 〜７９n と、切換スイッ
チ８０とを備えたものなどがあった。
ディジタルコードレス電話の送受信部は、例えば図６の
ように、アンテナ５１に接続された受信アンプ５２と、
受信ミキサ５３と、受信ＩＦ回路５４と、アンテナ５１
に接続された送信アンプ５５と、送信ミキサ５６と、送
信ＩＦ回路５７と、基準発振器５８と、ＰＬＬシンセサ
イザ５９とを備えたものや、例えば図７のように、アン
テナ６１に接続された受信アンプ６２と、受信ミキサ６
３と、受信ＩＦ回路６４と、アンテナ６１に接続された
送信アンプ６５と、直交変調器６６と、基準発振器６７
と、ＰＬＬシンセサイザ６８1 ，６８2 とを備えたもの
や、例えば図８のように、アンテナ７１に接続された受
信アンプ７２と、受信ミキサ７３と、受信ＩＦ回路７４
と、アンテナ７１に接続された送信アンプ７５と、送信
ミキサ７６と、送信ＩＦ回路７７と、基準発振器７８
と、ＰＬＬシンセサイザ７９1 〜７９n と、切換スイッ
チ８０とを備えたものなどがあった。
【０００６】ディジタルコードレス電話の場合は、送受
信通信キャリア周波数が共通であり、また１キャリアを
複数スロットに時分割して同一キャリアで複数の通信が
可能なＴＤＭＡ／ＴＤＤ方式を採用している。このため
図６のように、送信アンプ５５と送信ミキサ５６と送信
ＩＦ回路５７とにより構成される送信ブロックと、受信
アンプ５２と受信ミキサ５３と受信ＩＦ回路５４とによ
り構成される受信ブロックとが同様な周波数構成であれ
ば、受信ＩＦの周波数と送信ＩＦの周波数とを同一にす
ることにより、１回路のＰＬＬシンセサイザ５９を設け
るだけでよい。
信通信キャリア周波数が共通であり、また１キャリアを
複数スロットに時分割して同一キャリアで複数の通信が
可能なＴＤＭＡ／ＴＤＤ方式を採用している。このため
図６のように、送信アンプ５５と送信ミキサ５６と送信
ＩＦ回路５７とにより構成される送信ブロックと、受信
アンプ５２と受信ミキサ５３と受信ＩＦ回路５４とによ
り構成される受信ブロックとが同様な周波数構成であれ
ば、受信ＩＦの周波数と送信ＩＦの周波数とを同一にす
ることにより、１回路のＰＬＬシンセサイザ５９を設け
るだけでよい。
【０００７】これに対して図７のように、送信系を送信
アンプ６５と直交変調器６６とにより構成される直交変
調回路とし、受信系を受信アンプ６２と受信ミキサ６３
と受信ＩＦ回路６４とにより構成される周波数コンバー
ト回路とした場合、ＰＬＬシンセサイザ６８1 の出力周
波数ｆ1 と、ＰＬＬシンセサイザ６８2 の出力周波数ｆ
2 とは下記数１のようになり、互いに異なるため、通常
は２回路のＰＬＬシンセサイザ６８1 ，６８2 が必要に
なる。なお、ｆRFはアンテナ６１の入出力周波数、ｆIF
は受信ＩＦ回路６４の入力周波数である。
アンプ６５と直交変調器６６とにより構成される直交変
調回路とし、受信系を受信アンプ６２と受信ミキサ６３
と受信ＩＦ回路６４とにより構成される周波数コンバー
ト回路とした場合、ＰＬＬシンセサイザ６８1 の出力周
波数ｆ1 と、ＰＬＬシンセサイザ６８2 の出力周波数ｆ
2 とは下記数１のようになり、互いに異なるため、通常
は２回路のＰＬＬシンセサイザ６８1 ，６８2 が必要に
なる。なお、ｆRFはアンテナ６１の入出力周波数、ｆIF
は受信ＩＦ回路６４の入力周波数である。
【０００８】
【数１】
【０００９】またディジタルコードレス電話において
は、時分割で送受それぞれ４スロットまで同時通信が可
能なため、各スロット毎に異なる通信キャリアを使用す
ることを考えて、Ｎスロット同時通信を行う場合、図８
に示すように、Ｎ個のＰＬＬシンセサイザ７９1 〜７９
n と、切換スイッチ８０とが必要になる。切換スイッチ
８０は、図外の制御部からスロット毎に供給される切換
信号により、ＰＬＬシンセサイザ７９1 〜７９n のいず
れかの出力を選択する。
は、時分割で送受それぞれ４スロットまで同時通信が可
能なため、各スロット毎に異なる通信キャリアを使用す
ることを考えて、Ｎスロット同時通信を行う場合、図８
に示すように、Ｎ個のＰＬＬシンセサイザ７９1 〜７９
n と、切換スイッチ８０とが必要になる。切換スイッチ
８０は、図外の制御部からスロット毎に供給される切換
信号により、ＰＬＬシンセサイザ７９1 〜７９n のいず
れかの出力を選択する。
【００１０】なお、図６のＰＬＬシンセサイザ５９と図
７のＰＬＬシンセサイザ６８1 ，６８2 と図８のＰＬＬ
シンセサイザ７９1 〜７９n とは、図４のＰＬＬシンセ
サイザ４０と同一の構成である。
７のＰＬＬシンセサイザ６８1 ，６８2 と図８のＰＬＬ
シンセサイザ７９1 〜７９n とは、図４のＰＬＬシンセ
サイザ４０と同一の構成である。
【００１１】
【発明が解決しようとする課題】上記従来のＰＬＬシン
セサイザでは、ＴＤＭＡおよびＴＤＤ方式の通信装置に
搭載した場合、通信スロット毎に使用するシンセサイザ
出力周波数が異なるときには、ＰＬＬシンセサイザの周
波数切換時間が、スロット毎の周波数切換に要求される
時間以内でないと、複数個のＰＬＬシンセサイザが必要
となり、このため実装面積が大きくなると共に、ＰＬＬ
シンセサイザ間で干渉が生じるという問題があった。
セサイザでは、ＴＤＭＡおよびＴＤＤ方式の通信装置に
搭載した場合、通信スロット毎に使用するシンセサイザ
出力周波数が異なるときには、ＰＬＬシンセサイザの周
波数切換時間が、スロット毎の周波数切換に要求される
時間以内でないと、複数個のＰＬＬシンセサイザが必要
となり、このため実装面積が大きくなると共に、ＰＬＬ
シンセサイザ間で干渉が生じるという問題があった。
【００１２】本発明はかかる事情に鑑みて成されたもの
であり、時分割された複数の通信スロットを使用して通
信を行うディジタル方式の移動体通信装置などに搭載し
たときに、実装面積を小さくでき、しかも干渉を防止で
きるＰＬＬシンセサイザ回路を提供することを目的とす
る。
であり、時分割された複数の通信スロットを使用して通
信を行うディジタル方式の移動体通信装置などに搭載し
たときに、実装面積を小さくでき、しかも干渉を防止で
きるＰＬＬシンセサイザ回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明は、供給されるチ
ューニング電圧に応じた周波数信号を出力する電圧制御
発振器と、外部から供給される分周比データに応じて前
記電圧制御発振器からの周波数信号を分周する比較分周
器と、外部から供給されかつＰＬＬシンセサイザ回路の
周波数切換幅の基準となる基準周波数信号と前記比較分
周器からの分周出力との位相差を検出して、それに応じ
た電圧をチューニング電圧として出力する位相比較器
と、この位相比較器からのチューニング電圧が供給され
ることにより高域ノイズを除去すると共にＰＬＬシンセ
サイザ回路のループゲインを設定し、回路から切り離さ
れたときにチューニング電圧を保持する、複数の低域通
過フィルタと、外部から供給される切換信号に応じて、
前記位相比較器からのチューニング電圧を前記複数の低
域通過フィルタのいずれかに選択的に供給する第１の切
換スイッチと、外部から供給される切換信号に応じて、
前記複数の低域通過フィルタのいずれかを選択し、その
低域通過フィルタを通過したチューニング電圧を前記電
圧制御発振器に供給する第２の切換スイッチとを備えた
ことを特徴としている。
ューニング電圧に応じた周波数信号を出力する電圧制御
発振器と、外部から供給される分周比データに応じて前
記電圧制御発振器からの周波数信号を分周する比較分周
器と、外部から供給されかつＰＬＬシンセサイザ回路の
周波数切換幅の基準となる基準周波数信号と前記比較分
周器からの分周出力との位相差を検出して、それに応じ
た電圧をチューニング電圧として出力する位相比較器
と、この位相比較器からのチューニング電圧が供給され
ることにより高域ノイズを除去すると共にＰＬＬシンセ
サイザ回路のループゲインを設定し、回路から切り離さ
れたときにチューニング電圧を保持する、複数の低域通
過フィルタと、外部から供給される切換信号に応じて、
前記位相比較器からのチューニング電圧を前記複数の低
域通過フィルタのいずれかに選択的に供給する第１の切
換スイッチと、外部から供給される切換信号に応じて、
前記複数の低域通過フィルタのいずれかを選択し、その
低域通過フィルタを通過したチューニング電圧を前記電
圧制御発振器に供給する第２の切換スイッチとを備えた
ことを特徴としている。
【００１４】
【作用】電圧制御発振器は、供給されるチューニング電
圧に応じた周波数信号を出力する。比較分周器は、外部
から供給される分周比データに応じて電圧制御発振器か
らの周波数信号を分周する。位相比較器は、外部から供
給されかつＰＬＬシンセサイザ回路の周波数切換幅の基
準となる基準周波数信号と比較分周器からの分周出力と
の位相差を検出して、それに応じた電圧をチューニング
電圧として出力する。複数の低域通過フィルタは、位相
比較器からのチューニング電圧が供給されることにより
高域ノイズを除去すると共にＰＬＬシンセサイザ回路の
ループゲインを設定し、回路から切り離されたときにチ
ューニング電圧を保持する。第１の切換スイッチは、外
部から供給される切換信号に応じて、位相比較器からの
チューニング電圧を複数の低域通過フィルタのいずれか
に選択的に供給する。第２の切換スイッチは、外部から
供給される切換信号に応じて、複数の低域通過フィルタ
のいずれかを選択し、その低域通過フィルタを通過した
チューニング電圧を電圧制御発振器に供給する。
圧に応じた周波数信号を出力する。比較分周器は、外部
から供給される分周比データに応じて電圧制御発振器か
らの周波数信号を分周する。位相比較器は、外部から供
給されかつＰＬＬシンセサイザ回路の周波数切換幅の基
準となる基準周波数信号と比較分周器からの分周出力と
の位相差を検出して、それに応じた電圧をチューニング
電圧として出力する。複数の低域通過フィルタは、位相
比較器からのチューニング電圧が供給されることにより
高域ノイズを除去すると共にＰＬＬシンセサイザ回路の
ループゲインを設定し、回路から切り離されたときにチ
ューニング電圧を保持する。第１の切換スイッチは、外
部から供給される切換信号に応じて、位相比較器からの
チューニング電圧を複数の低域通過フィルタのいずれか
に選択的に供給する。第２の切換スイッチは、外部から
供給される切換信号に応じて、複数の低域通過フィルタ
のいずれかを選択し、その低域通過フィルタを通過した
チューニング電圧を電圧制御発振器に供給する。
【００１５】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例におけるＰＬＬシン
セサイザ回路の回路ブロック図で、このＰＬＬシンセサ
イザ回路は、電圧制御発振器１と、基準発振器２と、位
相比較器３と、比較分周器４と、第１の切換スイッチ５
と、Ｎ個の低域通過フィルタ６1 〜６n と、第２の切換
スイッチ７とを備えている。なお、基準発振器２はＰＬ
Ｌシンセサイザ回路の外部に設けてもよい。電圧制御発
振器１は、第２の切換スイッチ７を介して入力されるチ
ューニング電圧に応じた周波数信号を出力する。基準発
振器２は、ＰＬＬシンセサイザ回路の周波数切換幅の基
準となる周波数信号を位相比較器３に供給する。位相比
較器３は、基準発振器２の出力と比較分周器４の出力と
の位相差を検出し、その位相差に応じた電圧を第１の切
換スイッチ５に供給する。比較分周器４は、電圧制御発
振器１の出力を、図外の制御部からの分周比データに応
じて分周し、位相比較器３に供給する。第１の切換スイ
ッチ５は、図外の制御部からの第１の切換信号に応じ
て、位相比較器３からの出力を低域通過フィルタ６1 〜
６n のいずれかに選択的に供給する。Ｎ個の低域通過フ
ィルタ６1 〜６n は、各々ＰＬＬシンセサイザ回路のル
ープゲインを設定し、かつ広域ノイズを除去する。第２
の切換スイッチ７は、図外の制御部からの第２の切換信
号に応じて、低域通過フィルタ６1 〜６n のうちのいず
れかを選択し、その出力をチューニング電圧として電圧
制御発振器１に供給する。図外の制御部から第１および
第２の切換スイッチ５，７に供給される第１および第２
の切換信号は、第１および第２の切換スイッチ５，７を
切り換えるためのものであり、通信スロットに同期した
タイミングで供給される。図外の制御部から比較分周器
４に供給される分周比データは、ＰＬＬシンセサイザ回
路の周波数切換を行うためのもので、第１および第２の
切換スイッチ５，７により選択された低域通過フィルタ
を使用して出力すべき周波数に対応している。
説明する。図１は本発明の一実施例におけるＰＬＬシン
セサイザ回路の回路ブロック図で、このＰＬＬシンセサ
イザ回路は、電圧制御発振器１と、基準発振器２と、位
相比較器３と、比較分周器４と、第１の切換スイッチ５
と、Ｎ個の低域通過フィルタ６1 〜６n と、第２の切換
スイッチ７とを備えている。なお、基準発振器２はＰＬ
Ｌシンセサイザ回路の外部に設けてもよい。電圧制御発
振器１は、第２の切換スイッチ７を介して入力されるチ
ューニング電圧に応じた周波数信号を出力する。基準発
振器２は、ＰＬＬシンセサイザ回路の周波数切換幅の基
準となる周波数信号を位相比較器３に供給する。位相比
較器３は、基準発振器２の出力と比較分周器４の出力と
の位相差を検出し、その位相差に応じた電圧を第１の切
換スイッチ５に供給する。比較分周器４は、電圧制御発
振器１の出力を、図外の制御部からの分周比データに応
じて分周し、位相比較器３に供給する。第１の切換スイ
ッチ５は、図外の制御部からの第１の切換信号に応じ
て、位相比較器３からの出力を低域通過フィルタ６1 〜
６n のいずれかに選択的に供給する。Ｎ個の低域通過フ
ィルタ６1 〜６n は、各々ＰＬＬシンセサイザ回路のル
ープゲインを設定し、かつ広域ノイズを除去する。第２
の切換スイッチ７は、図外の制御部からの第２の切換信
号に応じて、低域通過フィルタ６1 〜６n のうちのいず
れかを選択し、その出力をチューニング電圧として電圧
制御発振器１に供給する。図外の制御部から第１および
第２の切換スイッチ５，７に供給される第１および第２
の切換信号は、第１および第２の切換スイッチ５，７を
切り換えるためのものであり、通信スロットに同期した
タイミングで供給される。図外の制御部から比較分周器
４に供給される分周比データは、ＰＬＬシンセサイザ回
路の周波数切換を行うためのもので、第１および第２の
切換スイッチ５，７により選択された低域通過フィルタ
を使用して出力すべき周波数に対応している。
【００１６】次に上記ＰＬＬシンセサイザ回路の動作に
ついて、２スロット通信時の場合を例にとって、図２を
参照しながら説明する。図２の（Ａ）は図外のアンテナ
の入出力、（Ｂ）は低域通過フィルタ６1 の出力、
（Ｃ）は低域通過フィルタ６2 の出力、（Ｄ）は第２の
切換スイッチ７の出力、（Ｅ）は図外の制御部から第１
の切換スイッチ５に供給される第１の切換信号、（Ｆ）
は図外の制御部から第２の切換スイッチ７に供給される
第２の切換信号、（Ｇ）は図外の制御部から比較分周器
４に供給される分周比データである。先ず時刻ａにおい
て、図外の制御部が、スロット１に必要な分周比データ
を比較分周器４に供給すると共に、第１の切換スイッチ
５および第２の切換スイッチ７に供給している第１の切
換信号および第２の切換信号をハイレベルにする。これ
により低域通過フィルタ６1 が選択され、低域通過フィ
ルタ６1 の出力および第２の切換スイッチ７の出力は、
過渡期間ｔ1 を経て、時刻ｂにおいてスロット１に必要
なチューニング電圧Ｖ1 になる。次に時刻ｂにおいて、
図外の制御部が、スロット２に必要な分周比データを比
較分周器４に供給すると共に、第１の切換スイッチ５お
よび第２の切換スイッチ７に供給している第１の切換信
号および第２の切換信号をローレベルにする。これによ
り低域通過フィルタ６1 が回路から切り離され、低域通
過フィルタ６1 は、入力がフローティング状態になっ
て、出力電圧Ｖ1 を保持する。一方、第１の切換信号お
よび第２の切換信号がローレベルになることにより、低
域通過フィルタ６2 が選択され、過渡期間ｔ2 を経て、
時刻ｃにおいて、低域通過フィルタ６ 2 の出力および第
２の切換スイッチ７の出力はスロット２に必要なチュー
ニング電圧Ｖ2 になる。次に時刻ｃにおいて、図外の制
御部が、スロット１に必要な分周比データを比較分周器
４に供給すると共に、第１の切換スイッチ５および第２
の切換スイッチ７に供給している第１の切換信号および
第２の切換信号をハイレベルにする。これにより低域通
過フィルタ６1 が選択され、低域通過フィルタ６ 1 の出
力および第２の切換スイッチ７の出力は、すみやかに低
域通過フィルタ６ 1 に保持されていたチューニング電圧
Ｖ1 になる。これにより電圧制御発振器１の出力周波数
は目標の周波数に瞬時に立ち上がり、基準発振器２の出
力と比較分周器４の出力との位相差を吸収する時間だけ
がＰＬＬシンセサイザ回路の応答時間となる。このた
め、期間ｔ3 のほぼ全期間にわたってＰＬＬシンセサイ
ザ回路が安定化し、スロット１の処理を行える。一方、
時刻ｃにおいて低域通過フィルタ６2 が回路から切り離
され、低域通過フィルタ６2 は、入力がフローティング
状態になって、出力電圧Ｖ2 を保持する。したがって、
時刻ｄ〜時刻ｆにおいても上記と同様の動作になり、Ｐ
ＬＬシンセサイザ回路の応答時間を、スロット１とスロ
ット２との間の空き期間より充分短くでき、常に正常な
通信が行える。
ついて、２スロット通信時の場合を例にとって、図２を
参照しながら説明する。図２の（Ａ）は図外のアンテナ
の入出力、（Ｂ）は低域通過フィルタ６1 の出力、
（Ｃ）は低域通過フィルタ６2 の出力、（Ｄ）は第２の
切換スイッチ７の出力、（Ｅ）は図外の制御部から第１
の切換スイッチ５に供給される第１の切換信号、（Ｆ）
は図外の制御部から第２の切換スイッチ７に供給される
第２の切換信号、（Ｇ）は図外の制御部から比較分周器
４に供給される分周比データである。先ず時刻ａにおい
て、図外の制御部が、スロット１に必要な分周比データ
を比較分周器４に供給すると共に、第１の切換スイッチ
５および第２の切換スイッチ７に供給している第１の切
換信号および第２の切換信号をハイレベルにする。これ
により低域通過フィルタ６1 が選択され、低域通過フィ
ルタ６1 の出力および第２の切換スイッチ７の出力は、
過渡期間ｔ1 を経て、時刻ｂにおいてスロット１に必要
なチューニング電圧Ｖ1 になる。次に時刻ｂにおいて、
図外の制御部が、スロット２に必要な分周比データを比
較分周器４に供給すると共に、第１の切換スイッチ５お
よび第２の切換スイッチ７に供給している第１の切換信
号および第２の切換信号をローレベルにする。これによ
り低域通過フィルタ６1 が回路から切り離され、低域通
過フィルタ６1 は、入力がフローティング状態になっ
て、出力電圧Ｖ1 を保持する。一方、第１の切換信号お
よび第２の切換信号がローレベルになることにより、低
域通過フィルタ６2 が選択され、過渡期間ｔ2 を経て、
時刻ｃにおいて、低域通過フィルタ６ 2 の出力および第
２の切換スイッチ７の出力はスロット２に必要なチュー
ニング電圧Ｖ2 になる。次に時刻ｃにおいて、図外の制
御部が、スロット１に必要な分周比データを比較分周器
４に供給すると共に、第１の切換スイッチ５および第２
の切換スイッチ７に供給している第１の切換信号および
第２の切換信号をハイレベルにする。これにより低域通
過フィルタ６1 が選択され、低域通過フィルタ６ 1 の出
力および第２の切換スイッチ７の出力は、すみやかに低
域通過フィルタ６ 1 に保持されていたチューニング電圧
Ｖ1 になる。これにより電圧制御発振器１の出力周波数
は目標の周波数に瞬時に立ち上がり、基準発振器２の出
力と比較分周器４の出力との位相差を吸収する時間だけ
がＰＬＬシンセサイザ回路の応答時間となる。このた
め、期間ｔ3 のほぼ全期間にわたってＰＬＬシンセサイ
ザ回路が安定化し、スロット１の処理を行える。一方、
時刻ｃにおいて低域通過フィルタ６2 が回路から切り離
され、低域通過フィルタ６2 は、入力がフローティング
状態になって、出力電圧Ｖ2 を保持する。したがって、
時刻ｄ〜時刻ｆにおいても上記と同様の動作になり、Ｐ
ＬＬシンセサイザ回路の応答時間を、スロット１とスロ
ット２との間の空き期間より充分短くでき、常に正常な
通信が行える。
【００１７】なお本実施例においては、第１の切換信号
と第２の切換信号とを用いて、低域通過フィルタ６1 〜
６n の切換時に、先ず第１の切換信号により第１の切換
スイッチ５を全ての低域通過フィルタ６1 〜６n から切
離し、次に第２の切換信号により、選択すべき低域通過
フィルタと電圧制御発振器１とを接続して、低域通過フ
ィルタに保持されているチューニング電圧により電圧制
御発振器１の出力周波数を目標値近傍にプリセットして
から、第１の切換信号により、選択すべき低域通過フィ
ルタと位相比較器３とを第１の切換スイッチ５を介して
接続するように構成している。
と第２の切換信号とを用いて、低域通過フィルタ６1 〜
６n の切換時に、先ず第１の切換信号により第１の切換
スイッチ５を全ての低域通過フィルタ６1 〜６n から切
離し、次に第２の切換信号により、選択すべき低域通過
フィルタと電圧制御発振器１とを接続して、低域通過フ
ィルタに保持されているチューニング電圧により電圧制
御発振器１の出力周波数を目標値近傍にプリセットして
から、第１の切換信号により、選択すべき低域通過フィ
ルタと位相比較器３とを第１の切換スイッチ５を介して
接続するように構成している。
【００１８】また本実施例においては、基準発振器２の
出力と比較分周器４の出力との位相差を吸収する時間を
短くするために、図３のような位相一致方式を採用して
いる。図３の（Ａ）は図外の制御部から比較分周器４に
供給される分周比データ、（Ｂ）は図外の制御部から第
２の切換スイッチ７に供給される第２の切換信号、
（Ｃ）は図外の制御部から第１の切換スイッチ５に供給
される第１の切換信号、（Ｄ）は基準発振器２のリセッ
ト信号、（Ｅ）は比較分周器４の出力、（Ｆ）は基準発
振器２の出力である。すなわち、例えば図２の時刻ｃに
おいて、第１の切換スイッチ５を低域通過フィルタ６1
に接続せずにフローティング状態とし、基準発振器２の
出力を比較分周器４の出力でリセットして、位相合わせ
を行ってから、第１の切換スイッチ５を低域通過フィル
タ６1 に接続する。このようにすれば、より高速な応答
を達成できる。なおこの位相一致方式は、富士通製の
ＰＬＬＩＣ ＭＢ１５１３ に使用されているものと同
じ原理である。
出力と比較分周器４の出力との位相差を吸収する時間を
短くするために、図３のような位相一致方式を採用して
いる。図３の（Ａ）は図外の制御部から比較分周器４に
供給される分周比データ、（Ｂ）は図外の制御部から第
２の切換スイッチ７に供給される第２の切換信号、
（Ｃ）は図外の制御部から第１の切換スイッチ５に供給
される第１の切換信号、（Ｄ）は基準発振器２のリセッ
ト信号、（Ｅ）は比較分周器４の出力、（Ｆ）は基準発
振器２の出力である。すなわち、例えば図２の時刻ｃに
おいて、第１の切換スイッチ５を低域通過フィルタ６1
に接続せずにフローティング状態とし、基準発振器２の
出力を比較分周器４の出力でリセットして、位相合わせ
を行ってから、第１の切換スイッチ５を低域通過フィル
タ６1 に接続する。このようにすれば、より高速な応答
を達成できる。なおこの位相一致方式は、富士通製の
ＰＬＬＩＣ ＭＢ１５１３ に使用されているものと同
じ原理である。
【００１９】このように、各通信スロットに対応した低
域通過フィルタ６1 〜６n を設け、各低域通過フィルタ
６1 〜６n に必要なチューニング電圧を保持させるよう
に構成したので、従来のＰＬＬシンセサイザと同じＰＬ
Ｌループゲイン特性を得られるものでありながら、周波
数切換の速度を良好に高速化できる。したがって、時分
割された複数の通信スロットを使用して通信を行うディ
ジタル方式の移動体通信装置などに搭載したときに、Ｐ
ＬＬシンセサイザ回路が１個で足りることから、電圧制
御発振器１や位相比較器３や比較分周器４を１個に削減
でき、実装面積を小さくできると共に、ＰＬＬシンセサ
イザ間の干渉を防止できる。
域通過フィルタ６1 〜６n を設け、各低域通過フィルタ
６1 〜６n に必要なチューニング電圧を保持させるよう
に構成したので、従来のＰＬＬシンセサイザと同じＰＬ
Ｌループゲイン特性を得られるものでありながら、周波
数切換の速度を良好に高速化できる。したがって、時分
割された複数の通信スロットを使用して通信を行うディ
ジタル方式の移動体通信装置などに搭載したときに、Ｐ
ＬＬシンセサイザ回路が１個で足りることから、電圧制
御発振器１や位相比較器３や比較分周器４を１個に削減
でき、実装面積を小さくできると共に、ＰＬＬシンセサ
イザ間の干渉を防止できる。
【００２０】なお、上記実施例では第１の切換信号と第
２の切換信号とを別個に用いたが、図外の制御部から第
１の切換スイッチ５および第２の切換スイッチ７に共通
の切換信号を供給するように構成してもよい。
２の切換信号とを別個に用いたが、図外の制御部から第
１の切換スイッチ５および第２の切換スイッチ７に共通
の切換信号を供給するように構成してもよい。
【００２１】
【発明の効果】以上説明したように本発明によれば、供
給されるチューニング電圧に応じた周波数信号を出力す
る電圧制御発振器と、外部から供給される分周比データ
に応じて前記電圧制御発振器からの周波数信号を分周す
る比較分周器と、外部から供給されかつＰＬＬシンセサ
イザ回路の周波数切換幅の基準となる基準周波数信号と
前記比較分周器からの分周出力との位相差を検出して、
それに応じた電圧をチューニング電圧として出力する位
相比較器と、位相比較器からのチューニング電圧が供給
されることにより高域ノイズを除去すると共にＰＬＬシ
ンセサイザ回路のループゲインを設定し、回路から切り
離されたときにチューニング電圧を保持する、複数の低
域通過フィルタと、外部から供給される切換信号に応じ
て、前記位相比較器からのチューニング電圧を前記複数
の低域通過フィルタのいずれかに選択的に供給する第１
の切換スイッチと、外部から供給される切換信号に応じ
て、前記複数の低域通過フィルタのいずれかを選択し、
その低域通過フィルタを通過したチューニング電圧を前
記電圧制御発振器に供給する第２の切換スイッチとを備
えたので、各通信スロットに対応した低域通過フィルタ
を設け、各低域通過フィルタに必要なチューニング電圧
を保持させるように構成したことから、従来のＰＬＬシ
ンセサイザと同じＰＬＬループゲイン特性を得られるも
のでありながら、周波数切換の速度を良好に高速化でき
る。したがって、時分割された複数の通信スロットを使
用して通信を行うディジタル方式の移動体通信装置など
に搭載したときに、ＰＬＬシンセサイザ回路が１個で足
りることから、電圧制御発振器や位相比較器や比較分周
器を１個に削減でき、実装面積を良好に小さくできると
共に、ＰＬＬシンセサイザ間の干渉を確実に防止でき
る。
給されるチューニング電圧に応じた周波数信号を出力す
る電圧制御発振器と、外部から供給される分周比データ
に応じて前記電圧制御発振器からの周波数信号を分周す
る比較分周器と、外部から供給されかつＰＬＬシンセサ
イザ回路の周波数切換幅の基準となる基準周波数信号と
前記比較分周器からの分周出力との位相差を検出して、
それに応じた電圧をチューニング電圧として出力する位
相比較器と、位相比較器からのチューニング電圧が供給
されることにより高域ノイズを除去すると共にＰＬＬシ
ンセサイザ回路のループゲインを設定し、回路から切り
離されたときにチューニング電圧を保持する、複数の低
域通過フィルタと、外部から供給される切換信号に応じ
て、前記位相比較器からのチューニング電圧を前記複数
の低域通過フィルタのいずれかに選択的に供給する第１
の切換スイッチと、外部から供給される切換信号に応じ
て、前記複数の低域通過フィルタのいずれかを選択し、
その低域通過フィルタを通過したチューニング電圧を前
記電圧制御発振器に供給する第２の切換スイッチとを備
えたので、各通信スロットに対応した低域通過フィルタ
を設け、各低域通過フィルタに必要なチューニング電圧
を保持させるように構成したことから、従来のＰＬＬシ
ンセサイザと同じＰＬＬループゲイン特性を得られるも
のでありながら、周波数切換の速度を良好に高速化でき
る。したがって、時分割された複数の通信スロットを使
用して通信を行うディジタル方式の移動体通信装置など
に搭載したときに、ＰＬＬシンセサイザ回路が１個で足
りることから、電圧制御発振器や位相比較器や比較分周
器を１個に削減でき、実装面積を良好に小さくできると
共に、ＰＬＬシンセサイザ間の干渉を確実に防止でき
る。
【図１】本発明の一実施例におけるＰＬＬシンセサイザ
回路の回路ブロック図である。
回路の回路ブロック図である。
【図２】本発明の一実施例におけるＰＬＬシンセサイザ
回路の各部信号波形図である。
回路の各部信号波形図である。
【図３】本発明の一実施例におけるＰＬＬシンセサイザ
回路に採用した位相一致方式を説明するタイミングチャ
ートである。
回路に採用した位相一致方式を説明するタイミングチャ
ートである。
【図４】従来のＰＬＬシンセサイザ回路を搭載した通信
装置の要部の回路ブロック図である。
装置の要部の回路ブロック図である。
【図５】従来のＰＬＬシンセサイザ回路を搭載した通信
装置の各部信号波形図図である。
装置の各部信号波形図図である。
【図６】従来のＰＬＬシンセサイザ回路を搭載した別の
通信装置の要部の回路ブロック図である。
通信装置の要部の回路ブロック図である。
【図７】従来のＰＬＬシンセサイザ回路を搭載したさら
に別の通信装置の要部の回路ブロック図である。
に別の通信装置の要部の回路ブロック図である。
【図８】従来のＰＬＬシンセサイザ回路を搭載したさら
に別の通信装置の要部の回路ブロック図である。
に別の通信装置の要部の回路ブロック図である。
１ 電圧制御発振器 ３ 位相比較器 ４ 比較分周器 ５ 第１の切換スイッチ ６1 〜６n 低域通過フィルタ ７ 第２の切換スイッチ
Claims (1)
- 【請求項１】 供給されるチューニング電圧に応じた周
波数信号を出力する電圧制御発振器と、 外部から供給される分周比データに応じて前記電圧制御
発振器からの周波数信号を分周する比較分周器と、 外部から供給されかつＰＬＬシンセサイザ回路の周波数
切換幅の基準となる基準周波数信号と前記比較分周器か
らの分周出力との位相差を検出して、それに応じた電圧
をチューニング電圧として出力する位相比較器と、 前記位相比較器からのチューニング電圧が供給されるこ
とにより高域ノイズを除去すると共にＰＬＬシンセサイ
ザ回路のループゲインを設定し、回路から切り離された
ときにチューニング電圧を保持する、複数の低域通過フ
ィルタと、 外部から供給される切換信号に応じて、前記位相比較器
からのチューニング電圧を前記複数の低域通過フィルタ
のいずれかに選択的に供給する第１の切換スイッチと、 外部から供給される切換信号に応じて、前記複数の低域
通過フィルタのいずれかを選択し、その低域通過フィル
タを通過したチューニング電圧を前記電圧制御発振器に
供給する第２の切換スイッチとを備えたことを特徴とす
るＰＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139446A JPH05335944A (ja) | 1992-05-29 | 1992-05-29 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4139446A JPH05335944A (ja) | 1992-05-29 | 1992-05-29 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335944A true JPH05335944A (ja) | 1993-12-17 |
Family
ID=15245399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4139446A Pending JPH05335944A (ja) | 1992-05-29 | 1992-05-29 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892407A (en) * | 1996-03-14 | 1999-04-06 | Nec Corporation | Phase-locked loop synthesizer |
-
1992
- 1992-05-29 JP JP4139446A patent/JPH05335944A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892407A (en) * | 1996-03-14 | 1999-04-06 | Nec Corporation | Phase-locked loop synthesizer |
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