JPH0533163A - Shape forming method of insulating film layer - Google Patents

Shape forming method of insulating film layer

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JPH0533163A
JPH0533163A JP19006791A JP19006791A JPH0533163A JP H0533163 A JPH0533163 A JP H0533163A JP 19006791 A JP19006791 A JP 19006791A JP 19006791 A JP19006791 A JP 19006791A JP H0533163 A JPH0533163 A JP H0533163A
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JP
Japan
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film layer
insulating film
layer
forming
shape
Prior art date
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JP19006791A
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Japanese (ja)
Inventor
Akihiko Hiroe
昭彦 廣江
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Abstract

PURPOSE:To provide the technique of smoothing the profile which is formed at the time of etching away the insulating film layer on a substrate and leads to various kinds of problems. CONSTITUTION:A silicon oxide film layer 4 is formed on a silicon substrate 2 (a). Ar<+> is then implanted by ion implantation into the surface of the silicon oxide film layer 4 to form a damage layer 6 of a high etching rate (b). A photoresist 8 is then formed as a mask and is chemically etched to selectively remove the silicon oxide film layer 4 to a taper shape (c). Finally, the entire part of the silicon substrate 2 is heat treated. The damage layer 6 is recovered by this annealing and a smooth taper 14 in which a kink shape 12 does not exist formed (e).

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体プロセス或は光
集積回路プロセスなどに使用される絶縁膜層の形状形成
方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a shape of an insulating film layer used in a semiconductor process or an optical integrated circuit process.

【0002】[0002]

【従来の技術】従来より、半導体素子の絶縁膜層の形成
において、その絶縁膜層がエッチングされた部分と、絶
縁膜層が残っている部分との境界は急激な段差が生じや
すく、その境界を横切る金属配線が断線しやすいという
問題点があった。また、光集積回路の光導波路等の形成
においては、光を効率的に導波或は分波させるために、
光導波路を縦/横比率、1/3〜1/5程度のテーパ状
に形成することが必要とされ、絶縁膜層を滑らかにテー
パ状に形成する技術の開発が望まれている。
2. Description of the Related Art Conventionally, in the formation of an insulating film layer of a semiconductor element, a boundary between a portion where the insulating film layer is etched and a portion where the insulating film layer remains is likely to have a sharp step. There is a problem that the metal wiring that crosses the wire is easily broken. Further, in forming an optical waveguide or the like of an optical integrated circuit, in order to guide or split light efficiently,
It is necessary to form the optical waveguide in a taper shape with a vertical / horizontal ratio of about 1/3 to 1/5, and development of a technique for forming the insulating film layer in a taper shape is desired.

【0003】従来、絶縁膜層のテーパ形状形成方法とし
ては、次の様なものが公知である。 (従来技術1)絶縁膜層表面に、イオンインプラ等の手
段で、ダメージを持ったエッチレートの高い層を形成し
た後、化学エッチングにより、所望パターンを選択除去
する(例えば、特公昭55−8590号)。 (従来技術2)絶縁膜層表面に、エッチングレートの高
い層を形成した後、化学エッチングにより所望パターン
を選択除去する(例えば、IEE PROCEEDIN
GS,Vol.133,Pt.I,No.1(198
6)pg.13)。 (従来技術3)絶縁膜層表面とレジストとの界面へのエ
ッチャントのしみ込みを利用する(例えば、J.Ele
chem.Soc:SOLID STATE SCIE
NCEand TECHNOLOGY,Vol.12
4,No.6(1977)pg.917)。
Conventionally, the following methods have been known as a method of forming a tapered shape of an insulating film layer. (Prior Art 1) A layer having damage and a high etching rate is formed on the surface of an insulating film layer by means of ion implantation or the like, and then a desired pattern is selectively removed by chemical etching (for example, JP-B-55-8590). issue). (Prior Art 2) After forming a layer having a high etching rate on the surface of an insulating film layer, a desired pattern is selectively removed by chemical etching (for example, IEEE PROCEEDIN).
GS, Vol. 133, Pt. I, No. 1 (198
6) pg. 13). (Prior Art 3) Utilizing penetration of an etchant into the interface between an insulating film layer surface and a resist (for example, J. Ele.
chem. Soc: SOLID STATE SCIE
NCE and TECHNOLOGY, Vol. 12
4, No. 6 (1977) pg. 917).

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記絶
縁膜層のテーパ形成方法には、次の様な欠点がある。ま
ず、(従来技術3)のエッチャントのしみ込みを用いる
方法では、形状が滑らかとなるが、プロセスの再現性
や、安定性がない。また、(従来技術1),(従来技術
2)の様な、エッチング速度の大きい層を用いる方法で
は、プロセスの再現性は良くすることができるものの、
テーパ形状の上端に、キンク状のプロファイルが形成さ
れるため、この部分が、例えば、半導体デバイスでは、
上部に形成される金属電極の断切れの原因になったり、
又導波路型光デバイスでは、導波光の散乱の原因になる
など、問題となっていた。
However, the above-mentioned taper forming method for the insulating film layer has the following drawbacks. First, in the method of using the etchant soak (Prior Art 3), the shape is smooth, but the process reproducibility and stability are not achieved. Further, although the method using a layer having a high etching rate such as (Prior Art 1) and (Prior Art 2) can improve the process reproducibility,
Since a kink-shaped profile is formed on the upper end of the tapered shape, this portion is, for example, in a semiconductor device,
It may cause breakage of the metal electrode formed on the top,
Further, the waveguide type optical device has been a problem such as a cause of scattering of guided light.

【0005】本発明は、この点に鑑み、基板上の絶縁膜
層をエッチング除去した時に形成される、各種の問題と
なるプロファイルを滑らかにする技術を提供することを
目的とする。
In view of this point, an object of the present invention is to provide a technique for smoothing various problematic profiles formed when the insulating film layer on the substrate is removed by etching.

【0006】[0006]

【課題を解決するための手段】請求項1記載の発明は、
基板上に絶縁膜層を形成する工程と、この絶縁膜層の表
面近傍にイオンインプラ等の方法でイオンを打ち込み、
前記絶縁膜層の厚み方向のエッチングレートを変化させ
る工程と、エッチングにより前記絶縁膜層を所望のパタ
ーンに選択的に除去する工程とで絶縁膜層の形状を作成
した後、前記絶縁膜層の形成に要する温度以上の高温で
処理する工程をつけ加えたことを特徴としている。
The invention according to claim 1 is
A step of forming an insulating film layer on the substrate, and implanting ions by a method such as ion implantation in the vicinity of the surface of the insulating film layer,
After forming the shape of the insulating film layer by a step of changing the etching rate in the thickness direction of the insulating film layer and a step of selectively removing the insulating film layer into a desired pattern by etching, It is characterized by adding a step of treating at a temperature higher than the temperature required for formation.

【0007】また、請求項2記載の発明は、基板上に絶
縁膜層を形成する工程と、この上部に前記絶縁膜層の少
なくともあるひとつのエッチャントに対して、前記絶縁
膜層よりエッチング速度の大きい層を形成する工程と、
エッチングにより前記絶縁膜層と前記エッチング速度の
大きい層とを所望のパターンに選択的に除去する工程
と、前記エッチング速度の大きい層を全面にわたってエ
ッチングにより除去する工程とで絶縁膜層の形状を作成
した後、前記絶縁膜層の形成に要する温度以上の高温で
処理する工程をつけ加えたことを特徴としている。
According to a second aspect of the present invention, a step of forming an insulating film layer on a substrate, and an etching rate higher than that of the insulating film layer with respect to at least one etchant having the insulating film layer above the insulating film layer are provided. Forming a large layer,
The shape of the insulating film layer is formed by a step of selectively removing the insulating film layer and the layer having a high etching rate into a desired pattern by etching, and a step of removing the layer having a high etching rate over the entire surface by etching. After that, a step of treating at a high temperature higher than the temperature required for forming the insulating film layer is added.

【0008】[0008]

【作用】請求項1記載の発明及び請求項2記載の発明と
もに、高温で処理する工程によって、絶縁膜層の要求さ
れる形状を滑らかに形成することができる。例えば、基
板上の絶縁膜層をエッチング除去した時に形成される、
キンク状のプロファイルを滑らかにすることができる。
In both of the first and second aspects of the invention, the required shape of the insulating film layer can be formed smoothly by the process of treating at a high temperature. For example, when the insulating film layer on the substrate is removed by etching,
A kink-shaped profile can be smoothed.

【0009】[0009]

【実施例】以下、本発明の実施例を説明する。まず、第
1実施例について説明する。図1(a)〜(e)はそれ
ぞれ、第1実施例に係る絶縁膜層の形状形成方法を半導
体素子に適用した断面図である。まず、シリコン基板2
上に水蒸気雰囲気中、1000℃でシリコン酸化膜層4
を約1μm形成する(図1(a)参照)。次に、シリコ
ン酸化膜層4の表面に、イオンインプラによりAr+を
50keV,5×1015atoms/cm2の条件で打
ち込み、エッチング速度の大きなダメージ層6を形成す
る(図1(b)参照)。
EXAMPLES Examples of the present invention will be described below. First, the first embodiment will be described. 1A to 1E are cross-sectional views in which the method for forming the shape of an insulating film layer according to the first embodiment is applied to a semiconductor device. First, the silicon substrate 2
Silicon oxide film layer 4 at 1000 ° C. in a water vapor atmosphere
Of about 1 μm is formed (see FIG. 1A). Next, Ar + is implanted into the surface of the silicon oxide film layer 4 by ion implantation under the conditions of 50 keV and 5 × 10 15 atoms / cm 2 to form a damaged layer 6 having a high etching rate (see FIG. 1B). ).

【0010】次に、ホトレジスト8をマスクとして形成
し、化学エッチングを行なうと、ダメージ層6がシリコ
ン酸化膜層4よりもエッチング速度が大きいため、シリ
コン酸化膜層4がテーパ10状に選択除去される(図1
(c)参照)。この時エッチングは、いわゆる、ウェッ
トエッチャントにより行なわれる。通常は、フッ酸(5
0%):フッ化アンモニウム(40%)=1:6の組成
より成るバッファードフッ酸を用いる。
Next, when the photoresist 8 is formed as a mask and chemical etching is performed, since the damage layer 6 has a higher etching rate than the silicon oxide film layer 4, the silicon oxide film layer 4 is selectively removed in a taper 10 shape. (Fig. 1
(See (c)). At this time, the etching is performed by a so-called wet etchant. Usually, hydrofluoric acid (5
0%): ammonium fluoride (40%) = 1: 6 is used as the buffered hydrofluoric acid.

【0011】次に、ホトレジスト8をエッチングにより
除去すると、テーパ10の上部端部において、キンク形
状12が残ることとなる(図1(d)参照)。最後に、
シリコン基板2全体を、窒素中、1100℃で2時間熱
処理する。このアニールにより、ダメージ層6は回復
し、キンク形状12の存在しない、なめらかなテーパ1
4が形成される(図1(e)参照)。この時形成される
テーパ14は、ホトレジスト8の密着性が充分良けれ
ば、縦/横比率は1/3〜1/4程度である。
Next, when the photoresist 8 is removed by etching, the kink shape 12 remains at the upper end portion of the taper 10 (see FIG. 1 (d)). Finally,
The entire silicon substrate 2 is heat-treated in nitrogen at 1100 ° C. for 2 hours. By this annealing, the damaged layer 6 is recovered, and the smooth taper 1 without the kink shape 12 is present.
4 are formed (see FIG. 1 (e)). The taper 14 formed at this time has a vertical / horizontal ratio of about 1/3 to 1/4 if the adhesion of the photoresist 8 is sufficiently good.

【0012】上記の第1実施例では、熱酸化膜を用いた
が、CVD(chemical vapor depo
sition)により形成された絶縁膜層でも、同様の
効果がみられ、この時は、絶縁膜層の形成温度が低い
為、その後のアニール温度も低く設定することができ
る。
Although the thermal oxide film is used in the first embodiment, the CVD (chemical vapor depo) is used.
The same effect can be seen in the insulating film layer formed by the above-mentioned (condition), and at this time, since the forming temperature of the insulating film layer is low, the subsequent annealing temperature can be set low.

【0013】又、インプラに用いる元素を上記の実施例
では、Ar+としたが、これは、P+(リン)とB+(ボ
ロン)を同時に打ち込むことで、より流動性を高めるこ
とができ、その後のアニール条件もゆるいものとするこ
とができる。尚、この実施例では、説明の為、純粋にテ
ーパ形状を作成するプロセスとしたが、実際にはアニー
ル処理が更に次の酸化プロセスを兼ねていたり、或は、
熱酸化膜を選択除去した部分に、不純物をインプラし、
この不純物の活性化をアニールが兼ねる等々、実際のプ
ロセスの中では適宜、最適な工程順序となる様なプロセ
ス設計を行なう必要がある。このように第1実施例によ
れば、イオンインプラ等の方法により形成された、エッ
チング速度の大きい層を用いて、絶縁膜層のテーパを形
成した時にできるテーパ上端のキンク状の段差をなくす
ことができ、よりなめらかな断面形状の形成が可能とな
る。
Further, the element used for the implantation is Ar + in the above embodiment, but it is possible to enhance the fluidity by simultaneously implanting P + (phosphorus) and B + (boron). The subsequent annealing conditions can also be made gentle. In addition, in this embodiment, for the sake of explanation, a process of forming a taper shape is used. However, in reality, the annealing process also serves as the next oxidation process, or
Impurities are implanted in the part where the thermal oxide film is selectively removed,
In the actual process, it is necessary to appropriately design the process so that the optimum process sequence is achieved, for example, annealing is also used to activate the impurities. As described above, according to the first embodiment, it is possible to eliminate the kink-shaped step at the upper end of the taper formed when the taper of the insulating film layer is formed by using the layer having a high etching rate formed by the method such as ion implantation. This makes it possible to form a smoother sectional shape.

【0014】次に、本発明の第2実施例について説明す
る。図2(a)〜(e)はそれぞれ、第2実施例に係る
絶縁膜層の形状形成方法を半導体素子に適用した断面図
である。まず、シリコン基板20上にシランガス(Si
4)及び酸素ガス(O2)を用いて、430℃,0.2
torrで、約1μmのシリコン酸化膜層24を形成す
る(図2(a)参照)。
Next, a second embodiment of the present invention will be described. 2A to 2E are cross-sectional views in which the method for forming the shape of the insulating film layer according to the second embodiment is applied to a semiconductor element. First, silane gas (Si
H 4 ) and oxygen gas (O 2 ) at 430 ° C., 0.2
A silicon oxide film layer 24 of about 1 μm is formed at torr (see FIG. 2A).

【0015】次に、東京応化株式会社製シリケートガラ
ス(OCD;登録商標)をスピンコートにより塗布し、
250℃程度の温度で、キュアする。これにより、エッ
チング速度の大きいシリケートガラス層26が形成され
る(図2(b)参照)。次に、ホトレジスト28をマス
クとして形成し、化学エッチングを行なうと、大きいシ
リケートガラス層26がシリコン酸化膜層24よりもエ
ッチング速度が大きいため、シリコン酸化膜層24がテ
ーパ30状に選択除去される(図1(c)参照)。
Next, silicate glass (OCD; registered trademark) manufactured by Tokyo Ohka Co., Ltd. is applied by spin coating,
Cure at a temperature of about 250 ° C. As a result, the silicate glass layer 26 having a high etching rate is formed (see FIG. 2B). Next, when the photoresist 28 is formed using the mask as a mask and chemical etching is performed, the etching rate of the large silicate glass layer 26 is higher than that of the silicon oxide film layer 24, so that the silicon oxide film layer 24 is selectively removed in a taper 30 shape. (See FIG. 1 (c)).

【0016】次に、ホトレジスト28及びシリケートガ
ラス層23をエッチングにより除去する。この状態で
は、テーパ30の上部端部において、若干のキンク形状
32が残ることとなる。(図2(d)参照)。最後に、
シリコン基板20全体を、窒素中、900℃で2時間熱
処理する。このアニールにより、キンク形状32の存在
しない、なめらかなテーパ34が形成される(図2
(e)参照)。
Next, the photoresist 28 and the silicate glass layer 23 are removed by etching. In this state, some kink shape 32 remains at the upper end of the taper 30. (See FIG. 2 (d)). Finally,
The entire silicon substrate 20 is heat-treated in nitrogen at 900 ° C. for 2 hours. This annealing forms a smooth taper 34 without the kink shape 32 (see FIG. 2).
(See (e)).

【0017】第2実施例に示した例では、エッチング速
度の大きい層であるシリケートガラス層26が、エッチ
ング除去される為、テーパ30の上部のキンク形状32
は、第1実施例ほど大きくはないが、やはり存在する。
又、エッチング速度の大きい層のエッチング除去の際に
若干の残がいが発生しても、このプロセス構成を取れ
ば、キンク形状32が緩和されるので、プロセスの安定
性を増すことができる。尚、この方法でも、上端部の形
状を、よりなめらかにする為に、シリコン酸化膜層24
の表面に、P+又はB+或はその両方をインプラしてか
ら、アニールすることも可能である。又、プロセス工程
順序の設計等に関しては、第1実施例に述べたことが、
ほぼそのままこの実施例でもあてはまる。
In the example shown in the second embodiment, since the silicate glass layer 26, which is a layer having a high etching rate, is removed by etching, the kink shape 32 above the taper 30 is formed.
Is not so large as in the first embodiment, but still exists.
Further, even if some debris is generated when the layer having a high etching rate is removed by etching, with this process configuration, the kink shape 32 is relaxed, so that the process stability can be increased. Even in this method, in order to make the shape of the upper end portion smoother, the silicon oxide film layer 24 is formed.
It is also possible to implant P + or B + or both on the surface of and then anneal. Regarding the design of the process sequence, etc., what has been described in the first embodiment,
Almost as it is, this embodiment is also applicable.

【0018】この第2実施例によれば、エッチングレー
トの速い層を用いて、テーパを形成する時、このエッチ
ング速度の大きい層を除去後に、高温の処理プロセスを
行なうことで、テーパの上端がなめらかになるばかりで
なく、エッチング速度の大きい層の除去の際のエッチ残
による、テーパの断面形状のキンク発生を緩和できる
為、不用のオーバーエッチを避けることができ、プロセ
ス後の加工精度の向上にも寄与することとなる。
According to the second embodiment, when a taper is formed using a layer having a high etching rate, a high temperature treatment process is performed after the layer having a high etching rate is removed, so that the upper end of the taper is reduced. Not only is it smooth, but it is possible to mitigate kinking of the tapered cross-sectional shape due to etching residue when removing a layer with a high etching rate, so unnecessary over-etching can be avoided, improving processing accuracy after processing. It will also contribute to.

【0019】なお、上記2つの実施例では絶縁膜層の形
状形成として、テーパ形状を例に取ったが、その他の形
状であっても同様にその形状を滑らかにする効果がある
ことは明らかである。
In the above-mentioned two embodiments, the taper shape is taken as an example for forming the shape of the insulating film layer, but it is obvious that other shapes have the same smoothing effect. is there.

【0020】[0020]

【発明の効果】以上説明したように、請求項1記載の発
明、請求項2記載の発明によれば、基板上の絶縁膜層を
エッチング除去した時に形成される、各種の問題となる
プロファイルを、より滑らかにすることができ、半導体
プロセス或は光集積回路プロセスで作成される素子の信
頼性を大きく向上させることができる。
As described above, according to the invention of claim 1 and the invention of claim 2, various problematic profiles formed when the insulating film layer on the substrate is removed by etching are obtained. Further, it is possible to make it smoother, and it is possible to greatly improve the reliability of an element formed in a semiconductor process or an optical integrated circuit process.

【図面の簡単な説明】[Brief description of drawings]

【図1】図1(a)〜(e)はそれぞれ、第1実施例に
係る絶縁膜層の形状形成方法を半導体素子に適用した断
面図である。
1A to 1E are cross-sectional views in which a method for forming a shape of an insulating film layer according to a first example is applied to a semiconductor device.

【図2】図2(a)〜(e)はそれぞれ、第2実施例に
係る絶縁膜層の形状形成方法を半導体素子に適用した断
面図である。
FIGS. 2A to 2E are cross-sectional views in which a method of forming a shape of an insulating film layer according to a second example is applied to a semiconductor element.

【符号の説明】 2,20 シリコン基板 4,24 シリコン酸化膜層 6 ダメージ層 26 シリケートガラス層 8,28 ホトレジスト 12,32 キンク形状[Explanation of symbols] 2,20 Silicon substrate 4,24 Silicon oxide film layer 6 Damage layer 26 Silicate glass layer 8,28 photoresist 12,32 kink shape

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】基板上に絶縁膜層を形成する工程と、この
絶縁膜層の表面近傍にイオンインプラ等の方法でイオン
を打ち込み、前記絶縁膜層の厚み方向のエッチングレー
トを変化させる工程と、エッチングにより前記絶縁膜層
を所望のパターンに選択的に除去する工程と、これらの
工程の後に前記絶縁膜層の形成に要する温度以上の高温
で処理する工程と、が含まれていることを特徴とする絶
縁膜層の形状形成方法。
1. A step of forming an insulating film layer on a substrate, and a step of changing the etching rate of the insulating film layer in the thickness direction by implanting ions in the vicinity of the surface of the insulating film layer by a method such as ion implantation. A step of selectively removing the insulating film layer into a desired pattern by etching, and a step of processing at a temperature higher than the temperature required for forming the insulating film layer after these steps are included. A method for forming the shape of a characteristic insulating film layer.
【請求項2】基板上に絶縁膜層を形成する工程と、この
上部に前記絶縁膜層の少なくともあるひとつのエッチャ
ントに対して、前記絶縁膜層よりエッチング速度の大き
い層を形成する工程と、エッチングにより前記絶縁膜層
と前記エッチング速度の大きい層とを所望のパターンに
選択的に除去する工程と、前記エッチング速度の大きい
層を全面にわたってエッチングにより除去する工程と、
これらの工程の後に前記絶縁膜層の形成に要する温度以
上の高温で処理する工程と、が含まれていることを特徴
とする絶縁膜層の形状形成方法。
2. A step of forming an insulating film layer on a substrate, and a step of forming a layer having an etching rate higher than that of the insulating film layer with respect to at least one etchant of the insulating film layer on the substrate. A step of selectively removing the insulating film layer and the high etching rate layer into a desired pattern by etching, and a step of removing the high etching rate layer by etching over the entire surface,
After these steps, a step of performing treatment at a temperature higher than the temperature required for forming the insulating film layer is included, and the method for forming the shape of the insulating film layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006032893A (en) * 2004-07-12 2006-02-02 Hynix Semiconductor Inc Method of manufacturing flash memory element

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* Cited by examiner, † Cited by third party
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JP2006032893A (en) * 2004-07-12 2006-02-02 Hynix Semiconductor Inc Method of manufacturing flash memory element

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