JPH05328298A - Video recording device - Google Patents
Video recording deviceInfo
- Publication number
- JPH05328298A JPH05328298A JP4155644A JP15564492A JPH05328298A JP H05328298 A JPH05328298 A JP H05328298A JP 4155644 A JP4155644 A JP 4155644A JP 15564492 A JP15564492 A JP 15564492A JP H05328298 A JPH05328298 A JP H05328298A
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- JP
- Japan
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- recording
- data
- speed
- video recording
- shot
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- Television Signal Processing For Recording (AREA)
Abstract
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は映像記録装置に関し、特
に記録速度に適した映像記録を可能とする映像記録装置
に関する。
【0002】
【従来の技術】例えば、電子スチルカメラのような映像
記録装置においては、記録すべき映像信号に対して直交
変換及び符号化処理を施して圧縮画像データを得て、メ
モリカード等のデータバンクに記録している。
【0003】図8には、従来の映像信号の記録装置の構
成例が示されている。記録時、入力された映像信号は、
A/Dコンバータ1でデジタル信号に変換されてフレー
ムメモリまたはフィールドメモリから成るメモリ部2A
に記録される。このメモリ部2Aへのデータの書き込み
は、図9に示すようなラスター書き込みにより行われ
る。図9において、映像信号は、例えば撮像素子(例え
ば、CCD)の画素対応信号として得られ、有効画面
は、図9では水平方向768画素分、垂直方向480画
素対応としている。メモリ部2Aへの書き込みは、垂直
方向0番目のラインについて1水平方向の画素対応信号
を書き込んだ後、垂直方向1番目のラインについての画
素対応信号を書き込み、以後同様にして書き込みが行わ
れる。こうしてメモリ部2Aに書き込まれたデータは、
図10に示すようにブロック読み出しされてDCT変換
部5にブロックデータとして送出される。図10では、
ブロックデータを8×8画素対応データとし、ブロック
データ#1,#2,#3,#4,…の順に読み出し、1
水平方向のブロックデータが読み出された後、左端ブロ
ックデータ#1の下に位置するブロックデータ#5を読
み出し、水平方向に次のブロックデータを読み出し、以
後同様な順序で読み出しを行う。メモリ部2Aから読み
出されたブロックデータは、DCT変換部5において、
DCT(Discrete Cosine Transform:離散コサイン変
換)処理が施され、符号化部6でハフマン符号化等の符
号化処理が施されてデータ圧縮される。こうして得られ
た圧縮データは、メモリカード等のデータバンク7に書
き込まれる。メモリ部2Aに対する書き込み及び読み出
し制御は、システム全体を制御するCPU8の制御を受
けたメモリコントロール部9により行われる。
【0004】再生時には、データバンク7から読み出さ
れた圧縮データは、符号化部6で復号化されて伸長デー
タとして出力される。伸長データは、DCT変換部5で
IDCT(逆離散コサイン変換)処理が施され、ブロッ
クデータとしてメモリ部2Aに書き込まれる。メモリ部
2Aからラスター読み出し形態で読み出された画像デー
タはD/Aコンバータ13でアナログ信号に変換され、
例えばモニター側に映像信号として出力される。メモリ
部2Aに蓄積されるデータがフィールドデータであると
きには、再生時はライン補間処理によってフレームデー
タを得る必要がある。したがって、従来は、図11に示
すように、ライン補間処理を行ってモニター上に出力し
ている。図11において、実線が奇数フィールドデータ
を示し、点線が偶数フィールドデータを示す。
【0005】ところで、画像データを圧縮する際には、
前記図10のようなブロック毎に圧縮を行うため、ブロ
ックの内部で原画像に対して誤差が生じるため、圧縮デ
ータを伸長して再生する時には再生画像の画質が劣化し
てしまうという問題がある。特に被写体画像が細かい絵
である場合には、ブロック毎にデータ量が制限されるた
め、この問題が顕著になる。したがって、図11に示す
ようなライン補間処理を行って再生すると、一つのブロ
ックが8ラインから構成されているため、その2倍の垂
直方向16ラインにわたって上記誤差の影響が及ぶこと
になり、広範囲にわたる画質の劣化が現れる。
【0006】そこで、本願と同一出願人は、図12に示
すように、ブロック転送の際に(圧縮前に)、フィール
ドデータをライン補間してフレームデータを生成するこ
とによりブロックを構成し、8ラインの範囲内での誤差
発生を抑制する技術を提案している(特願平3ー296441
号参照)。
【0007】上述のような映像記録装置における静止画
の記録シーケンスが図13に示されている。例えば、電
子スチルカメラの場合、CCDの露光、1フィールド期
間のフレームメモリへの書き込みが行われた後、フレー
ムメモリからデータが読み出される。この読み出し処理
には、ノンインターレース化するためのライン補間処理
によりデータが倍になるため2フィールドの処理時間を
要することになる。また、圧縮データのデータバンクへ
の書き込みも同様である。そして図8のCPU8内のマ
イコンは、上記書き込みに先立ち、圧縮データに関する
ヘッダー情報(フレームまたはフィールドデータの区別
等)をも書き込む。
【0008】
【発明が解決しようとする課題】図13に示す映像記録
装置による静止画データの記録は、フレームメモリ読み
出しや圧縮データ書き込み処理に要する時間は2フィー
ルド時間となり、記録速度を決定する大きな要因とな
り、特に高速で連続的記録を行う連写の記録速度を支配
的に決定する。例えば、図13において、1フレーム記
録シーケンスに要する時間をAとすると、N枚連写する
には最低でもN×Aの時間を要することになり、記録速
度の高速化の障害となる。
【0009】そこで、本発明の目的は、映像記録動作の
態様、特に記録速度に適した映像記録を可能とする映像
記録装置を提供することにある。
【0010】
【課題を解決するための手段】前述の課題を解決するた
め、本発明による映像記録装置は、撮影動作により順次
生成され又は外部から順次供給された映像信号を各1枚
の画像に対応する部分毎に情報圧縮処理を施して順次連
続的に記録する映像記録装置であって、上記順次の記録
に係る各記録の時間間隔を認識する第1の手段と、上記
情報圧縮処理を原画像情報をノンインターレースフレー
ム化処理したものに圧縮を施す第1の態様の圧縮処理で
行うか又は原画像情報をインターレースフィールド画の
ままこれに対して圧縮を施す第2の態様の圧縮処理で行
うかを、上記第1の手段によって認識された記録の時間
間隔に応じて自動的に選択する第2の手段と、を備えて
構成される。
【0011】
【作用】本発明では、単写の静止画記録や低速連写記録
時のような場合には、ライン補間によりブロックデータ
を作成してから圧縮を行って高画質を維持し、一方、記
録速度が優先される高速連写時のような場合には、補間
を行わずにブロックデータを作成してブロック数を半分
にして圧縮を行い、再生時には記録データに合わせた再
生処理を行うことにより、映像記録動作の態様に適した
記録速度の映像記録を可能とする。
【0012】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図1は、本発明による映像記録装置の
一実施例を示すブロック図である。本発明による実施例
は、画像データをm×nのブロックデータとして扱って
圧縮処理して記録し、再生時に伸長処理を施すような装
置に適用され、単写の静止画記録や低速連写記録時に
は、ライン補間によりブロックデータを作成してから圧
縮を行うことにより高画質を維持している。一方、記録
速度が優先される高速連写時には補間を行わずにブロッ
クデータを作成してブロック数を半分にして圧縮を行
い、再生時には記録されたデータの属性を判別して記録
データに合わせた再生処理を行う。
【0013】記録時、入力映像信号は、A/Dコンバー
タ1でデジタル信号に変換され、フレームメモリ2にラ
スター記録される。単写や低速連写時には、フレームメ
モリ2からブロック単位で読み出されたデータは、ライ
ン補間部3に送出され、ライン補間処理が施された後、
セレクタ4の端子4Bに供給される。セレクタ4は、C
PU8から供給されるセレクト信号により、端子4Aま
たは4Bのいずれかに供給されている画像データを選択
してDCT変換部5に出力する。上記セレクト信号は、
操作部10に設けられた連写/単写切換スイッチ10A
の操作情報に基づいてCPU8から出力される。DCT
変換部5で得られた変換係数データは、符号化部6で符
号化され、圧縮データとしてデータバンク7に書き込ま
れる。
【0014】一方、連写/単写切換スイッチ10Aによ
り高速連写動作が指示されると、CPU8からのセレク
ト信号によりセレクタ4は端子4Aに供給されているフ
レームメモリ2から読み出した画像データをライン補間
せずに直接にDCT変換部5に供給する。以後、単写動
作時と同様にDCT処理及び符号化処理を介して圧縮デ
ータがフィールドデータとしてデータバンク7に書き込
まれる。単写や低速連写の記録データの再生時には、デ
ータバンク7から読み出されたデータは、符号化部6で
復号化され、DCT変換部5でIDCT処理された後、
フレームメモリ2に書き込まれる。フレームメモリ2か
らラスター状に読み出された画像データは、セレクタ1
2の端子12Bを介してD/Aコンバータ13でアナロ
グ信号に変換されてモニター側に出力される。セレクタ
12は、セレクタ4と同様にCPU8からのセレクト信
号により端子12A,または12Bに供給されたデータ
を選択出力する。すなわち、フレームメモリ2から読み
出されたデータがフレームデータの場合は、端子12B
への供給データを、フィールドデータの場合は端子12
Aへの供給データを選択してD/Aコンバータ13に出
力する。
【0015】高速連写の記録データの再生時は、フレー
ムメモリ2から読み出されたデータがフィールドデータ
であるので、疑似フレーム回路11は、読み出されたフ
ィールドデータを用いてフレームデータを作成してセレ
クタ12の端子12Aを介してD/Aコンバータ13に
出力する。CPU8は、データバンク7に記録されてい
る画像データのヘッダ情報を読み込むことにより、画像
データがフィールドデータであるかフレームデータであ
るかを判別できる。以上のように記録速度が高速ではな
い単写動作等の場合には、通常のライン補間処理を施し
た後、データ圧縮処理を施してデータバンクに記録すれ
ば高画質の映像再生が確保できる。
【0016】一方、連写記録で高速記録が要求される場
合には、画質は若干犠牲にしても高速性を優先するた
め、ライン補間処理を行わずに、直接にデータを圧縮し
てデータバンクに記録する。
【0017】操作部10には、上記の如く単写、連写に
限らず、画質優先時にはフレームデータの記録を指示
し、記録速度優先時にはフィールドデータの記録を指示
するためのフィールド/フレーム切換スイッチ10Bを
設けることもできる。
【0018】図2には、上記高速連写記録シーケンスが
示されている。フレームメモリには1フィールドのデー
タが書き込まれ、フレームメモリからの読み出しは、高
速化するために、ライン補間は行わずフィールドデータ
をそのまま読み出し、圧縮データを書き込む。マイコン
は、ヘッダー情報等のデータを付加記録する。図2のよ
うな記録シーケンスによれば、1フィールド記録シーケ
ンスは図13に示す記録シーケンスと比較して1フィー
ルド短縮されるので高速記録が可能となる。このとき、
前述の如く、圧縮時の誤差に起因する画質の劣化は16
ラインに及ぶことになるが、高速連写であるので再生画
像は動画に近い状態となるので実質的に問題にはならな
い。
【0019】図3には、図1における疑似フレーム回路
11の構成例が示されている。入力データは、1Hライ
ンメモリ111と加算器112の一入力端子に供給され
る。加算器112の他入力端子には1Hラインメモリ1
11により1H遅延されたデータが入力される。加算器
112の出力は、1/2乗算器113で係数1/2が乗
算され、平均データとして、切換スイッチ114の端子
114Bに出力される。切換スイッチ114は、端子1
14Aから供給される1Hラインメモリ111からのデ
ータと、端子114Bから供給される平均データとを、
フィールド毎に選択出力する。
【0020】図4には、8×8ブロックデータについて
の図1のライン補間回路3とセレクタ4の構成例が示さ
れている。入力データは、8ビットシフトレジスタ31
と加算器32の一入力端子に供給される。加算器32
は、8ビットシフトレジスタ31の出力と入力データと
を加算する。加算器32の出力は、1/2乗算器33で
係数1/2が乗算されて平均データとしてセレクタ4の
端子4Bに出力される。セレクタ4は、端子4Bからの
平均データと端子4Aからの入力データとを8画素毎に
切り換え出力する。
【0021】図5には、図1のフレームメモリ2の構成
例が示されている。フレームメモリ2は、2つのフィー
ルドメモリ21と22から成り、チップセレクト信号に
応答して、いずれかのフィールドメモリからデータを読
み出し、出力する。
【0022】メモリコントロール部9は、例えば図6に
示す如く構成され、クロックCLKでカウントアップさ
れるアドレスカウンタ91からメモリアドレスを出力す
る。また、CPU8からの信号を受けてモードを判別す
るモード判別部93からの判別信号は、ライトイネーブ
ル制御部94、アウトプットイネーブル制御部95及び
チップイネーブル制御部96に供給され、各制御部から
はメモリライトイネーブル信号WE、メモリアウトプッ
トイネーブル信号OE及びメモリチップイネーブル信号
CSが出力される。水平同期信号HD、垂直同期信号V
D及びモード判別部93からの判別信号を受けるリセッ
ト回路97は、アドレスカウンタ91をリセットする。
【0023】図7には、上述実施例の動作タイミングが
示されている。高速連写時の読み出しを行う際のライン
アドレスは、(A)に示すように、8画素単位で出力さ
れて1ブロックデータが読み出される。単写時の記録ラ
インアドレスは、(B)に示すように、補間処理を施す
ため、1、2、3ラインは同一データを2回ずつ読み出
すためのアドレスとなる。したがって、8ビット(8C
LK)分遅延されたデータは(C)のようになる。ま
た、単写時、DCTへの転送データは上記(B)と
(C)のデータに基づいて補間データを挿入したデータ
として(D)の如く得られる。単写時の再生時のメモリ
書き込みラインアドレスは、(E)に示すように、16
画素毎に切り換わり、フレームメモリチップセレクト信
号が、(F)に示す如く、8画素毎に出力され、図5の
フィールドメモリ21、22に交互に書き込んでインタ
ーレース化する。
【0024】
【発明の効果】以上説明したように、本発明による映像
記録装置によれば、単写と連写の場合のような記録速度
に差がある場合、画質優先、記録速度優先に応じて補間
処理の実行を制御しているので、ユーザのモード指示に
適応する記録も行え、使用性が格段に向上する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video recording device, and more particularly to a video recording device capable of video recording suitable for a recording speed. 2. Description of the Related Art For example, in a video recording apparatus such as an electronic still camera, a video signal to be recorded is subjected to orthogonal transformation and encoding processing to obtain compressed image data, and a memory card or the like is obtained. It is recorded in the data bank. FIG. 8 shows a configuration example of a conventional video signal recording apparatus. During recording, the input video signal is
A memory unit 2A which is converted into a digital signal by the A / D converter 1 and includes a frame memory or a field memory
Recorded in. Writing of data to the memory unit 2A is performed by raster writing as shown in FIG. In FIG. 9, a video signal is obtained as a pixel-corresponding signal of, for example, an image pickup device (for example, CCD), and an effective screen corresponds to 768 pixels in the horizontal direction and 480 pixels in the vertical direction in FIG. In the writing to the memory unit 2A, the pixel corresponding signal in the 1st horizontal direction is written in the 0th line in the vertical direction, the pixel corresponding signal in the 1st line in the vertical direction is written, and thereafter, writing is similarly performed. The data written in the memory unit 2A in this way is
As shown in FIG. 10, the block is read out and sent to the DCT conversion section 5 as block data. In FIG.
Block data is set to data corresponding to 8 × 8 pixels, and block data # 1, # 2, # 3, # 4, ...
After the block data in the horizontal direction is read, the block data # 5 located below the left end block data # 1 is read, the next block data is read in the horizontal direction, and thereafter the same block is read. The block data read from the memory unit 2A is processed by the DCT conversion unit 5
DCT (Discrete Cosine Transform) processing is performed, and encoding processing such as Huffman encoding is performed in the encoding unit 6 to compress the data. The compressed data thus obtained is written in the data bank 7 such as a memory card. The writing and reading control for the memory unit 2A is performed by the memory control unit 9 under the control of the CPU 8 that controls the entire system. At the time of reproduction, the compressed data read from the data bank 7 is decoded by the encoder 6 and output as decompressed data. The decompressed data is subjected to IDCT (Inverse Discrete Cosine Transform) processing by the DCT conversion unit 5, and is written in the memory unit 2A as block data. The image data read from the memory unit 2A in the raster read mode is converted into an analog signal by the D / A converter 13,
For example, it is output as a video signal to the monitor side. When the data stored in the memory unit 2A is field data, it is necessary to obtain frame data by line interpolation processing during reproduction. Therefore, conventionally, as shown in FIG. 11, line interpolation processing is performed and the result is output on the monitor. In FIG. 11, the solid line indicates the odd field data, and the dotted line indicates the even field data. By the way, when compressing image data,
Since compression is performed for each block as shown in FIG. 10, an error occurs with respect to the original image inside the block, so that there is a problem that the image quality of the reproduced image deteriorates when the compressed data is expanded and reproduced. .. In particular, when the subject image is a fine picture, the data amount is limited for each block, and this problem becomes remarkable. Therefore, when the line interpolation process as shown in FIG. 11 is performed and reproduced, one block is composed of 8 lines, and the error is affected over 16 lines in the vertical direction, which is twice that of the block. Deterioration of the image quality over time appears. Therefore, the same applicant as the present application forms a block by line interpolating field data to generate frame data at the time of block transfer (before compression), as shown in FIG. We have proposed a technology that suppresses the occurrence of errors within the line range (Japanese Patent Application No. 3-296441).
No.). FIG. 13 shows a recording sequence of a still image in the video recording device as described above. For example, in the case of an electronic still camera, data is read from the frame memory after exposure of the CCD and writing to the frame memory for one field period. This read processing requires a processing time of two fields because the data is doubled by the line interpolation processing for non-interlacing. The same applies to writing compressed data into a data bank. Then, the microcomputer in the CPU 8 in FIG. 8 also writes the header information (such as discrimination between frame or field data) regarding the compressed data prior to the above writing. Recording of still image data by the video recording apparatus shown in FIG. 13 requires two field times for reading the frame memory and writing compressed data, which is a major factor in determining the recording speed. It becomes a factor, and especially determines the recording speed of continuous shooting for continuous recording at high speed. For example, assuming that the time required for one frame recording sequence is A in FIG. 13, at least N × A time is required for continuous shooting of N frames, which is an obstacle to increasing the recording speed. Therefore, an object of the present invention is to provide a video recording apparatus capable of video recording suitable for the mode of video recording operation, particularly the recording speed. In order to solve the above-mentioned problems, the video recording apparatus according to the present invention provides a video signal sequentially generated by a photographing operation or sequentially supplied from the outside into one image each. A video recording device for performing information compression processing on each corresponding portion and successively recording the information, the first means for recognizing a time interval of each recording relating to the sequential recording, and the information compression processing as a source. The image information is subjected to non-interlace frame processing by the compression processing of the first mode for performing compression, or the original image information is subjected to the compression processing of the second aspect for performing compression on the interlaced field image as it is. Or a second means for automatically selecting whether or not according to the recording time interval recognized by the first means. In the present invention, in the case of single-shot still image recording or low-speed continuous shooting recording, block data is created by line interpolation and then compressed to maintain high image quality. In the case of high-speed continuous shooting in which the recording speed is prioritized, block data is created without interpolation and the number of blocks is halved for compression, and reproduction processing is performed according to the recording data during reproduction. This enables video recording at a recording speed suitable for the mode of video recording operation. Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a video recording apparatus according to the present invention. The embodiment according to the present invention is applied to an apparatus that treats image data as m × n block data, compresses and records the data, and performs decompression processing at the time of reproduction, and records a single still image or low-speed continuous recording. At times, high image quality is maintained by creating block data by line interpolation and then performing compression. On the other hand, at the time of high-speed continuous shooting where the recording speed is prioritized, block data is created without performing interpolation and the number of blocks is halved for compression, and at the time of reproduction, the attribute of the recorded data is determined and matched with the recorded data. Perform playback processing. At the time of recording, the input video signal is converted into a digital signal by the A / D converter 1 and raster-recorded in the frame memory 2. At the time of single shooting or low-speed continuous shooting, the data read in block units from the frame memory 2 is sent to the line interpolation unit 3 and subjected to line interpolation processing,
It is supplied to the terminal 4B of the selector 4. Selector 4 is C
According to the select signal supplied from the PU 8, the image data supplied to either the terminal 4A or 4B is selected and output to the DCT conversion unit 5. The select signal is
Sequential shooting / single shooting switch 10A provided on the operation unit 10
It is output from the CPU 8 based on the operation information. DCT
The transform coefficient data obtained by the transform unit 5 is coded by the coding unit 6 and written in the data bank 7 as compressed data. On the other hand, when a high-speed continuous shooting operation is instructed by the continuous shooting / single shooting switch 10A, the selector 4 responds to a select signal from the CPU 8 to line-up the image data read from the frame memory 2 supplied to the terminal 4A. It is directly supplied to the DCT conversion unit 5 without being interpolated. After that, the compressed data is written in the data bank 7 as field data through the DCT process and the encoding process as in the single-shot operation. At the time of reproducing the recorded data of the single shot or the low speed continuous shot, the data read from the data bank 7 is decoded by the encoder 6 and subjected to IDCT processing by the DCT converter 5,
It is written in the frame memory 2. The image data read in raster form from the frame memory 2 is stored in the selector 1
It is converted into an analog signal by the D / A converter 13 via the second terminal 12B and output to the monitor side. Similarly to the selector 4, the selector 12 selectively outputs the data supplied to the terminal 12A or 12B according to the select signal from the CPU 8. That is, when the data read from the frame memory 2 is frame data, the terminal 12B
Data to be supplied to the terminal 12 in the case of field data
The data supplied to A is selected and output to the D / A converter 13. Since the data read from the frame memory 2 is the field data when the recorded data of the high-speed continuous shooting is reproduced, the pseudo frame circuit 11 creates the frame data using the read field data. Output to the D / A converter 13 via the terminal 12A of the selector 12. By reading the header information of the image data recorded in the data bank 7, the CPU 8 can determine whether the image data is field data or frame data. In the case of a single-shot operation or the like in which the recording speed is not high as described above, high-quality video reproduction can be ensured by performing normal line interpolation processing, then performing data compression processing and recording in a data bank. On the other hand, when high-speed recording is required for continuous recording, high-speed performance is prioritized even if the image quality is slightly sacrificed. Therefore, data compression is performed directly by compressing data without performing line interpolation processing. To record. The operation unit 10 is not limited to single shooting and continuous shooting as described above, but a field / frame changeover switch for instructing recording of frame data when the image quality is prioritized and recording of field data when the recording speed is prioritized. 10B can also be provided. FIG. 2 shows the high-speed continuous recording sequence. Data of one field is written in the frame memory, and in order to speed up reading from the frame memory, line interpolation is not performed and field data is read as it is and compressed data is written. The microcomputer additionally records data such as header information. According to the recording sequence as shown in FIG. 2, the 1-field recording sequence is shortened by 1 field as compared with the recording sequence shown in FIG. 13, so that high-speed recording becomes possible. At this time,
As described above, the deterioration of the image quality due to the error at the time of compression is 16
Although it extends over the line, since it is high-speed continuous shooting, the reproduced image is in a state close to a moving image, so there is practically no problem. FIG. 3 shows a configuration example of the pseudo frame circuit 11 in FIG. The input data is supplied to the 1H line memory 111 and one input terminal of the adder 112. The other input terminal of the adder 112 has a 1H line memory 1
The data delayed by 1H by 11 is input. The output of the adder 112 is multiplied by the coefficient ½ in the ½ multiplier 113 and output as average data to the terminal 114B of the changeover switch 114. The changeover switch 114 has a terminal 1
The data from the 1H line memory 111 supplied from 14A and the average data supplied from the terminal 114B are
Selectively output for each field. FIG. 4 shows a configuration example of the line interpolation circuit 3 and the selector 4 of FIG. 1 for 8 × 8 block data. Input data is 8-bit shift register 31
Is supplied to one input terminal of the adder 32. Adder 32
Adds the output of the 8-bit shift register 31 and the input data. The output of the adder 32 is multiplied by the coefficient 1/2 in the 1/2 multiplier 33 and output to the terminal 4B of the selector 4 as average data. The selector 4 switches between the average data from the terminal 4B and the input data from the terminal 4A for every 8 pixels and outputs. FIG. 5 shows a structural example of the frame memory 2 of FIG. The frame memory 2 is composed of two field memories 21 and 22, and reads out and outputs data from either field memory in response to a chip select signal. The memory control section 9 is constructed, for example, as shown in FIG. 6, and outputs the memory address from the address counter 91 which is counted up by the clock CLK. Further, the discrimination signal from the mode discrimination unit 93 which receives the signal from the CPU 8 and discriminates the mode is supplied to the write enable control unit 94, the output enable control unit 95 and the chip enable control unit 96, and from each control unit. The memory write enable signal WE, the memory output enable signal OE, and the memory chip enable signal CS are output. Horizontal sync signal HD, vertical sync signal V
The reset circuit 97 which receives the determination signal from the D and mode determination unit 93 resets the address counter 91. FIG. 7 shows the operation timing of the above embodiment. As shown in (A), the line address at the time of reading at the time of high-speed continuous shooting is output in units of 8 pixels and one block of data is read. As shown in (B), the recording line address during single shooting is an address for reading the same data twice each because the interpolation process is performed. Therefore, 8 bits (8C
The data delayed by LK) is as shown in (C). Further, in the single-shot mode, the transfer data to the DCT is obtained as data (D) in which interpolation data is inserted based on the above data (B) and (C). As shown in (E), the memory write line address at the time of reproduction at the time of single shooting is 16
Switching is performed for each pixel, and the frame memory chip select signal is output for every 8 pixels as shown in (F), and is written alternately in the field memories 21 and 22 of FIG. 5 to be interlaced. As described above, according to the video recording apparatus of the present invention, when there is a difference in recording speed such as in single shooting and continuous shooting, priority is given to image quality priority and recording speed priority. Since the execution of the interpolation process is controlled by this, the recording adapted to the mode instruction of the user can be performed and the usability is remarkably improved.
【図面の簡単な説明】
【図1】本発明による映像記録装置の一実施例を示すブ
ロック図である。
【図2】本発明の実施例における高速記録シーケンスを
示す図である。
【図3】本発明の実施例における疑似フレーム部の構成
例を示すブロック図である。
【図4】本発明の実施例におけるライン補間部の構成例
を示すブロック図である。
【図5】本発明の実施例におけるフレームメモリの構成
例を示すブロック図である。
【図6】本発明の実施例におけるメモリコントロール部
の構成例を示すブロック図である。
【図7】本発明の実施例における動作を説明するための
タイミングチャートである。
【図8】従来の映像記録装置の構成ブロック図である。
【図9】従来の映像記録装置におけるラスター書き込
み、読み出しを説明するための図である。
【図10】従来の映像記録装置におけるブロック読み出
し、書き込みを説明するための図である。
【図11】従来の映像記録装置におけるライン補間デー
タの態様を示す図である。
【図12】従来の映像記録装置におけるライン補間デー
タの態様を示す図である。
【図13】一般的な静止画記録シーケンスを示す図であ
る。
【符号の説明】
1 A/Dコンバータ 2 フレー
ムメモリ
2A メモリ部 3 ライン
補間回路
4,12 セレクタ 5 DCT
変換部
6 符号化部 7 データ
バンク
8 CPU 9 メモリ
コントロール部
10 操作部 10A 連写/
単写切換スイッチ
10B フィールド/フレーム切換スイッチ
11 疑似フレーム回路 13 D/A
コンバータBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a video recording device according to the present invention. FIG. 2 is a diagram showing a high-speed recording sequence in an example of the present invention. FIG. 3 is a block diagram showing a configuration example of a pseudo frame unit according to the embodiment of the present invention. FIG. 4 is a block diagram showing a configuration example of a line interpolation unit in the embodiment of the present invention. FIG. 5 is a block diagram showing a configuration example of a frame memory according to an embodiment of the present invention. FIG. 6 is a block diagram showing a configuration example of a memory control unit according to an embodiment of the present invention. FIG. 7 is a timing chart for explaining the operation in the embodiment of the present invention. FIG. 8 is a configuration block diagram of a conventional video recording device. FIG. 9 is a diagram for explaining raster writing and reading in a conventional video recording device. FIG. 10 is a diagram for explaining block reading and writing in a conventional video recording device. FIG. 11 is a diagram showing a form of line interpolation data in a conventional video recording device. FIG. 12 is a diagram showing a form of line interpolation data in a conventional video recording device. FIG. 13 is a diagram showing a general still image recording sequence. [Explanation of Codes] 1 A / D converter 2 Frame memory 2A Memory unit 3 Line interpolation circuit 4, 12 Selector 5 DCT
Conversion unit 6 Encoding unit 7 Data bank 8 CPU 9 Memory control unit 10 Operation unit 10A Continuous shooting /
Single shooting switch 10B Field / frame switch 11 Pseudo frame circuit 13 D / A
converter
Claims (1)
た映像信号を各1枚の画像に対応する部分毎に情報圧縮
処理を施して順次連続的に記録する映像記録装置であっ
て、 上記順次の記録に係る各記録の時間間隔を認識する第1
の手段と、 上記情報圧縮処理を原画像情報をノンインターレースフ
レーム化処理したものに圧縮を施す第1の態様の圧縮処
理で行うか又は原画像情報をインターレースフィールド
画のままこれに対して圧縮を施す第2の態様の圧縮処理
で行うかを、上記第1の手段によって認識された記録の
時間間隔に応じて自動的に選択する第2の手段と、 を有してなることを特徴とする映像記録装置。What is claimed is: 1. A video recording apparatus, wherein video signals sequentially generated by a photographing operation or sequentially supplied from the outside are subjected to information compression processing for each portion corresponding to one image and continuously and sequentially recorded. The first time interval for recognizing the time interval of each record related to the above-mentioned sequential record.
And the above information compression processing is performed by the compression processing of the first mode in which the original image information is subjected to non-interlaced frame processing and the original image information is compressed as it is in the interlaced field image. A second means for automatically selecting whether to perform the compression processing of the second aspect to be performed according to the recording time interval recognized by the first means. Video recording device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15564492A JP3276675B2 (en) | 1992-05-22 | 1992-05-22 | Video recording device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15564492A JP3276675B2 (en) | 1992-05-22 | 1992-05-22 | Video recording device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05328298A true JPH05328298A (en) | 1993-12-10 |
JP3276675B2 JP3276675B2 (en) | 2002-04-22 |
Family
ID=15610482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15564492A Expired - Fee Related JP3276675B2 (en) | 1992-05-22 | 1992-05-22 | Video recording device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3276675B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7295231B1 (en) | 1998-10-14 | 2007-11-13 | Sanyo Electric Co., Ltd. | Digital camera |
US7940308B2 (en) | 2005-04-14 | 2011-05-10 | Sony Corporation | Image processing system, image pickup apparatus, image pickup method, image reproducing apparatus, and image reproducing method |
-
1992
- 1992-05-22 JP JP15564492A patent/JP3276675B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7295231B1 (en) | 1998-10-14 | 2007-11-13 | Sanyo Electric Co., Ltd. | Digital camera |
US7940308B2 (en) | 2005-04-14 | 2011-05-10 | Sony Corporation | Image processing system, image pickup apparatus, image pickup method, image reproducing apparatus, and image reproducing method |
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Publication number | Publication date |
---|---|
JP3276675B2 (en) | 2002-04-22 |
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