JPH05327483A - スタティック型分周回路 - Google Patents
スタティック型分周回路Info
- Publication number
- JPH05327483A JPH05327483A JP3073345A JP7334591A JPH05327483A JP H05327483 A JPH05327483 A JP H05327483A JP 3073345 A JP3073345 A JP 3073345A JP 7334591 A JP7334591 A JP 7334591A JP H05327483 A JPH05327483 A JP H05327483A
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- JP
- Japan
- Prior art keywords
- differential pair
- load
- transistor
- fmax
- inductors
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- Pending
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Abstract
(57)【要約】
【目的】 スタティック型分周回路において、マイクロ
波帯でトランジスタの電流利得が減少して論理振幅が確
保できなくなる欠点を克服し、最高動作周波数を向上さ
せる。 【構成】 負荷抵抗に直列に誘導性負荷ｊＸ（ただし、
ｄＸ／ｄω＞０）を追加する。 【効果】 インダクタ（ｊＸ＝ｊωＬ）を用いた第１の
実施例では約１５％、ショートスタブ伝送線路（ｊＸ＝
ｊＺ０＋ａｎ（θ））を用いた第２の実施例では約１７
％、最高動作周波数が従来技術に比べてそれぞれ向上す
る。
波帯でトランジスタの電流利得が減少して論理振幅が確
保できなくなる欠点を克服し、最高動作周波数を向上さ
せる。 【構成】 負荷抵抗に直列に誘導性負荷ｊＸ（ただし、
ｄＸ／ｄω＞０）を追加する。 【効果】 インダクタ（ｊＸ＝ｊωＬ）を用いた第１の
実施例では約１５％、ショートスタブ伝送線路（ｊＸ＝
ｊＺ０＋ａｎ（θ））を用いた第２の実施例では約１７
％、最高動作周波数が従来技術に比べてそれぞれ向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板または半絶
縁性基板上に電子回路を形成する半導体集積回路装置に
関し、特に、マイクロ波帯の周波数を分周する超高速ス
タティック型分周回路に関する。
縁性基板上に電子回路を形成する半導体集積回路装置に
関し、特に、マイクロ波帯の周波数を分周する超高速ス
タティック型分周回路に関する。
【０００２】
【従来の技術】従来、この種のスタティック型分周回路
は図９に示すように構成されていた。
は図９に示すように構成されていた。
【０００３】図９において、ＩＮ、−ＩＮは差動入力端
子、ＯＵＴ、−ＯＵＴは差動出力端子、Ｖｃｃは電源端
子、Ｑ１〜Ｑ８はトランジスタ、Ｒ１、Ｒ２は負荷抵抗
（これらの抵抗値はともにＲとする）、Ｉ１、Ｉ２はス
イッチング電流（これらの電流値はともにＩとする）、
Ｉｅｅはバイアス電流で、トランジスタＱ１〜Ｑ８、負
荷抵抗Ｒ１、Ｒ２で構成されるＤ型フリップフロップを
マスタ／スレイブ接続して、差動入力端子ＩＮ、−ＩＮ
に加えられた入力信号を２分周し差動出力端子ＯＵＴ、
−ＯＵＴに出力していた。
子、ＯＵＴ、−ＯＵＴは差動出力端子、Ｖｃｃは電源端
子、Ｑ１〜Ｑ８はトランジスタ、Ｒ１、Ｒ２は負荷抵抗
（これらの抵抗値はともにＲとする）、Ｉ１、Ｉ２はス
イッチング電流（これらの電流値はともにＩとする）、
Ｉｅｅはバイアス電流で、トランジスタＱ１〜Ｑ８、負
荷抵抗Ｒ１、Ｒ２で構成されるＤ型フリップフロップを
マスタ／スレイブ接続して、差動入力端子ＩＮ、−ＩＮ
に加えられた入力信号を２分周し差動出力端子ＯＵＴ、
−ＯＵＴに出力していた。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のスタティック型分周回路では、トランジスタ
Ｑ３〜Ｑ６の電流利得がマイクロ波帯で低下し、分周動
作を正常に行うために必要な論理振幅（Ｒ・Ｉ）が確保
できず、最高動作周波数（ｆｍａｘ）が決まっていた。
うな従来のスタティック型分周回路では、トランジスタ
Ｑ３〜Ｑ６の電流利得がマイクロ波帯で低下し、分周動
作を正常に行うために必要な論理振幅（Ｒ・Ｉ）が確保
できず、最高動作周波数（ｆｍａｘ）が決まっていた。
【０００５】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なスタテ
ィック型分周回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なスタテ
ィック型分周回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るスタティック型分周回路は、誘導性負
荷ｊＸ（ただし、ｄＸ／ｄω＞０）をそれぞれ負荷抵抗
Ｒ１、Ｒ２に直列に接続して構成される。その結果、負
荷インピーダンスがＺ＝Ｒ＋ｊＸとなり、低周波におい
て回路動作に全く影響を与えることなく、動作限界周波
数付近で論理振幅（Ｚ・Ｉ）を確保することができ、最
高動作周波数ｆｍａｘが向上する。
に、本発明に係るスタティック型分周回路は、誘導性負
荷ｊＸ（ただし、ｄＸ／ｄω＞０）をそれぞれ負荷抵抗
Ｒ１、Ｒ２に直列に接続して構成される。その結果、負
荷インピーダンスがＺ＝Ｒ＋ｊＸとなり、低周波におい
て回路動作に全く影響を与えることなく、動作限界周波
数付近で論理振幅（Ｚ・Ｉ）を確保することができ、最
高動作周波数ｆｍａｘが向上する。
【０００７】
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照しながら具体的に説明する。
て図面を参照しながら具体的に説明する。
【０００８】図１は本発明による第１の実施例を示し、
誘導性負荷としてインダクタ（ｊｘ＝ｊωＬ）を使用し
た場合の等価回路図である。
誘導性負荷としてインダクタ（ｊｘ＝ｊωＬ）を使用し
た場合の等価回路図である。
【０００９】図において、参照符号Ｌ１、Ｌ２はインダ
クタを示している（これらのインダクタンスはともにＬ
とする）。即ち、インダクタＬ１、Ｌ２は負荷抵抗Ｒ
１、Ｒ２にそれぞれ直列に接続されている。
クタを示している（これらのインダクタンスはともにＬ
とする）。即ち、インダクタＬ１、Ｌ２は負荷抵抗Ｒ
１、Ｒ２にそれぞれ直列に接続されている。
【００１０】図２は本第１の実施例の効果を示すＳＰＩ
ＣＥシミュレーション結果を示す図である。縦軸は従来
技術による最高動作周波数（ｆｍａｘ）に対する本実施
例による最高動作周波数（ｆｍａｘ’）の比（ｆｍａ
ｘ’／ｆｍａｘ）、横軸は負荷抵抗値（Ｒ）に対する２
分周された周波数におけるインダクタのリアクタンス
（π・ｆｍａｘ・Ｌ）の比（π・ｆｍａｘ・Ｌ／Ｒ）を
表している。Ｒ＝８０Ω、１００Ω、１２０Ωの場合に
ついて示している。入力信号の振幅とバイアス電流（Ｉ
ｅｅ）は固定している。図２から、抵抗Ｒが小さいほ
ど、すなわち論理振幅が小さいほど、本発明の効果が大
きいことがわかる。
ＣＥシミュレーション結果を示す図である。縦軸は従来
技術による最高動作周波数（ｆｍａｘ）に対する本実施
例による最高動作周波数（ｆｍａｘ’）の比（ｆｍａ
ｘ’／ｆｍａｘ）、横軸は負荷抵抗値（Ｒ）に対する２
分周された周波数におけるインダクタのリアクタンス
（π・ｆｍａｘ・Ｌ）の比（π・ｆｍａｘ・Ｌ／Ｒ）を
表している。Ｒ＝８０Ω、１００Ω、１２０Ωの場合に
ついて示している。入力信号の振幅とバイアス電流（Ｉ
ｅｅ）は固定している。図２から、抵抗Ｒが小さいほ
ど、すなわち論理振幅が小さいほど、本発明の効果が大
きいことがわかる。
【００１１】具体的な設計例を以下に述べる。図２によ
ると、Ｒ＝８０Ωの場合、
ると、Ｒ＝８０Ωの場合、
【数１】π・ｆｍａｘ・Ｌ／Ｒ≒０．７ のときが最適で、本実施例による最高動作周波数ｆｍａ
ｘ’は従来技術による最高動作周波数ｆｍａｘに比べて
約１５％向上する。ｆｍａｘ＝２０ＧＨｚとすると、数
１式より、Ｌ＝０．８９ｎＨとすればよい。これを矩形
スパイラルインダクタで実現した場合のレイアウトを図
３（ａ）に、（ａ）のＡ−Ｂ線に沿って切断し矢印の方
向に見た断面を図３（ｂ）にそれぞれ示す。これらの図
において、εｒは基板の比誘電率、Ｈは基板の厚さ、Ｔ
は配線の厚さ、Ｗは配線の幅、Ｓは配線の間隔、Ｐ１と
Ｐ２は外周の長さである。スパイラルインダクタ１１の
内側端はスルーホール１２に接続され、このスルーホー
ルを介して任意の導体により第１層配線１３に接続さ
れ、更に、スルーホール１４を介して第２層配線１５に
接続されている。
ｘ’は従来技術による最高動作周波数ｆｍａｘに比べて
約１５％向上する。ｆｍａｘ＝２０ＧＨｚとすると、数
１式より、Ｌ＝０．８９ｎＨとすればよい。これを矩形
スパイラルインダクタで実現した場合のレイアウトを図
３（ａ）に、（ａ）のＡ−Ｂ線に沿って切断し矢印の方
向に見た断面を図３（ｂ）にそれぞれ示す。これらの図
において、εｒは基板の比誘電率、Ｈは基板の厚さ、Ｔ
は配線の厚さ、Ｗは配線の幅、Ｓは配線の間隔、Ｐ１と
Ｐ２は外周の長さである。スパイラルインダクタ１１の
内側端はスルーホール１２に接続され、このスルーホー
ルを介して任意の導体により第１層配線１３に接続さ
れ、更に、スルーホール１４を介して第２層配線１５に
接続されている。
【００１２】図４は図１の負荷抵抗Ｒ１、Ｒ２と電源Ｖ
ｃｃとの間にインダクタＬ１、Ｌ２としてそれぞれ図３
（ａ）、（ｂ）のスパイラルインダクタ１１が接続され
た状態を示す拡大部分図である。即ち、スパイラルイン
ダクタ１１の外側端１１ａがそれぞれ負荷抵抗Ｒ１、Ｒ
２の一端に接続され、第２層配線１５の先端１５ａが電
源Ｖｃｃと接続されている。
ｃｃとの間にインダクタＬ１、Ｌ２としてそれぞれ図３
（ａ）、（ｂ）のスパイラルインダクタ１１が接続され
た状態を示す拡大部分図である。即ち、スパイラルイン
ダクタ１１の外側端１１ａがそれぞれ負荷抵抗Ｒ１、Ｒ
２の一端に接続され、第２層配線１５の先端１５ａが電
源Ｖｃｃと接続されている。
【００１３】典型的なＧａＡｓプロセスを想定して、
【数２】εｒ＝１２．６
【数３】Ｈ＝１５０μｍ
【数４】Ｔ＝２μｍ とすると、 Ｗ＝Ｓ＝２μｍ Ｐ１＝Ｐ２＝５２μｍ 巻数＝５ と設計すれば、Ｌ＝０．８９ｎＨのインダクタが実現で
きる。
きる。
【００１４】図５は本発明による第２の実施例を示し、
誘導性負荷としてショートスタブ伝送線路（ｊＸ＝ｊＺ
０・ｔａｎ（θ））を使用した場合の回路構成図であ
る。
誘導性負荷としてショートスタブ伝送線路（ｊＸ＝ｊＺ
０・ｔａｎ（θ））を使用した場合の回路構成図であ
る。
【００１５】図５において、Ｔ１、Ｔ２は伝送線路であ
る（特性インピーダンスはＺ０、電気長はθとする）。
即ち、伝送線路Ｔ１、Ｔ２は、負荷抵抗Ｒ１、Ｒ２にそ
れぞれ直列に接続されている。
る（特性インピーダンスはＺ０、電気長はθとする）。
即ち、伝送線路Ｔ１、Ｔ２は、負荷抵抗Ｒ１、Ｒ２にそ
れぞれ直列に接続されている。
【００１６】図６は本第２の実施例の効果を示すＳＰＩ
ＣＥシミュレーション結果である。縦軸は従来技術によ
る最高動作周波数（ｆｍａｘ）に対する本実施例による
最高動作周波数（ｆｍａｘ’）の比（ｆｍａｘ’／ｆｍ
ａｘ）、横軸は負荷抵抗値（Ｒ）に対する２分周された
周波数におけるショートスタブ伝送線路のリアクタンス
（Ｚ０・ｔａｎ（θ／２））の比（Ｚ０・ｔａｎ（θ／
２）／Ｒ）を表している。Ｒ＝Ｚ０＝８０Ω、１００
Ω、１２０Ωの場合について示している。入力信号の振
幅とバイアス電流（Ｉｅｅ）は固定している。図６か
ら、第１の実施例と同様に、Ｒが小さいほど、すなわち
論理振幅が小さいほど、本発明の効果が大きいことがわ
かる。
ＣＥシミュレーション結果である。縦軸は従来技術によ
る最高動作周波数（ｆｍａｘ）に対する本実施例による
最高動作周波数（ｆｍａｘ’）の比（ｆｍａｘ’／ｆｍ
ａｘ）、横軸は負荷抵抗値（Ｒ）に対する２分周された
周波数におけるショートスタブ伝送線路のリアクタンス
（Ｚ０・ｔａｎ（θ／２））の比（Ｚ０・ｔａｎ（θ／
２）／Ｒ）を表している。Ｒ＝Ｚ０＝８０Ω、１００
Ω、１２０Ωの場合について示している。入力信号の振
幅とバイアス電流（Ｉｅｅ）は固定している。図６か
ら、第１の実施例と同様に、Ｒが小さいほど、すなわち
論理振幅が小さいほど、本発明の効果が大きいことがわ
かる。
【００１７】具体的な設計例を以下に述べる。図６によ
ると、Ｒ＝８０Ωの場合、
ると、Ｒ＝８０Ωの場合、
【数５】Ｚ０・ｔａｎ（θ／２）／Ｒ≒０．７ のときが最適で、ｆｍａｘ’はｆｍａｘに比べて約１７
％向上する。ｆｍａｘ＝３０ＧＨｚとし（これは最新の
ＧａＡｓヘテロバイポーラトランジスタを用いたスタテ
ィック型分周回路の性能に相当する）、Ｚ０＝１００Ω
とすると、数５式より３０ＧＨｚにおいて、θ＝５８°
とすればよい。これをマイクロストリップラインで実現
した場合のレイアウトを図７（ａ）に、（ａ）のＣ−Ｄ
線に沿って切断し矢印の方向に見た断面を図７（ｂ）に
それぞれ示す。これらの図において、εｒは基板の比誘
電率、Ｈは基板の厚さ、Ｔは配線の厚さ、Ｗは配線の
幅、Ｐは配線の物理長である。
％向上する。ｆｍａｘ＝３０ＧＨｚとし（これは最新の
ＧａＡｓヘテロバイポーラトランジスタを用いたスタテ
ィック型分周回路の性能に相当する）、Ｚ０＝１００Ω
とすると、数５式より３０ＧＨｚにおいて、θ＝５８°
とすればよい。これをマイクロストリップラインで実現
した場合のレイアウトを図７（ａ）に、（ａ）のＣ−Ｄ
線に沿って切断し矢印の方向に見た断面を図７（ｂ）に
それぞれ示す。これらの図において、εｒは基板の比誘
電率、Ｈは基板の厚さ、Ｔは配線の厚さ、Ｗは配線の
幅、Ｐは配線の物理長である。
【００１８】図８は図５の負荷抵抗Ｒ１、Ｒ２と電源Ｖ
ｃｃとの間に伝送線路Ｔ１、Ｔ２としてそれぞれ図７
（ａ）、（ｂ）のマイクロストリップライン２１が接続
された状態を示す拡大部分図である。即ち、マイクロス
トリップライン２１の一端２１ａはそれぞれ負荷抵抗Ｒ
１、Ｒ２に接続され、他端２１ｂは電源Ｖｃｃに接続さ
れている。
ｃｃとの間に伝送線路Ｔ１、Ｔ２としてそれぞれ図７
（ａ）、（ｂ）のマイクロストリップライン２１が接続
された状態を示す拡大部分図である。即ち、マイクロス
トリップライン２１の一端２１ａはそれぞれ負荷抵抗Ｒ
１、Ｒ２に接続され、他端２１ｂは電源Ｖｃｃに接続さ
れている。
【００１９】第１の実施例と同様に、典型的なＧａＡｓ
プロセスを想定して数２〜数４式の値を用いると。
プロセスを想定して数２〜数４式の値を用いると。
【００２０】Ｗ＝９μｍ Ｐ＝６００μｍ と設計すれば、Ｚ０＝１００Ω、θ＝５８°のマイクロ
ストリップラインが実現できる。
ストリップラインが実現できる。
【００２１】矩形スパイラルインダクタを用いた第１の
実施例は、ｆｍａｘ／２が矩形スパイラルインダクタの
共振周波数より低い場合に有効で、マイクロストリップ
ラインを用いた第２の実施例は、ｆｍａｘが十分に高く
マイクロストリップラインの電気長が最適な物理長で実
現できる場合に有効である。
実施例は、ｆｍａｘ／２が矩形スパイラルインダクタの
共振周波数より低い場合に有効で、マイクロストリップ
ラインを用いた第２の実施例は、ｆｍａｘが十分に高く
マイクロストリップラインの電気長が最適な物理長で実
現できる場合に有効である。
【００２２】
【発明の効果】以上説明したように、本発明のスタティ
ック型分周回路によれば、誘導性負荷ｊＸ（ただし、ｄ
Ｘ／ｄω＞０）を負荷抵抗に直列に接続することによ
り、低周波での回路動作にまったく影響を与えることな
く（スタティック型分周回路の広対域特性を損なうこと
なく）、最高動作周波数を約１５〜１７％向上できると
いう効果が得られる。
ック型分周回路によれば、誘導性負荷ｊＸ（ただし、ｄ
Ｘ／ｄω＞０）を負荷抵抗に直列に接続することによ
り、低周波での回路動作にまったく影響を与えることな
く（スタティック型分周回路の広対域特性を損なうこと
なく）、最高動作周波数を約１５〜１７％向上できると
いう効果が得られる。
【図１】本発明による第１の実施例を示し、誘導性負荷
としてインダクタを使用した場合の等価回路図である。
としてインダクタを使用した場合の等価回路図である。
【図２】第１の実施例の効果を示した図である。
【図３】第１の実施例を実現する矩形スパイラルインダ
クタのレイアウト図（ａ）と（ａ）のＡ−Ｂ線に沿って
切断し矢印の方向に見た断面図である。
クタのレイアウト図（ａ）と（ａ）のＡ−Ｂ線に沿って
切断し矢印の方向に見た断面図である。
【図４】インダクタをスパイラルインダクタとした場合
における図１の要部拡大部分図である。
における図１の要部拡大部分図である。
【図５】本発明による第２の実施例示し、誘導性負荷と
してショートスタブ伝送線路を使用した場合の等価回路
図である。
してショートスタブ伝送線路を使用した場合の等価回路
図である。
【図６】第２の実施例の効果を示した図である。
【図７】第２の実施例を実現するマイクロストリップラ
インのレイアウト図（ａ）と（ａ）のＣ−Ｄ線に沿って
切断し矢印の方向に見た断面図である。
インのレイアウト図（ａ）と（ａ）のＣ−Ｄ線に沿って
切断し矢印の方向に見た断面図である。
【図８】伝送線路をストリップラインとした場合におけ
る図５の要部拡大部分図である。
る図５の要部拡大部分図である。
【図９】従来のスタティック型分周回路の等価回路図で
ある。
ある。
ＩＮ、−ＩＮ…差動入力端子 ＯＵＴ、−ＯＵＴ…差動出力端子 Ｖｃｃ…電源端子 Ｑ１〜Ｑ８…トランジスタ Ｒ１、Ｒ２…負荷抵抗 Ｉ１、Ｔ２…スイッチング電流 Ｉｅｅ…バイアス電流 Ｌ１、Ｌ２…インダクタ Ｔ１、Ｔ２…伝送線路 ｆｍａｘ…従来技術による最高動作周波数 ｆｍａｘ’…本発明による最高動作周波数 εｒ…基板の比誘電率 Ｈ…基板の厚さ Ｔ…配線の厚さ Ｗ…配線の幅 Ｓ…配線の間隔 Ｐ１、Ｐ２…外周の長さ Ｚ０…特性インピーダンス θ…電気長 Ｐ…物理長 １１…スパイラルインダクタ １２、１４…スルーホール １３…第１層配線 １５…第２層配線 １６、２６…裏面電極 １７、２７…半導体または半絶縁性基板 １８…層間絶縁膜 ２１…マイクロストリップライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月１２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
Claims (1)
- 【請求項１】 バイアス電流源にエミッタが接続された
第１の差動対と、該第１の差動対の第１のトランジスタ
のコレクタにエミッタが接続された第２の差動対と、前
記第１の差動対の第２のトランジスタのコレクタにエミ
ッタが接続された第３の差動対と、前記第２の差動対の
第１のトランジスタのコレクタと前記第３の差動対の第
１のトランジスタのコレクタを相互に接続しこれらを電
源に接続する第１の負荷抵抗と、前記第２の差動対の第
２のトランジスタのコレクタと前記第３の差動対の第２
のトランジスタのコレクタを相互に接続しこれらを前記
電源に接続する第２の負荷抵抗と、前記第１の負荷抵抗
と前記第２の差動対の第２のトランジスタのベースを接
続する第１のエミッタフォロワと、前記第２の負荷抵抗
と前記第２の差動対の第１のトランジスタのベースを接
続する第２のエミッタフォロワとで構成されるＤ型フリ
ップフロップをマスタ／スレイブ接続したスタティック
型分周回路において、前記第１の負荷抵抗と前記第２の
負荷抵抗にそれぞれ直列に誘導性負荷ｊＸ（ただし、ｄ
Ｘ／ｄω＞０）を追加したことを特徴とするスタティッ
ク型分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073345A JPH05327483A (ja) | 1991-04-05 | 1991-04-05 | スタティック型分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073345A JPH05327483A (ja) | 1991-04-05 | 1991-04-05 | スタティック型分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327483A true JPH05327483A (ja) | 1993-12-10 |
Family
ID=13515479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073345A Pending JPH05327483A (ja) | 1991-04-05 | 1991-04-05 | スタティック型分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327483A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP2012507215A (ja) * | 2008-10-31 | 2012-03-22 | ノーテル・ネットワークス・リミテッド | 自己整合式帯域阻止フィルタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515420U (ja) * | 1974-06-28 | 1976-01-16 | ||
| JPH0312925U (ja) * | 1989-06-12 | 1991-02-08 |
-
1991
- 1991-04-05 JP JP3073345A patent/JPH05327483A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS515420U (ja) * | 1974-06-28 | 1976-01-16 | ||
| JPH0312925U (ja) * | 1989-06-12 | 1991-02-08 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP4539863B2 (ja) * | 2003-06-16 | 2010-09-08 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP2012507215A (ja) * | 2008-10-31 | 2012-03-22 | ノーテル・ネットワークス・リミテッド | 自己整合式帯域阻止フィルタ |
| US8786384B2 (en) | 2008-10-31 | 2014-07-22 | Apple Inc. | Self-matched band reject filter |
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