JPH05326744A - Leadless type semiconductor package and mounting thereof - Google Patents
Leadless type semiconductor package and mounting thereofInfo
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- JPH05326744A JPH05326744A JP13057792A JP13057792A JPH05326744A JP H05326744 A JPH05326744 A JP H05326744A JP 13057792 A JP13057792 A JP 13057792A JP 13057792 A JP13057792 A JP 13057792A JP H05326744 A JPH05326744 A JP H05326744A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はリードレスタイプの半導
体パッケージをプリント基板に確実に実装する方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for surely mounting a leadless type semiconductor package on a printed circuit board.
【０００２】[0002]
【従来の技術】図４の（Ａ）は、例えば特開昭６０−８
６８９３号公報に示されたリードを有する半導体パッケ
ージを示す斜視図である。図において、１は半導体パッ
ケージ、１４は樹脂モールドした絶縁層、７は絶縁層１
４の側面より突出するリードである。2. Description of the Related Art FIG. 4A shows, for example, JP-A-60-8.
It is a perspective view which shows the semiconductor package which has the lead shown by 6893 gazette. In the figure, 1 is a semiconductor package, 14 is a resin-molded insulating layer, and 7 is an insulating layer 1.
4 is a lead protruding from the side surface.
【０００３】図４の（Ｂ）は図４の（Ａ）の半導体パッ
ケージをプリント基板に実装する方法を説明するための
側面図である。図において、４はプリント基板、５はプ
リント基板上に形成されたパッド、６はパッド５の上に
施されたはんだめっき、クリームはんだ、或いは導電性
接着剤である。FIG. 4B is a side view for explaining a method of mounting the semiconductor package of FIG. 4A on a printed board. In the figure, 4 is a printed circuit board, 5 is a pad formed on the printed circuit board, and 6 is a solder plating, cream solder or conductive adhesive applied on the pad 5.
【０００４】電子機器の小型化、高機能化に伴い、半導
体パッケージのリードのピッチがより一層微細化され
る。そこで、リードを所定の形状に曲げるリードフォー
ミング工程においても高性能化がますます要求される
が、いまだ十分でなく、現状ではリードの曲げにばらつ
きが発生する。このようにリードの曲げにばらつきのあ
る半導体パッケージを実装するとき、すべてのリード７
がプリント基板４上のパッド５に確実に接着するよう
に、半導体パッケージ１を上から押えなければならな
い。しかし、このように押えると、パッド５上のはんだ
クリームの如きはんだ或いは導電性接着剤６がリードに
押しつぶされ、隣のパッドにまではみ出し、はんだブリ
ッジを生ぜしめることになる。又、パッド５にはんだ６
がメッキされている場合には、リード７の先端がパッド
５の上を滑って隣のパッドにも接するということが生じ
る。With the miniaturization and higher functionality of electronic equipment, the pitch of the leads of the semiconductor package is further miniaturized. Therefore, higher performance is required even in the lead forming process of bending the lead into a predetermined shape, but this is not yet sufficient, and at present, variations in the lead bending occur. When mounting a semiconductor package in which lead bending is uneven in this way, all of the leads 7
The semiconductor package 1 must be pressed from above to ensure that the adhesive adheres to the pad 5 on the printed circuit board 4. However, when pressed in this way, the solder such as the solder cream on the pad 5 or the conductive adhesive 6 is crushed by the lead and squeezes out to the adjacent pad, resulting in a solder bridge. Also, solder 6 on the pad 5
When the lead is plated, the tip of the lead 7 slides on the pad 5 and comes into contact with the adjacent pad.
【０００５】微細なピッチのリードに付随した前述の如
き問題を解消するために、リードのない半導体パッケー
ジが提案されている。例えば特開昭５９−２０８７５５
号に示されているリードレスタイプの半導体パッケージ
を図３に示す。図において、１６はリードレスタイプの
半導体パッケージ、１２は半導体チップ、３ｅ及び３ｆ
は内部電極、３ｄは半導体チップの載置部、１３はワイ
ヤ、１４は樹脂モールドした絶縁層、１４ａは絶縁層の
上部、１４ｂは絶縁層の下部、１５ｄ，１５ｅ，１５ｆ
は絶縁層の下部における切欠きである。In order to solve the above problems associated with fine pitch leads, leadless semiconductor packages have been proposed. For example, JP-A-59-208755
The leadless type semiconductor package shown in FIG. In the figure, 16 is a leadless type semiconductor package, 12 is a semiconductor chip, 3e and 3f.
Is an internal electrode, 3d is a mounting portion of a semiconductor chip, 13 is a wire, 14 is a resin-molded insulating layer, 14a is an upper portion of the insulating layer, 14b is a lower portion of the insulating layer, and 15d, 15e, 15f.
Is a notch in the lower part of the insulating layer.
【０００６】図３に示されたリードレスタイプの半導体
パッケージの製造を参考までに概略的に説明すると、リ
ードフレーム（図示せず）に半導体チップを置き、ワイ
ヤで内部電極（リードの一部）に配線した後、樹脂モー
ルドによる絶縁層で密封封止する。その後、リードフレ
ームから内部電極が残るようにリードを絶縁層外周側面
の根元で切断する。かくして内部電極３ｅ，３ｆの切断
端面が絶縁層１４の側面においてのみ露出した半導体パ
ッケージが得られる。その後、絶縁層の下部１４ｂに、
例えば公知のＹＡＧレーザビームを照射してレーザトリ
ミングを行うことによって切欠き１５ｅ，１５ｆを形成
する。この切欠きは内部電極の下面を露出する。かくし
て、図３に示すリードレスタイプの半導体パッケージが
得られる。なお、半導体チップ１２の放熱を良くするた
めにチップの載置部３ｄの下面を露出すべく切欠き１５
ｄが形成されている。The manufacturing of the leadless type semiconductor package shown in FIG. 3 will be schematically described with reference to a semiconductor chip placed on a lead frame (not shown), and internal electrodes (a part of the leads) are connected by wires. After wiring to, it is hermetically sealed with an insulating layer formed by resin molding. Then, the lead is cut at the base of the outer peripheral surface of the insulating layer so that the internal electrode remains from the lead frame. Thus, a semiconductor package in which the cut end faces of the internal electrodes 3e and 3f are exposed only on the side surface of the insulating layer 14 is obtained. Then, on the lower part 14b of the insulating layer,
For example, the notches 15e and 15f are formed by irradiating a known YAG laser beam to perform laser trimming. The notch exposes the lower surface of the internal electrode. Thus, the leadless type semiconductor package shown in FIG. 3 is obtained. In order to improve the heat dissipation of the semiconductor chip 12, the notch 15 is formed to expose the lower surface of the mounting portion 3d of the chip.
d is formed.
【０００７】かかるリードレスタイプの半導体パッケー
ジ１６はプリント基板４のパッド５に下面が露出された
内部電極３ｅ，３ｆをはんだで直結される。このような
リードレスタイプの半導体パッケージはリードが無いの
で、当然、リードフォーミング工程が省略され、コスト
が低減するという利点がある。In the leadless type semiconductor package 16, the internal electrodes 3e and 3f whose lower surfaces are exposed are directly connected to the pads 5 of the printed circuit board 4 by soldering. Since such a leadless type semiconductor package has no leads, naturally, there is an advantage that the lead forming step is omitted and the cost is reduced.
【０００８】[0008]
【発明が解決しようとする課題】ところで、従来のリー
ドレスタイプの半導体パッケージはプリント基板に実装
されるとき、パッド上のはんだクリームを乱したり、は
んだが固化するまでパッド５に対する切欠き１５ｅ，１
５ｆの位置は不安定なのである。なぜならば、半導体パ
ッケージの絶縁層の下面はパッドの上に載っているから
である。By the way, when the conventional leadless type semiconductor package is mounted on a printed circuit board, the solder cream on the pad is disturbed or the notch 15e for the pad 5 is formed until the solder solidifies. 1
The position of 5f is unstable. This is because the lower surface of the insulating layer of the semiconductor package rests on the pad.
【０００９】この発明はリードレスタイプの半導体パッ
ケージに関しての上記のような問題点を解決するために
なされたもので、リードレスタイプの半導体パッケージ
を簡単にしかも確実にプリント基板に実装する方法およ
びこの実装方法に適したリードレスタイプの半導体パッ
ケージを提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems relating to a leadless type semiconductor package, and a method for easily and surely mounting a leadless type semiconductor package on a printed circuit board and this method. It is an object to provide a leadless type semiconductor package suitable for a mounting method.
【００１０】[0010]
【課題を解決するための手段】この発明に係るリードレ
スタイプの半導体パッケージは、内部電極を露出させる
絶縁層下部切欠きが実装しようとするプリント基板のパ
ッドを受け入れることができるように幅広くかつ深く形
成されている。実装方法として、内部電極を露出させる
絶縁層下部切欠きにはんだを供給してからプリント基板
のパッドに載せるという工程を含む。A leadless type semiconductor package according to the present invention is wide and deep so that a cutout of a lower portion of an insulating layer exposing an internal electrode can receive a pad of a printed circuit board to be mounted. Has been formed. The mounting method includes a step of supplying solder to a notch in the lower portion of the insulating layer that exposes the internal electrodes and then mounting the solder on a pad of the printed board.
【００１１】[0011]
【作用】この発明によるリードレスタイプの半導体パッ
ケージはその絶縁層下部切欠きにプリント基板のパッド
が受け入れられるので自ずと位置決めが達成される。絶
縁層下部切欠き内にはんだが供給されているのでプリン
ト基板上で半導体パッケージを前後左右に位置決めの動
作をさせてもはんだが乱されることはない。In the leadless type semiconductor package according to the present invention, since the pad of the printed circuit board is received in the notch in the lower portion of the insulating layer, the positioning is naturally achieved. Since the solder is supplied into the cutouts in the lower portion of the insulating layer, the solder is not disturbed even when the semiconductor package is positioned in the front, rear, left and right directions on the printed circuit board.
【００１２】[0012]
【実施例】図１の（Ａ）はこの発明によるリードレスタ
イプの半導体パッケージを示す斜視図であり、図１の
（Ｂ）は図１の（Ａ）の半導体パッケージを裏がえしに
して示す斜視図である。図において、２０は本発明のリ
ードレスタイプの半導体パッケージ、１４は樹脂モール
ドした絶縁層、３は内部電極、８は切欠きである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1A is a perspective view showing a leadless type semiconductor package according to the present invention, and FIG. 1B shows the semiconductor package of FIG. It is a perspective view shown. In the figure, 20 is a leadless type semiconductor package of the present invention, 14 is a resin-molded insulating layer, 3 is an internal electrode, and 8 is a notch.
【００１３】本発明のリードレスタイプの半導体パッケ
ージ２０と前述の従来のリードレスタイプの半導体パッ
ケージ１６とは一見すれば同じに見えるが、本発明の切
欠き８は従来の切欠き１５ｅ，１５ｆと異なっているの
である。本発明の切欠き８はプリント基板のパッドを受
け入れることが出来る幅と深さを有している。これに対
し、従来の切欠き１５ｅ，１５ｆはパッドを受け入れる
ようにはなされておらず、従ってパッドと内部電極との
間隔を短くすべく切欠き１５ｅ，１５ｆは浅くなされて
いるのである。At first glance, the leadless type semiconductor package 20 of the present invention and the above-mentioned conventional leadless type semiconductor package 16 look the same, but the notch 8 of the present invention is the same as the conventional notches 15e and 15f. They are different. The notch 8 of the present invention has a width and a depth that can accommodate a pad of a printed circuit board. On the other hand, the conventional notches 15e and 15f are not designed to receive the pads, and therefore the notches 15e and 15f are shallow so as to shorten the distance between the pads and the internal electrodes.
【００１４】実施例１．本発明のリードレスタイプの半
導体パッケージの第一例を説明する。厚さ１２５μｍの
ポリイミドテープに厚さ３５μｍの銅箔を接着したＴＡ
Ｂテープを用いた。エッチングにより前記銅箔を加工し
て０．６５ｍｍのピッチでリードを２４０本形成した。
これに半導体チップを載せてワイヤで配線した。その
後、型内にＴＡＢテープがほぼ中間位置に来るように置
いて樹脂モールドして半導体チップを密封封入した絶縁
層を形成した。切欠き８はモールドの型により形成され
た。かくして形成された絶縁層のまわりに出でいるＴＡ
Ｂテープを切断することにより本発明のリードレスタイ
プの半導体パッケージが得られた。Example 1. A first example of the leadless type semiconductor package of the present invention will be described. TA in which a copper foil with a thickness of 35 μm is adhered to a polyimide tape with a thickness of 125 μm
B tape was used. The copper foil was processed by etching to form 240 leads with a pitch of 0.65 mm.
A semiconductor chip was placed on this and wired with wires. Then, the TAB tape was placed in the mold so that it was almost at the intermediate position, and resin molding was performed to form an insulating layer in which the semiconductor chip was hermetically sealed. The notch 8 was formed by the mold. TA emerging around the insulating layer thus formed
The leadless type semiconductor package of the present invention was obtained by cutting the B tape.
【００１５】実施例２．本発明のリードレスタイプの半
導体パッケージの第二例を説明する。実施例１と同様の
ＴＡＢテープを用いた。その銅箔に０．２５ｍｍのピッ
チでリードを３２８本形成し、半導体チップを載せてワ
イヤで配線した。この細密ピッチでは切欠き８を樹脂の
射出成形で形成することが出来ないので、絶縁板を接着
剤で張り合せて絶縁層を形成し、この絶縁層の下方の絶
縁板に内部電極が露出するようにエッチング加工を施
し、その後、絶縁層のまわりのＴＡＢを切断することに
より本発明のリードレスタイプの半導体パッケージが得
られた。Example 2. A second example of the leadless type semiconductor package of the present invention will be described. The same TAB tape as in Example 1 was used. 328 leads were formed on the copper foil at a pitch of 0.25 mm, a semiconductor chip was placed on the copper foil, and the wires were wired. Since the notch 8 cannot be formed by resin injection molding with this fine pitch, an insulating layer is formed by adhering the insulating plates with an adhesive, and the internal electrodes are exposed to the insulating plate below this insulating layer. Thus, the leadless type semiconductor package of the present invention was obtained by performing the etching process and then cutting the TAB around the insulating layer.
【００１６】実施例１および実施例２の如き、本発明の
リードレスタイプの半導体パッケージ２０の実装方法
を、図２を参照して、説明する。図２の（Ａ）は実装の
前段階を示し、図２の（Ｂ）は実装完了状態を示す。ま
ず。図２の（Ａ）に示す如く、切欠き８にはんだ６を供
給しておき、しかる後に、半導体パッケージ２０をプリ
ント基板に位置決めして加熱すると、はんだ６が溶融し
て図２の（Ｂ）の如くになる。A method of mounting the leadless type semiconductor package 20 of the present invention as in the first and second embodiments will be described with reference to FIG. 2A shows a pre-mounting step, and FIG. 2B shows a mounting completed state. First. As shown in FIG. 2A, when the solder 6 is supplied to the notch 8 and then the semiconductor package 20 is positioned on the printed circuit board and heated, the solder 6 melts and the solder 6 melts. It becomes like.
【００１７】はんだ６が溶融すると、表面張力により半
導体パッケージ２０が自動的に動いてパッド５を切欠き
８のほぼ中央にもたらす（セルフアラインメント効果）
のである。はんだ６がはんだクリームであるとき、半導
体パッケージに荷重をかけて前もって切欠き８にパッド
５を押し込め、半導体パッケージを所定位置からずれな
いようにしておくことが出来る。また、パッドとパッド
の間に溶融はんだが存在しても、切欠き８がパッド５に
入ることにより、切欠きと切欠きとの間の絶縁層下部が
前記パッド間の溶融はんだを薄くし、かつはんだのプリ
ント基板等に対するぬれ性等の故にパッド間からはじき
出させる。かくしてはんだブリッジの発生は確実に阻止
できる。When the solder 6 melts, the semiconductor package 20 automatically moves due to the surface tension to bring the pad 5 to approximately the center of the notch 8 (self-alignment effect).
Of. When the solder 6 is solder cream, a load can be applied to the semiconductor package and the pad 5 can be pushed into the notch 8 in advance to prevent the semiconductor package from being displaced from the predetermined position. Further, even if the molten solder exists between the pads, the notch 8 enters the pad 5, so that the lower portion of the insulating layer between the notches thins the molten solder between the pads, In addition, because of the wettability of the solder to the printed circuit board and the like, the solder is ejected from between the pads. Thus, the formation of solder bridges can be reliably prevented.
【００１８】実施例３．実施例１のリードレスタイプの
半導体パッケージ２０の実装方法の第一例を以下に説明
する。厚さ１５０μ、開口部１ｍｍ×０．６ｍｍの印刷
マスクを用いてはんだクリーム６を切欠き８に供給し
た。このように印刷技術を用いて供給されたはんだを有
した半導体パッケージを、公知のハーフミラー方式によ
る搭載位置決め装置により、プリント基板に配置し、荷
重をかけ、パッド加熱方式により実装した。Example 3. A first example of a method of mounting the leadless type semiconductor package 20 of the first embodiment will be described below. The solder cream 6 was supplied to the notches 8 using a printing mask having a thickness of 150 μm and an opening of 1 mm × 0.6 mm. The semiconductor package having the solder thus supplied by using the printing technique was placed on the printed board by the known mounting and positioning apparatus using the half mirror method, a load was applied, and the semiconductor package was mounted by the pad heating method.
【００１９】実施例４．実施例２のリードレスタイプの
半導体パッケージの実装方法の第二例を以下に説明す
る。切欠き８に露出している内部電極の表面とパッドの
表面とにそれぞれメッキではんだを載せておき、次いで
公知のハーフミラー方式による搭載位置決め装置にて半
導体パッケージをプリント基板に配置した。その後、パ
ッド加熱方式により実装した。半導体パッケージに荷重
をかけなくとも、セルフアライメント効果で、実施例３
と同様に位置ずれなしに実装出来た。Example 4. A second example of the method for mounting the leadless type semiconductor package of the second embodiment will be described below. Solder was placed on the surfaces of the internal electrodes and the surfaces of the pads exposed in the notches 8 by plating, respectively, and then the semiconductor package was placed on the printed board by a known half mirror type mounting positioning device. After that, it was mounted by a pad heating method. Even if a load is not applied to the semiconductor package, the self-alignment effect can be obtained and the third embodiment can be obtained.
As with the above, it was possible to mount without displacement.
【００２０】[0020]
【発明の効果】以上のように、本発明のリードレスタイ
プの半導体パッケージはその切欠きがパッドを受け入れ
るので、従来の公知のハーフミラー方式の搭載装置でも
半導体パッケージが自ずと位置決めされ、かつパッド間
に絶縁層下部が割り込むのではんだブリッジを確実に阻
止するという効果がある。As described above, since the notch of the leadless type semiconductor package of the present invention receives the pad, the semiconductor package is naturally positioned even in the conventional known half mirror type mounting device, and the space between the pads is automatically set. Since the lower part of the insulating layer interrupts, it has the effect of reliably blocking the solder bridge.
【図１】図１の（Ａ）は本発明のリードレスタイプの半
導体パッケージの要部を示す斜視図であり、図１の
（Ｂ）は図１の（Ａ）の半導体パッケージを裏がえしに
して示す斜視図である。1A is a perspective view showing a main part of a leadless type semiconductor package of the present invention, and FIG. 1B is a reverse view of the semiconductor package of FIG. FIG.
【図２】図２の（Ａ）は本発明のリードレスタイプの半
導体パッケージをプリント基板に実装する直前の段階を
示す側断面図であり、図２の（Ｂ）は実装完了後の状態
を示す側断面図である。FIG. 2A is a side sectional view showing a step immediately before mounting the leadless type semiconductor package of the present invention on a printed circuit board, and FIG. 2B shows a state after mounting is completed. It is a sectional side view shown.
【図３】図３は従来のリードレスタイプの半導体パッケ
ージを示す断面図である。FIG. 3 is a cross-sectional view showing a conventional leadless type semiconductor package.
【図４】図４の（Ａ）は従来のリードを有する半導体パ
ッケージの要部を示す斜視図であり、図４の（Ｂ）は図
４の（Ａ）の半導体パッケージをプリント基板に実装す
る直前の段階を示す側断面図である。FIG. 4A is a perspective view showing a main part of a conventional semiconductor package having leads, and FIG. 4B is a semiconductor package of FIG. 4A mounted on a printed circuit board. It is a sectional side view which shows the last step.
１ リードのある半導体パッケージ １６ 従来のリードレスタイプの半導体パッケージ ２０ 本発明のリードレスタイプの半導体パッケージ １２ 半導体チップ １３ ワイヤ １４ 絶縁層 ８ 切欠き（本発明） １５ｅ 切欠き（従来） １５ｆ 切欠き ３ 内部電極 ３ｅ 内部電極 ３ｆ 内部電極 ４ プリント基板 ５ パッド ６ はんだ ７ リード DESCRIPTION OF SYMBOLS 1 Semiconductor package with lead 16 Conventional leadless type semiconductor package 20 Leadless type semiconductor package of the present invention 12 Semiconductor chip 13 Wire 14 Insulating layer 8 Notch (present invention) 15e Notch (conventional) 15f Notch 3 Internal electrode 3e Internal electrode 3f Internal electrode 4 Printed circuit board 5 Pad 6 Solder 7 Lead
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂上 幸信 尼崎市塚口本町８丁目１番１号 三菱電機 株式会社生産技術研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yukinobu Sakagami 8-1-1 Tsukaguchihonmachi, Amagasaki City Mitsubishi Electric Corporation
Claims (2)
内部電極と前記半導体チップとの間を電気接続するワイ
ヤと、これらワイヤ、内部電極、半導体チップを一体に
密封封入した絶縁層とからなる半導体パッケージであっ
て、前記の各内部電極の一部が前記絶縁層の下部におけ
る切欠き箇所で露出されているリードレスタイプの半導
体パッケージにおいて、 前記切欠きは、実装されるべきプリント基板上のパッド
の端部を受け入れることができる幅と深さを有している
ことを特徴とするリードレスタイプの半導体パッケー
ジ。1. A semiconductor chip, a plurality of internal electrodes, wires for electrically connecting each internal electrode to the semiconductor chip, and an insulating layer in which the wires, the internal electrodes, and the semiconductor chip are integrally sealed and sealed. A leadless type semiconductor package in which a part of each of the internal electrodes is exposed at a cutout portion in a lower portion of the insulating layer, wherein the cutout is on a printed circuit board to be mounted. A leadless type semiconductor package having a width and a depth capable of receiving an end portion of the pad.
内部電極と前記半導体チップとの間を電気接続するワイ
ヤと、これらワイヤ、内部電極、半導体チップを一体に
密封封入した絶縁層とからなり、この絶縁層の下部にお
いて前記の各内部電極の一部を露出するための切欠きを
有し、各切欠きが実装されるべきプリント基板上のパッ
ドの端部を受け入れることができる幅と深さを有してい
るリードレスタイプの半導体パッケージを実装する方法
において、 前記切欠きにはんだを供給した後の前記半導体パッケー
ジを前記プリント基板に配置して実装することを特徴と
するリードレスタイプの半導体パッケージを実装する方
法。2. A semiconductor chip, a plurality of internal electrodes, wires for electrically connecting each internal electrode and the semiconductor chip, and an insulating layer in which the wires, the internal electrodes, and the semiconductor chip are integrally sealed and sealed. And has a notch for exposing a part of each of the internal electrodes in the lower part of this insulating layer, and each notch has a width capable of receiving the end of the pad on the printed circuit board to be mounted. A method of mounting a leadless type semiconductor package having a depth, wherein the semiconductor package after supplying the solder to the notch is arranged and mounted on the printed board. Method for mounting semiconductor package.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13057792A JPH05326744A (en) | 1992-05-22 | 1992-05-22 | Leadless type semiconductor package and mounting thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13057792A JPH05326744A (en) | 1992-05-22 | 1992-05-22 | Leadless type semiconductor package and mounting thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326744A true JPH05326744A (en) | 1993-12-10 |
Family
ID=15037556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13057792A Pending JPH05326744A (en) | 1992-05-22 | 1992-05-22 | Leadless type semiconductor package and mounting thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326744A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737680B2 (en) | 2001-05-15 | 2004-05-18 | Sharp Kabushiki Kaisha | Method and apparatus for fabricating a photocoupler with reduced mount area |
| JP2004165305A (en) * | 2002-11-11 | 2004-06-10 | Alps Electric Co Ltd | Surface-mounted circuit module |
| JP2006185958A (en) * | 2004-12-24 | 2006-07-13 | Kyocera Corp | Storage package for electronic components and electronic device |
| WO2022172908A1 (en) * | 2021-02-15 | 2022-08-18 | 株式会社村田製作所 | All-solid-state battery, electronic device and electric vehicle |
-
1992
- 1992-05-22 JP JP13057792A patent/JPH05326744A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737680B2 (en) | 2001-05-15 | 2004-05-18 | Sharp Kabushiki Kaisha | Method and apparatus for fabricating a photocoupler with reduced mount area |
| JP2004165305A (en) * | 2002-11-11 | 2004-06-10 | Alps Electric Co Ltd | Surface-mounted circuit module |
| JP2006185958A (en) * | 2004-12-24 | 2006-07-13 | Kyocera Corp | Storage package for electronic components and electronic device |
| JP4562516B2 (en) * | 2004-12-24 | 2010-10-13 | 京セラ株式会社 | Electronic component storage package and electronic device |
| WO2022172908A1 (en) * | 2021-02-15 | 2022-08-18 | 株式会社村田製作所 | All-solid-state battery, electronic device and electric vehicle |
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