JPH05324568A - Inter-processor communication system - Google Patents

Inter-processor communication system

Info

Publication number
JPH05324568A
JPH05324568A JP12237192A JP12237192A JPH05324568A JP H05324568 A JPH05324568 A JP H05324568A JP 12237192 A JP12237192 A JP 12237192A JP 12237192 A JP12237192 A JP 12237192A JP H05324568 A JPH05324568 A JP H05324568A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
information
processor
informing
fact
transfer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP12237192A
Other languages
Japanese (ja)
Inventor
Reiko Furusawa
礼子 古澤
Original Assignee
Fujitsu Commun Syst Ltd
Fujitsu Ltd
富士通コミュニケーション・システムズ株式会社
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PURPOSE: To simplify an information transfer procedure between processors in a multi-processor system, to improve information transfer efficiency, and to reduce a load of both processors.
CONSTITUTION: This system is constituted by providing between processors 100 a common storage means 200 in which the transfer origin processor writes information 201 to be transferred and an information write informing signal 202 for informing a fact that this information is written, and due to a fact that the information write informing signal is written, the transfer destination processor detects a fact that the information addressed to its own processor is written and reads it, thereafter, writes information for showing a fact that the information is received, information for showing whether the information is in a receivable state or not thereafter, and the information write informing signal for informing a fact that the information is written, in the transfer origin processor, and a classification of information is determined by a bit position in a storage area.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、複数のプロセッサ間で各種情報を転送するマルチプロセッサシステムにおけるプロセッサ間通信方式に関する。 The present invention relates to a communication method between processors in a multiprocessor system for transferring various kinds of information among a plurality of processors.

【0002】情報処理システムの具備機能が多様化するに伴い、複数のプロセッサに機能を分散して分担させるマルチプロセッサシステムが実用されている。 [0002] comprising the functions of the information processing system with the diversified, multi-processor systems to share and distribute the functions to a plurality of processors have been put into practical. この種のマルチプロセッサシステムにおいては、各プロセッサ相互間で所要の情報を授受することが必要となる。 In this type of multiprocessor system, it is necessary to exchange the required information among the processors each other.

【0003】 [0003]

【従来の技術】図8は従来あるマルチプロセッサシステムの一例を示す図であり、図9は図8におけるプロセッサ間通信過程(初期設定)の一例を示す図であり、図10 BACKGROUND ART FIG. 8 is a diagram showing an example of a multiprocessor system with prior art, Figure 9 is a diagram showing an example of inter-processor communication process (initialization) in FIG. 8, FIG. 10
は図8におけるプロセッサ間通信過程(情報転送)の一例を示す図である。 Is a diagram showing an example of inter-processor communication process (information transfer) in FIG.

【0004】図8において、主プロセッサ(MCP)1 [0004] In FIG. 8, a main processor (MCP) 1
と従プロセッサ(SCP)2との間には、制御フィールドレジスタ(CFR)3およびデータ領域(DA)4がそれぞれ二組宛設けられている。 And between the slave processor (SCP) 2, the control field register (CFR) 3 and a data area (DA) 4 is provided addressed each two sets. なお個々の制御フィールドレジスタ(CFR)を(CFR 1 )3 1および(C Incidentally individual control field register (CFR) (CFR 1) 3 1 and (C
FR 2 )3 2と称し、また個々のデータ領域(DA)を(DA 1 )4 1および(DA 2 )4 2と称する。 FR 2) 3 2 and referred, and the individual data area (DA) (DA 1) 4 1 and (DA 2) 4 2 and referred.

【0005】制御フィールドレジスタ(CFR 1 )3 1 [0005] The control field register (CFR 1) 3 1
およびデータ領域(DA 1 )4 1は、主プロセッサ(M And the data area (DA 1) 4 1 is the main processor (M
CP)1から従プロセッサ(SCP)2に各種情報を転送する為に使用され、制御フィールドレジスタ(CFR It used from CP) 1 to transfer the various types of information to slave processor (SCP) 2, a control field register (CFR
2 )3 2およびデータ領域(DA 2 )4 2は、従プロセッサ(SCP)2から主プロセッサ(MCP)1に各種情報を転送する為に使用される。 2) 3 2 and a data area (DA 2) 4 2 is used to transfer a variety of information from the slave processor (SCP) 2 to the main processor (MCP) 1.

【0006】図8および図9において、従プロセッサ(SCP)2に電源が投入されると、主プロセッサ(M [0006] In FIGS. 8 and 9, when the power to the slave processor (SCP) 2 is turned on, the main processor (M
CP)1からステータスレジスタ使用許可通知信号st CP) 1 from the status register use permission notification signal st
1が転送されるのを待機する。 1 is waiting to be transferred.

【0007】一方主プロセッサ(MCP)1は、従プロセッサ(SCP)2と各種情報の転送を開始するに先立ち、図示されぬステータスレジスタの使用許可を従プロセッサ(SCP)2に与えることを示すステータスレジスタ使用許可通知信号st 1を、バス5 1を介して制御フィールドレジスタ(CFR 1 )3 1に書込んだ後、割込信号i 1をバス5 1を介して制御フィールドレジスタ(CFR 1 )3 1に書込む。 On the other hand the main processor (MCP) 1, prior to starting the transfer of the slave processor (SCP) 2 and various kinds of information, status indicating giving permission to use the status register, not shown in the slave processor (SCP) 2 the register usage permission notification signal st 1, the control field register via the bus 5 1 (CFR 1) 3 1 after writing in, controls the interrupt signals i 1 through the bus 5 1 field register (CFR 1) 3 written into the 1.

【0008】従プロセッサ(SCP)2は、制御フィールドレジスタ(CFR 1 )3 1に書込まれた割込信号i [0008] Slave Processor (SCP) 2, the control field register (CFR 1) 3 1 to the written interrupt signal i
1をバス5 2を介して読取ると、主プロセッサ(MC When one reads through the bus 5 2, the main processor (MC
P)1が制御フィールドレジスタ(CFR 1 )3 1に所要の情報を書込んだと判断し、制御フィールドレジスタ(CFR 1 )3 1に書込まれたステータスレジスタ使用許可通知信号st 1をバス5 2を介して読取ると、主プロセッサ(MCP)1が与えた図示されぬステータスレジスタの使用許可を受信確認したことを示すステータスレジスタ使用許可応答信号st 2を、バス5 2を介して制御フィールドレジスタ(CFR 2 )3 2に書込んだ後、割込信号i 2をバス5 2を介して制御フィールドレジスタ(CFR 2 )3 2に書込むことにより、以後主プロセッサ(MCP)1との通信を可能とする。 P) 1 is determined to writing the required information into the control field register (CFR 1) 3 1, a control field register (CFR 1) 3 status register grant notification signal st 1 written in 1 bus 5 reading through 2, a main processor (MCP) status register grant response signal st 2 showing an authorization to use the status register, not shown gave that the acknowledgment, the control field register via the bus 5 2 (CFR 2) 3 2 after writing in, by an interrupt signal i 2 written in the control field register (CFR 2) 3 2 via the bus 5 2, communication with the subsequent main processor (MCP) 1 possible to be.

【0009】主プロセッサ(MCP)1は、制御フィールドレジスタ(CFR 2 )3 2に書込まれた割込信号i [0009] main processor (MCP) 1 includes a control field register (CFR 2) 3 2 in the written interrupt signal i
2をバス5 1を介して読取ると、従プロセッサ(SC And 2 read via the bus 5 1, the slave processor (SC
P)2が制御フィールドレジスタ(CFR 2 )3 2に所要の情報を書込んだと判断し、制御フィールドレジスタ(CFR 2 )3 2に書込まれたステータスレジスタ使用許可応答信号st 2をバス5 1を介して読取った後、以後従プロセッサ(SCP)2との通信を開始する。 P) 2 is a control field register (CFR 2) 3 2 To determine the writing the required information, the control field register (CFR 2) 3 2 Status register use permission response signal st 2 written in the bus 5 after reading through one, it initiates communication with the subsequent slave processor (SCP) 2.

【0010】図8および図10において、主プロセッサ(MCP)1が従プロセッサ(SCP)2に対して所要の情報DTの転送を行う場合に、バス5 1を介して制御フィールドレジスタ(CFR 1 )3 1に書込要求信号w [0010] In FIGS. 8 and 10, the main processor (MCP) in the case of performing the transfer of the required information DT 1 is relative to the slave processor (SCP) 2, the control field register via the bus 5 1 (CFR 1) 3 1 to the write request signal w
qを書込んだ後、バス5 1を介して制御フィールドレジスタ(CFR 1 )3 1に割込信号i 1を書込む。 After writing the q, control field register via the bus 5 1 (CFR 1) 3 1 writes an interrupt signal i 1 to.

【0011】従プロセッサ(SCP)2は、制御フィールドレジスタ(CFR 1 )3 1に書込まれた割込信号i [0011] Slave Processor (SCP) 2, the control field register (CFR 1) 3 1 to the written interrupt signal i
1をバス5 2を介して読取ると、主プロセッサ(MC When one reads through the bus 5 2, the main processor (MC
P)1が制御フィールドレジスタ(CFR 1 )3 1に所要の情報を書込んだと判定し、制御フィールドレジスタ(CFR 1 )3 1に書込まれている書込要求信号wqをバス5 2を介して読取ると、主プロセッサ(MCP)1 P) 1 is judged to writing the required information into the control field register (CFR 1) 3 1, the write request signal wq being written to a control field register (CFR 1) 3 1 bus 5 2 When reading through the main processor (MCP) 1
から転送される情報を受信可能な状態にあることを確認の上、バス5 2を介して制御フィールドレジスタ(CF Confirm that the ready to receive information transferred from the control field register via the bus 5 2 (CF
2 )3 2に書込可応答信号waを書込んだ後、バス5 R 2) 3 2 after writing the write Allowed response signal wa, bus 5
2を介して制御フィールドレジスタ(CFR 2 )3 2に割込信号i 2を書込む。 Writing the control field register (CFR 2) 3 2 to the interrupt signal i 2 through 2.

【0012】主プロセッサ(MCP)1は、制御フィールドレジスタ(CFR 2 )3 2に書込まれた割込信号i [0012] main processor (MCP) 1 includes a control field register (CFR 2) 3 2 in the written interrupt signal i
2をバス5 1を介して読取ると、従プロセッサ(SC And 2 read via the bus 5 1, the slave processor (SC
P)2が制御フィールドレジスタ(CFR 2 )3 2に所要の情報を書込んだと判定し、制御フィールドレジスタ(CFR 2 )3 2に書込まれている書込可応答信号wa P) 2 is a control field register (CFR 2) 3 2 To determine the writing the required information, the control field register (CFR 2) 3 2 writable response signal written in the wa
をバス5 1を介して読取ると、従プロセッサ(SCP) When the read via the bus 5 1, the slave processor (SCP)
2が情報を受信可能な状態にあることを確認する。 2 confirms that it is in a state capable of receiving the information.

【0013】以後主プロセッサ(MCP)1は、バス5 [0013] After that main processor (MCP) 1, the bus 5
1を介してデータ領域(DA 1 )4 Data area via the 1 (DA 1) 4 1に従プロセッサ(SCP)2に転送すべき情報DTを書込んだ後、バス5 1を介してデータ領域(DA 11 )4 11に書込終了通知信号weを書込み、更にバス5 After writing the information DT to be transferred to the slave processor (SCP) 2 to 1, the data area (DA 11) through the bus 5 1 4 11 writes the write end notification signal we, the further bus 5 1を介して制御フィールドレジスタ(CFR 1 )3 1に割込信号i 1を書込む。 Writing an interrupt signal i 1 to the control field register (CFR 1) 3 1 through 1.

【0014】従プロセッサ(SCP)2は、制御フィールドレジスタ(CFR 1 )3 1に書込まれた割込信号i [0014] Slave Processor (SCP) 2, the control field register (CFR 1) 3 1 to the written interrupt signal i
1をバス5 2を介して読取ると、主プロセッサ(MC When one reads through the bus 5 2, the main processor (MC
P)1が制御フィールドレジスタ(CFR 1 )3 1に所要の情報を書込んだと判定し、制御フィールドレジスタ(CFR 1 )3 1に書込まれている書込終了通知信号w P) 1 is judged to writing the required information into the control field register (CFR 1) 3 1, the control field register (CFR 1) 3 1 write written in the end notification signal w
eをバス5 2を介して読取ると、主プロセッサ(MC When the e read via the bus 5 2, the main processor (MC
P)1が従プロセッサ(SCP)2に転送する情報をデータ領域(DA 1 )4 1に書込み終了したと判定し、データ領域(DA 1 )4 1に書込まれている情報DTをバス5 2を介して読取った後、バス5 2を介して制御フィールドレジスタ(CFR 2 )3 2に読取終了通知信号r P) 1 is determined to have write completion information to be transferred to the slave processor (SCP) 2 in the data area (DA 1) 4 1, data area (DA 1) 4 bus 5 information DT are written in the 1 after reading through 2, control field register via the bus 5 2 (CFR 2) 3 2 to read completion notification signal r
eを書込み、更にバス5 2を介して制御フィールドレジスタ(CFR writing e, further control field register via the bus 5 2 (CFR 2 )3 2に割込信号i 2を書込む。 2) 3 2 writes the interrupt signal i 2 to.

【0015】主プロセッサ(MCP)1は、制御フィールドレジスタ(CFR 2 )3 2に書込まれた割込信号i [0015] main processor (MCP) 1 includes a control field register (CFR 2) 3 2 in the written interrupt signal i
2をバス5 1を介して読取ると、従プロセッサ(SC And 2 read via the bus 5 1, the slave processor (SC
P)2が制御フィールドレジスタ(CFR 2 )3 2に所要の情報を書込んだと判定し、制御フィールドレジスタ(CFR 1 )3 2に書込まれている読取終了通知信号r P) 2 is a control field register (CFR 2) 3 2 To determine the writing the required information, the control field register (CFR 1) 3 2 the reading being written completion notification signal r
eをバス5 1を介して読取ると、従プロセッサ(SC When the e read via the bus 5 1, the slave processor (SC
P)2が情報を受信し終わったことを確認し、バス5 1 Make sure that the P) 2 has finished receiving the information, bus 5 1
を介して制御フィールドレジスタ(CFR 1 )3 1に読取終了通知受信応答信号raを書込んだ後、バス5 1を介して制御フィールドレジスタ(CFR 1 )3 1に割込信号i 1を書込む。 After writing the end notification reception response signal ra read the control field register (CFR 1) 3 1 via a write interrupt signal i 1 to the control field register (CFR 1) 3 1 through the bus 5 1 .

【0016】以上により、主プロセッサ(MCP)1から従プロセッサ(SCP)2に、所要の情報DTが転送完了する。 The [0016] above, the main processor (MCP) 1 to the slave processor (SCP) 2, the required information DT is completed transfer. 以上の過程で、書込要求信号wqを受信した従プロセッサ(SCP)2が、何等かの理由で情報DT In the above process, the slave processor (SCP) 2, which has received the write request signal wq is information DT in for any reason
を受信不能となり、書込可応答信号waの代わりに書込不可を示す応答情報を、前述と同様の手順で返送したとすると、主プロセッサ(MCP)1は、従プロセッサ(SCP)2から書込可応答信号waが返送される迄、 Becomes impossible receive, write a response information indicating the unwritable instead of writable response signal wa, assuming that returned by the procedure similar to that described above, the main processor (MCP) 1 from slave processor (SCP) 2 until write Allowed response signal wa is returned,
前述と同様の手順で、書込要求信号wqの送信を繰返す。 In the same manner as described above procedure is repeated transmission of the write request signal wq.

【0017】 [0017]

【発明が解決しようとする課題】以上の説明から明らかな如く、従来あるマルチプロセッサシステムにおいては、主プロセッサ(MCP)1が従プロセッサ(SC As is clear from INVENTION Problems to be Solved] The above description, in the multi-processor system with a conventional, main processor (MCP) 1 is subordinate processor (SC
P)2に所要の情報DTを転送する際に、先ず書込要求信号wqおよび書込可応答信号waを転送し、従プロセッサ(SCP)2が情報DTを受信可能であることを確認した後、情報DTを転送し、その後情報DTが転送されたことを確認する為に読取終了通知信号reおよひ読取終了通知受信応答信号raを互いに転送する為、その都度割込信号i When transferring the required information DT to P) 2, first forwards the write request signal wq and writable response signal wa, after confirming that the slave processor (SCP) 2 is capable of receiving information DT since information DT to the transfer, then information DT forwards together end notification reception response signal ra reading end notification signal re Oyohi read to confirm that it has been forwarded, each time an interrupt signal i 1またはi 2を転送する等、複雑な手順を必要としている為、主プロセッサ(MCP)1および従プロセッサ(SCP)2間の情報転送効率も低下し、 Etc. to transfer one or i 2, because of the need of complicated procedures, also decreases the main processor (MCP) 1 and secondary processor (SCP) information transfer efficiency between the two,
また主プロセッサ(MCP)1および従プロセッサ(S The main processor (MCP) 1 and secondary processor (S
CP)2の制御も複雑となり、各主プロセッサ(MC CP) 2 of control also becomes complicated, each of the main processor (MC
P)1および従プロセッサ(SCP)2の負荷も増大する問題があった。 P) 1 and secondary processor (SCP) 2 load was also a problem of increase.

【0018】本発明は、プロセッサ間の情報転送手順を極力単純化し、情報転送効率の向上、並びに両プロセッサの負荷軽減を図ることを目的とする。 The present invention, as much as possible simplify the information transfer procedure between processors, improved information transfer efficiency, and aims to reduce load of both processors.

【0019】 [0019]

【課題を解決するための手段】図1は本発明の原理を示す図である。 Figure 1 [Means for Solving the Problems] is a diagram showing the principle of the present invention. 図1において、100はマルチプロセッサシステムを構成する複数のプロセッサで、互いに情報2 In Figure 1, 100 is a plurality of processors constituting a multiprocessor system, each other information 2
01を転送する。 01 and transfers.

【0020】200は、本発明によりプロセッサ100 [0020] 200, the processor 100 in accordance with the present invention
間に設けられた共通記憶手段である。 It is a common storage means provided between.

【0021】 [0021]

【作用】共通記憶手段200は、転送元のプロセッサ1 [Action] common storage unit 200, the transfer source processor 1
00が転送先のプロセッサ100に対して転送すべき情報201と、情報201を書込んだことを通知する情報書込通知信号202とを書込み、転送先のプロセッサ1 00 and information 201 to be transferred to the transfer destination processor 100 writes the information write notifying signal 202 notifying that the writing the information 201, the destination processor 1
00が、情報書込通知信号202が書込まれたことにより、自プロセッサ100宛の情報201が書込まれたことを検出し、情報201を読取った後、転送元のプロセッサ100に情報201を読取り終わったことを示す情報201と、以後情報201を受信可能状態にあるか否かを示す情報201と、情報201を書込んだことを通知する情報書込通知信号202とを書込む。 00, by information writing notification signal 202 is written, detects that the information 201 of the self-processor 100 destined is written, after reading the information 201, the information 201 to the transfer source processor 100 information 201 indicating that it has finished reading, writing information 201 indicating whether the receiving state subsequent information 201, and information writing notification signal 202 to notify that the written information 201.

【0022】なお共通記憶手段200は、転送元のプロセッサ100が記憶領域内の定められた領域に1ビットから成る情報201を書込むことにより、予め定められた種別の情報201を転送先のプロセッサ100に転送することが考慮される。 [0022] Note that the common storage unit 200, by writing information 201 composed of 1 bit in the transfer source processor 100 is a defined storage area region, the processor destination information 201 of the type previously determined it is considered to be transferred to 100.

【0023】従って、各プロセッサは、互いに情報転送先のプロセッサが転送される情報を受信可能な状態にあるか否かを予め認識しており、情報を転送する度に確認する必要が無くなる為、プロセッサ間の情報転送手順が大幅に簡易化され、その結果情報転送効率も向上し、プロセッサの負荷も減少する。 [0023] Thus, each processor has recognized in advance whether or not the information transfer destination processors to each other is in a state capable of receiving the information to be transferred, every time since it is not necessary to confirm the transfer information, information transfer procedure between the processor is greatly simplified, resulting information transfer efficiency is improved, the load of the processor is also reduced.

【0024】 [0024]

【実施例】以下、本発明の一実施例を図面により説明する。 BRIEF DESCRIPTION by an embodiment of the present invention with reference to the accompanying drawings. 図2は本発明の一実施例によるマルチプロセッサシステムを示す図であり、図3は図2におけるプロセッサ間通信過程(初期設定、情報転送)の一例を示す図であり、図4は図2におけるプロセッサ間通信過程(情報転送停止)の一例を示す図であり、図5は図2におけるプロセッサ間通信過程(受信未確認)の一例を示す図であり、図6は図2におけるプロセッサ間通信過程(書込不可解除未確認)の一例を示す図であり、図7は図2におけるプロセッサ間通信過程(無通信時監視)の一例を示す図である。 Figure 2 is a diagram illustrating a multi-processor system according to an embodiment of the present invention, FIG. 3 is a diagram showing an example of inter-processor communication process (the initial setting, information transfer) in FIG. 2, in FIG. 4 FIG. 2 is a diagram showing an example of inter-processor communication process (information transfer stop), FIG. 5 is a diagram showing an example of inter-processor communication process (reception unconfirmed) in FIG. 2, FIG. 6 is an inter-processor communication process in FIG. 2 ( is a diagram showing an example of a unwritable release unconfirmed), FIG. 7 is a diagram showing an example of inter-processor communication process (non-communication time monitoring) in FIG. なお、全図を通じて同一符号は同一対象物を示す。 Note that the same reference numerals throughout the figures denote the same object.

【0025】図2においては、図1におけるプロセッサ100として主プロセッサ(MCP)1および従プロセッサ(SCP)2が示され、また図1における共通記憶手段200として共通メモリ10が設けられている。 [0025] In Figure 2, the main processor (MCP) 1 and secondary processor (SCP) 2 as a processor 100 is shown in FIG. 1, also common memory 10 is provided as a common memory unit 200 in FIG. 1.

【0026】共通メモリ10には、ステータス領域(S [0026] to the common memory 10, the status area (S
A)6(個々のステータス領域(SA)を6 1および6 A) 6 (the individual status area (SA) 6 1 and 6
2と称する、以下同様)と、割込フラグ領域(FA)7 2 and referred to, and hereinafter the same), the interrupt flag area (FA) 7
と、データ領域(DA)8とがそれぞれ二組宛設けられている。 When a data area (DA) 8 is provided addressed each two sets.

【0027】ステータス領域(SA)6 1には、それぞれ1ビットの記憶容量を有するステータス領域(S [0027] in the status area (SA) 6 1, the status area (S, each having a storage capacity of 1 bit
11 )6 11 、(SA 12 )6 12および(SA 13 )6 13が設けられ、ステータス領域(SA 11 )6 11は1ビットから成る読取要求信号rq 1の転送に、ステータス領域(S A 11) 6 11, (SA 12) 6 12 and (SA 13) 6 13 is provided, the status area (SA 11) 6 11 to transfer the read request signal rq 1 consisting of one bit, the status area (S
12 )6 12は1ビットから成る読取終了信号re 1の転送に、ステータス領域(SA 13 )6 13は1ビットから成る書込不可信号ib 1の転送に使用される。 A 12) 6 12 to the transfer of the reading end signal re 1 consisting of one bit, the status area (SA 13) 6 13 is used for transferring the write disable signal ib 1 consisting of one bit.

【0028】ステータス領域(SA)6 2にも同様に、 The status area (SA) 6 2 similarly even,
ステータス領域(SA 21 )6 21 、(SA 22 )6 22および(SA 23 )6 23が設けられている。 Status area (SA 21) 6 21, ( SA 22) 6 22 and (SA 23) 6 23 is provided. なお図3乃至図7においては、例えばステータス領域(SA)6 11の記憶内容(1ビット)を論理“1”に設定することを読取要求信号rq 1を書込むと称し、またステータス領域(S In FIG. 3 through 7, for example, the status area (SA) 6 11 stores the contents of the (1 bit) called writing read request signal rq 1 to be set to a logic "1", also the status area (S
A)6 11の記憶内容(1ビット)を論理“0”に設定することを読取要求信号rq 1を抹消すると称してΔrq A) 6 11 stores contents (1 bit) a logic "0" is referred to as a deletes the read request signal rq 1 to be set to the Δrq
1と表す。 1 to represent.

【0029】読取要求信号rq 2 、読取終了信号re 1 The read request signal rq 2, reading end signal re 1
およびre 2 、書込不可信号ib 1およびib 2に就いても同様である。 And re 2, is the same concerning the write disable signal ib 1 and ib 2. 最初に、主プロセッサ(MCP)1と従プロセッサ(SCP)2との間の初期設定および情報転送を、図2および図3を用いて説明する。 First, the initial setting and information transfer between the main processor (MCP) 1 and the slave processor (SCP) 2, will be described with reference to FIGS.

【0030】図2および図3において、主プロセッサ(MCP)1および従プロセッサ(SCP)2に電源が投入された状態で、主プロセッサ(MCP)1は、従プロセッサ(SCP)2と各種情報の転送を開始するに先立ち、バス5 1を介してステータス領域(SA 11 )6 11 [0030] In Figures 2 and 3, while the power to the main processor (MCP) 1 and secondary processor (SCP) 2 is turned on, the main processor (MCP) 1 is subordinate processor (SCP) 2 and various information prior to starting the transfer, the status area (SA 11) through the bus 5 1 6 11
に読取要求信号rq 1 (論理“1”)を書込み、またバス5 1を介してデータ領域(DA 1 )8 1に従プロセッサ(SCP)2に初期設定を要求する初期設定要求情報ISQ 1を書込んだ後、バス5 1を介して割込フラグ領域(FA 1 )7 1に割込フラグf 1 (論理“1”)を書込むと共に、読込待ちタイマT 1 (500ミリ秒)と、 Writing the read request signal rq 1 (logic "1"), the addition of the initial setting request information ISQ 1 to request initial setting in the data area (DA 1) 8 1 to the slave processor (SCP) 2 via the bus 5 1 after writing, the via bus 5 1 writes the interrupt flag f 1 (logic "1") to the interrupt flag area (FA 1) 7 1, read wait timer T 1 and (500 msec),
応答待ちタイマT 2 (可変)とを起動する。 To start a response waiting timer T 2 (variable).

【0031】従プロセッサ(SCP)2は、割込フラグ領域(FA 1 )7 1に書込まれた割込フラグf 1 (論理“1”)を、バス5 2を介して読取ると、主プロセッサ(MCP)1がステータス領域(SA 1 )6 1 、(SA The slave processor (SCP) 2, the interrupt flag area (FA 1) 7 interrupt flag f 1 written to 1 (logic "1"), when read through the bus 5 2, the main processor (MCP) 1 status area (SA 1) 6 1, ( SA
2 )6 2またはデータ領域(DA 1 )8 1に書込みを行ったと判定し、バス5 2を介してステータス領域(SA 2) 6 2 or the data area (DA 1) 8 1 in determining that has been written, the status area via the bus 5 2 (SA
11 )6 11から読取要求信号rq 1 (論理“1”)を読取り、続いてバス5 2を介してデータ領域(DA 1 )8 1 11) Reads the 6 11 read request signal from rq 1 (logic "1"), followed by the data area over the bus 5 2 (DA 1) 8 1
から初期設定要求情報ISQ 1を読取った後、ステータス領域(SA 11 )6 11に書込まれている読取要求信号r After reading the initial setting request information ISQ 1 from the status area (SA 11) 6 11 reading written in the request signal r
1をバス5 2を介して抹消し(論理“0”)(Δrq a q 1 and deleted via the bus 5 2 (logic "0") (Δrq
1 )、またバス5 2を介してステータス領域(SA 12 1), also the status area via the bus 5 2 (SA 12)
12に、主プロセッサ(MCP)1が書込んだ読取要求信号rq 6 12, the main processor (MCP) 1 is read written request signal rq 1および初期設定要求情報ISQ 1を読取り終わったことを示す読取終了信号re 1 (論理“1”)を書込んだ後、バス5 2を介して割込フラグ領域(F 1 and the initial setting request information ISQ reading indicates that finished reading one termination signal re 1 (logic "1") after writing the interrupt flag region through the bus 5 2 (F
2 )7 2に割込フラグf 2 (論理“1”)を書込むと共に、従プロセッサ(SCP)2内の初期設定処理を実行する。 A 2) 7 with writing interrupt flag f 2 (logic "1") to 2 executes an initial setting process of the slave processor (SCP) 2.

【0032】一方主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf On the other hand the main processor (MCP) 1, the interrupt flag area (FA 2) 7 2 to the written interrupt flag f
2 (論理“1”)を、バス5 1を介して読取ると、従プロセッサ(SCP)2がステータス領域(SA 1 2 (logic "1"), when read through the bus 5 1, slave processor (SCP) 2 status area (SA 1)
1 、(SA 2 )6 2またはデータ領域(DA 2 )8 2 6 1, (SA 2) 6 2 or the data area (DA 2) 8 2
に書込みを行ったと判定し、バス5 1を介してステータス領域(SA 11 )6 11から抹消済の読取要求信号Δrq Determines that writing to the status area (SA 11) through the bus 5 1 6 11 from peripheral already read request signal Δrq
1 (論理“0”)を読取り、続いてバス5 1を介してステータス領域(SA 12 )6 12から読取終了信号re 1を読取ると、従プロセッサ(SCP)2が、主プロセッサ(MCP)1から転送した初期設定要求情報ISQ 1を読取り終わったと判定し、読込待ちタイマT 1を停止させる。 1 reads (logical "0"), followed by the reading reading end signal re 1 from the status area (SA 12) 6 12 via a bus 5 1, slave processor (SCP) 2 is the main processor (MCP) 1 It determines that finished reading the initial setting request information ISQ 1 transferred from, stops the read wait timer T 1.

【0033】一方従プロセッサ(SCP)2は、受信した初期設定要求情報ISQ 1に基づく初期設定処理を完了すると、バス5 2を介してステータス領域(SA 21 On the other hand the slave processor (SCP) 2 completes the initial setting process based on the initial setting request information ISQ 1 received, the status area (SA 21) through the bus 5 2
21に読取要求信号rq 2 (論理“1”)を書込み、またバス5 2を介してデータ領域(DA 2 )8 2に初期設定要求情報ISQ 1に基づく初期設定を完了したことを通知する初期化完了通知情報ISE 2を書込んだ後、バス5 2を介して割込フラグ領域(FA 2 )7 2に割込フラグf 2 (論理“1”)を書込むと共に、読込待ちタイマT 1 (500ミリ秒)を起動する。 Writing 6 21 to the read request signal rq 2 (logic "1"), also notifies the completion of the initial setting based on the data area (DA 2) 8 2 Initial setup request information ISQ 1 to via the bus 5 2 after writing the initialization completion notification information ISE 2, interrupt flag area (FA 2) via the bus 5 2 7 with writing interrupt flag f 2 (logic "1") 2, read wait timer T 1 (500 milliseconds) to start.

【0034】主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf 2 (論理“1”)を、バス5 1を介して読取ると、従プロセッサ(SCP)2がステータス領域(SA 2 )6 2 、(SA The main processor (MCP) 1, the interrupt flag area (FA 2) 7 2 to the written interrupt flag f 2 (logical "1"), when read through the bus 5 1, slave processor (SCP) 2 status area (SA 2) 6 2, ( SA
1 )6 1またはデータ領域(DA 2 )8 2に書込みを行ったと判定し、バス5 1を介してステータス領域(SA 1) 6 1 or data area (DA 2) 8 2 in determining that has been written, the status area via a bus 5 1 (SA
21 )6 21から読取要求信号rq 2 (論理“1”)を読取り、続いてバス5 1を介してデータ領域(DA 2 )8 2 21) 6 reads the 21 read request signal rq 2 (logic "1"), followed the data area over the bus 5 1 (DA 2) 8 2
から初期化完了通知情報ISE 2を読取った後、ステータス領域(SA 21 )6 21に書込まれている読取要求信号rq 2をバス5 After reading the initialization completion notification information ISE 2 from a bus a read request signal rq 2 being written in the status area (SA 21) 6 21 5 1を介して抹消し(論理“0”)(Δr And deleted via a 1 (logic "0") (Δr
2 )、またバス5 1を介してステータス領域(S q 2), also the status area via a bus 5 1 (S
22 )6 22に、従プロセッサ(SCP)2が書込んだ読取要求信号rq 2および初期化完了通知情報ISE 2を読取り終わったことを示す読取終了信号re 2 (論理“1”)を書込んだ後、バス5 1を介して割込フラグ領域(FA A 22) 6 22, writing the slave processor (SCP) 2 is read written request signal rq 2 and initialization completion notification information ISE reading indicates that it has finished reading the 2 end signal re 2 (logic "1") after crowded, interrupt flag area (FA via the bus 5 1 1 )7 1に割込フラグf 1 (論理“1”)を書込むと共に、応答待ちタイマT 2を停止させる。 1) 7 interrupt flag f 1 (logical "1") with written into 1 stops the response wait timer T 2.

【0035】一方従プロセッサ(SCP)2は、割込フラグ領域(FA 1 )7 1に書込まれた割込フラグf On the other hand the slave processor (SCP) 2, the interrupt flag area (FA 1) 7 1 to the written interrupt flag f
1 (論理“1”)を、バス5 2を介して読取ると、主プロセッサ(MCP)1がステータス領域(SA 1 1 (logic "1"), when read through the bus 5 2, the main processor (MCP) 1 status area (SA 1)
1 、(SA 2 )6 2またはデータ領域(DA 1 )8 1 6 1, (SA 2) 6 2 or the data area (DA 1) 8 1
に書込みを行ったと判定し、バス5 2を介してステータス領域(SA 21 )6 21から抹消済の読取要求信号Δrq To determining that has been written, the bus 5 2 status area (SA 21) via a 6 21 from the peripheral already read request signal Δrq
2 (論理“0”)を読取り、続いてバス5 2を介してステータス領域(SA 22 )6 22から読取終了信号re 2を読取ると、主プロセッサ(MCP)1が、従プロセッサ(SCP)2から転送した初期化完了通知情報ISE 2 2 reads (logical "0"), followed by the reading completion signal re 2 read from the status area (SA 22) 6 22 via a bus 5 2, the main processor (MCP) 1 is, slave processor (SCP) 2 initialization was transferred from the completion notification information ISE 2
を読取り終わったと判定し、読込待ちタイマT 1を停止させる。 It determines that finished reading and stops the read wait timer T 1.

【0036】以上により主プロセッサ(MCP)1と従プロセッサ(SCP)2とは情報DTの転送が可能となる。 [0036] it is possible to transfer information DT from the main processor (MCP) 1 and the slave processor (SCP) 2 as described above. なお情報DTの転送過程は、前述の初期設定過程において、主プロセッサ(MCP)1が初期設定要求情報ISQ 1の代わりに情報DT 1をデータ領域(DA)8 Note information DT transfer process of, in the initial setting process described above, the main processor (MCP) 1 is instead information DT 1 data area of the initial setting request information ISQ 1 (DA) 8
1に書込み、また従プロセッサ(SCP)2が初期化完了通知情報ISE 2の代わりに情報DT 2をデータ領域(DA 2 )8 2に書込むことにより、図3に示される過程で実行される為、説明を省略する。 Write 1 and by slave processor (SCP) 2 is writing information DT 2 in place of the initialization completion notification information ISE 2 in the data area (DA 2) 8 2, it is executed in the process shown in FIG. 3 Therefore, the description thereof is omitted.

【0037】次に、主プロセッサ(MCP)1と従プロセッサ(SCP)2との間の情報転送停止を、図2および図4を用いて説明する。 Next, the information transfer stop between the main processor (MCP) 1 and the slave processor (SCP) 2, will be described with reference to FIGS. 2 and 4. 図2および図4において、従プロセッサ(SCP)2に情報DT 1の転送を希望する主プロセッサ(MCP)1は、図3に示される過程により、ステータス領域(SA 11 )6 11に読取要求信号rq 2 and 4, the main processor (MCP) 1 wishing to transfer information DT 1 to the slave processor (SCP) 2 is by a process shown in FIG. 3, the status area (SA 11) 6 11 to the read request signal rq
1 (論理“1”)を書込み、またデータ領域(DA 1 1 write (logical "1"), and the data area (DA 1)
1に情報DT 1を書込んだ後、割込フラグ領域(FA 8 1 after writing the information DT 1, interrupt flag area (FA
1 )7 1に割込フラグf 1 (論理“1”)を書込むと共に、読込待ちタイマT 1 (500ミリ秒)と、応答待ちタイマT 2 (可変)とを起動する。 1) 7 interrupt flag f 1 (logical "1") with written into 1 starts reading wait timer T 1 and (500 ms), the response waiting timer T 2 and (variable).

【0038】従プロセッサ(SCP)2は、割込フラグ領域(FA 1 )7 1に書込まれた割込フラグf 1 (論理“1”)を読取ると、ステータス領域(SA 11 )6 11から読取要求信号rq 1 (論理“1”)を読取り、続いてデータ領域(DA 1 )8 1から情報DT 1を読取り、図示されぬ受信バッファに情報DT 1を書込んだ結果、最早や情報DT 1を書込み可能な空き領域が前記受信バッファに存在いないことを認識すると、ステータス領域(SA 11 )6 11に書込まれている読取要求信号rq 1を抹消し(論理“0”)(Δrq 1 )、またステータス領域(SA 12 )6 12に読取終了信号re 1 (論理“1”) The slave processor (SCP) 2, when reading the interrupt flag area (FA 1) 7 interrupt flag f 1 written to 1 (logic "1"), from the status area (SA 11) 6 11 read request signal rq reads 1 (logical "1"), followed by reading the information DT 1 from the data area (DA 1) 8 1, the result of writing the information DT 1 to unexpected shown receiving buffer, longer or information DT When one of writable free area recognizes that no existing in the reception buffer, and deletes the read request signal rq 1 that has been written in the status area (SA 11) 6 11 (logic "0") (Δrq 1 ), also the status area (SA 12) 6 12 to read termination signal re 1 (logic "1")
を書込むと共に、更にステータス領域(SA 13 )6 With writing, further status area (SA 13) 6
13に、主プロセッサ(MCP)1に対して、以後情報D 13, the main processor (MCP) 1, hereafter information D
1の転送を禁止する書込不可信号ib 1 (論理“1”)を書込んだ後、割込フラグ領域(FA After writing the write disable signal ib 1 (logic "1") to inhibit the transfer of T 1, the interrupt flag area (FA 2 )7 2 2) 7 2
に割込フラグf 2 (論理“1”)を書込む。 Writes the interrupt flag f 2 (logic "1").

【0039】一方主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf On the other hand the main processor (MCP) 1, the interrupt flag area (FA 2) 7 2 to the written interrupt flag f
2 (論理“1”)を読取ると、ステータス領域(S Reading 2 (logic "1"), the status area (S
11 )6 11から抹消済の読取要求信号Δrq 1 (論理“0”)を読取り、ステータス領域(SA 12 )6 12から読取終了信号re 1を読取ると、従プロセッサ(SC A 11) Reads the 6 11 read request signal cancellation already from delta RQ 1 (logic "0"), when reading the reading end signal re 1 from the status area (SA 12) 6 12, slave processor (SC
P)2が、主プロセッサ(MCP)1から転送した情報DT 1を読取り終わったと判定し、読込待ちタイマT 1 P) 2 is determined to have finished reading the information DT 1 transferred from the main processor (MCP) 1, read wait timer T 1
を停止させるが、更にステータス領域(SA 13 )6 13から書込不可信号ib 1を読取ると、従プロセッサ(SC The While stopping, further reading the write disable signal ib 1 from the status area (SA 13) 6 13, slave processor (SC
P)2が以後の情報DT 1の受信を禁止していると判定し、図示されぬ書込不可フラグを設定すると共に、書込不可解除待ちタイマT 3 (例えば3.5秒)を起動する。 It determines that P) 2 prohibits the subsequently received information DT 1, starts with setting the unexpected shown unwritable flag, unwritable release wait timer T 3 (e.g., 3.5 seconds) .

【0040】以後主プロセッサ(MCP)1は、従プロセッサ(SCP)2に対して情報DT 1の転送希望が発生しても、前記書込不可フラグが設定されている間は、 [0040] Thereafter the main processor (MCP) 1 can be transferred desired information DT 1 with respect to the slave processor (SCP) 2 is generated while the write disable flag is set,
読取要求信号rq 1 、情報DT 1および割込フラグf 1 Read request signal rq 1, information DT 1 and interrupt flag f 1
の書込みは実行しない。 Is the writing does not run.

【0041】一方従プロセッサ(SCP)2は、受信した情報DT 1に対する所定の処理を実行し、実行完了を示す情報DT 2を、図4には図示されぬが図3に示すと同様の過程で主プロセッサ(MCP)1に返送した結果、以後受信する情報DT 1を書込み可能な空き領域が前記受信バッファに生じたことを認識すると、ステータス領域(SA 13 )6 13に書込み済の書込不可信号ib 1 On the other hand the slave processor (SCP) 2 performs predetermined processing with respect to information DT 1 to the received information DT 2 indicating the execution completion, but unexpected is illustrated in Figure 4 a similar process to that shown in FIG. 3 in the main processor (MCP) results returned to 1, when the information DT 1 for subsequently received writable free space recognizes that occurred in the receive buffer, the status area (SA 13) 6 13 to the written write No signal ib 1
(論理“1”)を抹消した後(即ち抹消済の書込不可信号Δib 1 (論理“0”)を書込んだ後)、割込フラグ領域(FA 2 )7 2に割込フラグf 2 (論理“1”)を書込む。 (Logical "1") was deleted (i.e. deletion already write disable signal .delta.Ib 1 (logic "0") after writing a), interrupt flag area (FA 2) 7 2 to the interrupt flag f 2 written (logical "1").

【0042】主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf 2 (論理“1”)を読取ると、ステータス領域(SA 13 )6 13から抹消済の書込不可信号Δib 2 (論理“0”)を読取り、従プロセッサ(SCP)2が情報DT 1の受信禁止を解除したと判定し、前記書込不可フラグを設定解除すると共に、書込不可解除待ちタイマT 3 (例えば3.5 The main processor (MCP) 1, when reading the interrupt flag area (FA 2) 7 2 written in the interrupt flag f 2 (logic "1"), from the status area (SA 13) 6 13 reads the deletion completion of the write disable signal .delta.Ib 2 (logic "0"), the slave processor (SCP) 2 is determined to have canceled the reception prohibition information DT 1, unset the write disable flag, calligraphy write not release wait timer T 3 (for example 3.5
秒)を停止させる。 Second) to stop.

【0043】以後主プロセッサ(MCP)1は、従プロセッサ(SCP)2に対する情報DT 1の転送希望が発生すると、図3に示される過程で情報DT 1を従プロセッサ(SCP)2に転送する。 [0043] Thereafter the main processor (MCP) 1, when the transfer desired information DT 1 for slave processor (SCP) 2 occurs, transferring process information DT 1 to the slave processor (SCP) 2 in shown in FIG.

【0044】次に、主プロセッサ(MCP)1における従プロセッサ(SCP)2の受信未確認を、図2および図5を用いて説明する。 Next, the main processor (MCP) unconfirmed reception of the slave processor (SCP) 2 in 1, will be described with reference to FIGS. 2 and 5. 図2および図5において、従プロセッサ(SCP)2に情報DT 1の転送を希望する主プロセッサ(MCP)1は、図3に示される過程により、ステータス領域(SA 11 )6 11に読取要求信号rq 2 and 5, the main processor (MCP) 1 wishing to transfer information DT 1 to the slave processor (SCP) 2 is by a process shown in FIG. 3, the status area (SA 11) 6 11 to the read request signal rq
1 (論理“1”)を書込み、またデータ領域(DA 1 1 write (logical "1"), and the data area (DA 1)
1に情報DT 1を書込んだ後、割込フラグ領域(FA 8 1 after writing the information DT 1, interrupt flag area (FA
1 )7 1に割込フラグf 1 (論理“1”)を書込むと共に、読込待ちタイマT 1 (500ミリ秒)と、応答待ちタイマT 2 (可変)とを起動する。 1) 7 interrupt flag f 1 (logical "1") with written into 1 starts reading wait timer T 1 and (500 ms), the response waiting timer T 2 and (variable).

【0045】従プロセッサ(SCP)2は、図3に示される過程によれば、割込フラグ領域(FA 1 )7 1に書込まれた割込フラグf 1 (論理“1”)を読取ると、ステータス領域(SA 11 )6 11から読取要求信号rq The slave processor (SCP) 2, according to the process shown in FIG. 3, when reading the interrupt flag area (FA 1) 7 interrupt flag f 1 written to 1 (logic "1") , the request signal rq read from the status area (SA 11) 6 11
1 (論理“1”)を読取り、続いてデータ領域(D Reading 1 (logic "1"), followed by the data area (D
1 )8 1から情報DT 1を読取った後、ステータス領域(SA 11 )6 11に書込まれている読取要求信号rq 1 A 1) 8 1 After reading the information DT 1 from the status area (SA 11) 6 11 to read being written request signal rq 1
を抹消し(論理“0”)(Δrq 1 )、またステータス領域(SA 12 )6 12に読取終了信号re 1 (論理“1”)を書込んだ後、割込フラグ領域(FA 2 )7 2 Cancel the (logic "0") (delta RQ 1), also after writing the completion signal re 1 read in the status area (SA 12) 6 12 (logic "1"), the interrupt flag area (FA 2) 7 2
に割込フラグf 2 (論理“1”)を書込み、主プロセッサ(MCP)1が割込フラグ領域(FA)7 1に書込まれた割込フラグf 2を読取る筈であるが、何等かの理由で、読込待ちタイマT 1が500ミリ秒の経過を検出する迄に、主プロセッサ(MCP)1が割込フラグf 2を読取れなかったとすると、主プロセッサ(MCP)1は従プロセッサ(SCP)2に異常が発生したと判定し、 To write the interrupt flag f 2 (logic "1"), but the main processor (MCP) 1 is should read the interrupt flag f 2 that is written to the interrupt flag area (FA) 7 1, several such in reason, the read wait timer T 1 is until detecting the elapse of 500 ms, a main processor (MCP) 1 is not read the interrupt flag f 2, the main processor (MCP) 1 is subordinate processor ( it is determined that an abnormality has occurred in the SCP) 2,
共通メモリ10の全記憶領域を初期設定した後、図3に示される過程に基づき、主プロセッサ(MCP)1と従プロセッサ(SCP)2との間の初期設定を実行する。 After the entire storage area of ​​the common memory 10 and the initial setting, based on the process shown in FIG. 3, to perform the initial setting between the main processor (MCP) 1 and the slave processor (SCP) 2.

【0046】次に、主プロセッサ(MCP)1における従プロセッサ(SCP)2の書込不可解除未確認を、図2および図6を用いて説明する。 Next, the main processor (MCP) sub processors in 1 (SCP) 2 of unwritable release unconfirmed, will be described with reference to FIGS. 2 and 6. 図2および図6において、従プロセッサ(SCP)2に情報DT 1の転送を希望する主プロセッサ(MCP)1は、図3に示される過程により、ステータス領域(SA 11 )6 11に読取要求信号rq 1 (論理“1”)を書込み、またデータ領域(D 2 and 6, the main processor (MCP) 1 wishing to transfer information DT 1 to the slave processor (SCP) 2 is by a process shown in FIG. 3, the status area (SA 11) 6 11 to the read request signal rq 1 write (logical "1"), and the data area (D
1 )8 1に情報DT 1を書込んだ後、割込フラグ領域(FA 1 )7 1に割込フラグf 1 (論理“1”)を書込むと共に、読込待ちタイマT 1 (500ミリ秒)と、応答待ちタイマT 2 (可変)とを起動する。 A 1) 8 1 After writing the information DT 1, the interrupt flag area (FA 1) 7 1 with writing interrupt flag f 1 (logic "1"), read wait timer T 1 (500 millimeter a second), the response waiting timer T 2 and (variable) starts.

【0047】従プロセッサ(SCP)2は、割込フラグ領域(FA 1 )7 1に書込まれた割込フラグf 1 (論理“1”)を読取ると、ステータス領域(SA 11 )6 11から読取要求信号rq 1 (論理“1”)を読取り、続いてデータ領域(DA 1 )8 1から情報DT 1を読取り、図示されぬ受信バッファに情報DT 1を書込んだ結果、最早や情報DT 1を書込み可能な空き領域が前記受信バッファに存在いないことを認識すると、図4におけると同様に、ステータス領域(SA 11 )6 11に書込まれている読取要求信号rq 1を抹消し(論理“0”)(Δr The slave processor (SCP) 2, when reading the interrupt flag area (FA 1) 7 interrupt flag f 1 written to 1 (logic "1"), from the status area (SA 11) 6 11 read request signal rq reads 1 (logical "1"), followed by reading the information DT 1 from the data area (DA 1) 8 1, the result of writing the information DT 1 to unexpected shown receiving buffer, longer or information DT When one of writable free area to recognize that no present in the receive buffer, as in the Figure 4, cancel the read request signal rq 1 that has been written in the status area (SA 11) 6 11 (logical "0") (Δr
1 )、またステータス領域(SA)6 12に読取終了信号re 1 (論理“1”)を書込むと共に、更にステータス領域(SA 13 )6 13に書込不可信号ib 1 (論理“1”)を書込んだ後、割込フラグ領域(FA 2 )7 2 q 1), also end signal re 1 (logic "1" read in the status area (SA) 6 12) with writing, further status area (SA 13) 6 13 unwritable signal ib 1 (logic "1" ) after writing the, interrupt flag area (FA 2) 7 2
に割込フラグf 2 (論理“1”)を書込む。 Writes the interrupt flag f 2 (logic "1").

【0048】主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf 2 (論理“1”)を読取ると、ステータス領域(SA 11 )6 11から抹消済の読取要求信号Δrq 1 (論理“0”)を読取り、ステータス領域(SA 12 )6 12から読取終了信号r The main processor (MCP) 1, when reading the interrupt flag area (FA 2) 7 2 to the written interrupt flag f 2 (logic "1"), from the status area (SA 11) 6 11 It reads the erasure completion of the read request signal delta RQ 1 (logic "0"), end signal r read from the status area (SA 12) 6 12
1を読取ると、読込待ちタイマT 1を停止させるが、 Reading e 1, but stops the read wait timer T 1,
更にステータス領域(SA 13 )6 13から書込不可信号i Further unwritable signal i from the status area (SA 13) 6 13
1を読取ると、図示されぬ書込不可フラグを設定すると共に、書込不可解除待ちタイマT 3 (例えば3.5 Reading b 1, and sets the unexpected shown unwritable flag, unwritable release wait timer T 3 (e.g., 3.5
秒)を起動する。 To start the second).

【0049】以後主プロセッサ(MCP)1は、従プロセッサ(SCP)2に対して情報DT 1の転送希望が発生しても、前記書込不可フラグが設定されている間は、 [0049] Thereafter the main processor (MCP) 1 can be transferred desired information DT 1 with respect to the slave processor (SCP) 2 is generated while the write disable flag is set,
読取要求信号rq 1 、情報DT 1および割込フラグf 1 Read request signal rq 1, information DT 1 and interrupt flag f 1
の書込みは実行しない。 Is the writing does not run.

【0050】かかる状態で、何等かの理由で、書込不可解除待ちタイマT 3が3.5秒の経過を検出する迄、主プロセッサ(MCP)1が書込不可信号ib 1の抹消を読取れなかったとすると、主プロセッサ(MCP)1は従プロセッサ(SCP)2に異常が発生したと判定し、 [0050] In this state, in for any reason, until the writing not release wait timer T 3 to detect the passage of 3.5 seconds, the main processor (MCP) 1 is read the cancellation of write disable signal ib 1 When not taken, the main processor (MCP) 1 is determined as abnormal to the slave processor (SCP) 2 occurs,
共通メモリ10の全記憶領域を初期設定した後、図3に示される過程に基づき、主プロセッサ(MCP)1と従プロセッサ(SCP)2との間の初期設定を実行する。 After the entire storage area of ​​the common memory 10 and the initial setting, based on the process shown in FIG. 3, to perform the initial setting between the main processor (MCP) 1 and the slave processor (SCP) 2.

【0051】なお、主プロセッサ(MCP)1が情報D [0051] It should be noted that the main processor (MCP) 1 is information D
1を従プロセッサ(SCP)2に転送した場合に起動した応答待ちタイマT 2がタイムアウトした場合には、 If the response waiting timer T 2 that is activated when you transfer T 1 to the slave processor (SCP) 2 times out,
情報DT 1およびDT 2の転送が主プロセッサ(MC The main processor transfers information DT 1 and DT 2 (MC
P)1と従プロセッサ(SCP)2との間で閉じている場合には、読込待ちタイマT 1がタイムアウトした場合と同様に、共通メモリ10の全記憶領域を初期設定した後、主プロセッサ(MCP)1と従プロセッサ(SC When closed between P) 1 and the slave processor (SCP) 2, as in the case of read wait timer T 1 is timed out, after initializing the entire storage area of the common memory 10, a main processor ( MCP) 1 and the slave processor (SC
P)2との間の初期設定を実行するが、情報DT 1およびDT 2の転送が主プロセッサ(MCP)1と従プロセッサ(SCP)2との間で閉じていない場合には、従来と同様に要求の再送または要求の破棄等を、必要に応じて実行する。 While executing the initial setting between P) 2, if the forwarding information DT 1 and DT 2 is not closed between the main processor (MCP) 1 and the slave processor (SCP) 2, similarly to the conventional discarding such request retransmission or request, it executes necessary.

【0052】次に、主プロセッサ(MCP)1と従プロセッサ(SCP)2との間に転送すべき情報が存在しない無通信時における監視を、図2および図7を用いて説明する。 Next, the monitoring in the non-communication time there is no information to be transferred between the main processor (MCP) 1 and the slave processor (SCP) 2, will be described with reference to FIGS. 2 and 7.

【0053】図2および図7において、主プロセッサ(MCP)1が従プロセッサ(SCP)2に対して転送すべき情報DT 1が存在しない状態で、主プロセッサ(MCP)1内の図示されぬ定期タイマがタイムアウトすると、主プロセッサ(MCP)1は、ステータス領域(SA 11 )6 11に読取要求信号rq 1 (論理“1”)を書込み、またデータ領域(DA 1 )8 1に従プロセッサ(SCP)2の動作状態の監視を要求する為の状態監視要求情報HC 1を書込んだ後、割込フラグ領域(F [0053] In FIGS. 2 and 7, unexpected main processor (MCP) 1 is in the absence of information DT 1 to be transferred to the slave processor (SCP) 2, is shown in the main processor (MCP) 1 Regular When the timer times out, the main processor (MCP) 1, the status area (SA 11) 6 11 to the read request signal rq 1 write (logical "1"), and the data area (DA 1) 8 1 to the slave processor (SCP ) after writing the state monitoring request information HC 1 for requesting monitoring of 2 operating states, the interrupt flag area (F
1 )7 1に割込フラグf 1 (論理“1”)を書込むと共に、読込待ちタイマT A 1) 7 interrupt flag f 1 (logical "1") with written into 1, read wait timer T 1 (500ミリ秒)と、応答待ちタイマT 2 (可変)とを起動する。 1 (500 ms), and starts a response waiting timer T 2 (variable).

【0054】従プロセッサ(SCP)2は、割込フラグ領域(FA 1 )7 1に書込まれた割込フラグf 1 (論理“1”)を読取ると、ステータス領域(SA 11 )6 11から読取要求信号rq 1 (論理“1”)を読取り、続いてデータ領域(DA 1 )8 1から状態監視要求情報HC 1 [0054] Slave Processor (SCP) 2, when reading the interrupt flag area (FA 1) 7 interrupt flag f 1 written to 1 (logic "1"), from the status area (SA 11) 6 11 read the read request signal rq 1 (logic "1"), followed by the data area (DA 1) 8 1 from the state monitoring request information HC 1
を読取った後、ステータス領域(SA 11 )6 11に書込まれている読取要求信号rq 1を抹消し(論理“0”) After reading the, cancel the read request signal rq 1 that has been written in the status area (SA 11) 6 11 (logic "0")
(Δrq 1 )、またステータス領域(SA)6 12に読取終了信号re 1 (論理“1”)を書込んだ後、割込フラグ領域(FA 2 )7 2に割込フラグf 2 (論理“1”) (Delta RQ 1), also after writing the completion signal re 1 read in the status area (SA) 6 12 (logic "1"), the interrupt flag area (FA 2) 7 2 to the interrupt flag f 2 (logic " 1 ")
を書込むと共に、従プロセッサ(SCP)2内の動作状態の監視処理を実行する。 With writing, it executes the monitoring process of the operational state of the slave processor (SCP) 2.

【0055】一方主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf On the other hand the main processor (MCP) 1, the interrupt flag area (FA 2) 7 2 to the written interrupt flag f
2 (論理“1”)を読取ると、ステータス領域(S Reading 2 (logic "1"), the status area (S
11 )6 11から抹消済の読取要求信号Δrq 1 (論理“0”)を読取り、続いてステータス領域(SA 12 )6 A 11) from 6 11 reads the peripheral already read request signal delta RQ 1 (logic "0"), followed by the status area (SA 12) 6
12から読取終了信号re 1を読取ると、読込待ちタイマT 1を停止させる。 When reading the read end signal re 1 to 12, and stops the read wait timer T 1.

【0056】一方従プロセッサ(SCP)2は、受信した状態監視要求情報HC 1に基づく動作状態の監視処理を完了すると、ステータス領域(SA 21 )6 21に読取要求信号rq 2 (論理“1”)を書込み、またデータ領域(DA)8 2に状態監視要求情報HC 1に基づく動作状態監視結果を報告する監視状態通知情報HA 2を書込んだ後、割込フラグ領域(FA 2 )7 2に割込フラグf 2 Meanwhile the slave processor (SCP) 2 completes the monitoring process of the operation state based on the state monitoring request information HC 1 received, the status area (SA 21) 6 21 to the read request signal rq 2 (logic "1" ) writes, also after writing the monitoring mode notification information HA 2 report data area (DA) 8 2 operating state monitoring result based on the state monitoring request information HC 1, the interrupt flag area (FA 2) 7 2 interrupt flag f 2 to
(論理“1”)を書込む。 Written (logical "1").

【0057】主プロセッサ(MCP)1は、割込フラグ領域(FA 2 )7 2に書込まれた割込フラグf 2 (論理“1”)を読取ると、ステータス領域(SA 21 )6 21から読取要求信号rq 2 (論理“1”)を読取り、続いてデータ領域(DA 2 )8 2から監視状態通知情報HA 2 [0057] main processor (MCP) 1, when reading the interrupt flag area (FA 2) 7 2 to the written interrupt flag f 2 (logic "1"), from the status area (SA 21) 6 21 read request signal rq reads 2 (logical "1"), followed by the data area (DA 2) 8 2 from the monitoring mode notification information HA 2
を読取り、従プロセッサ(SCP)2の動作状態が正常であることを確認すると、ステータス領域(SA 21 )6 Reading, when the slave processor (SCP) 2 operating state is checked to ensure that it is normal, the status area (SA 21) 6
21に書込まれている読取要求信号rq 2を抹消し(論理“0”)(Δrq 2 )、またステータス領域(SA 22 Cancel the read request signal rq 2 being written to 21 (logic "0") (Δrq 2) , also the status area (SA 22)
22に読取終了信号re 2 (論理“1”)を書込んだ後、割込フラグ領域(FA 1 )7 1に割込フラグf 6 22 to the reading end signal re 2 (logic "1") after writing the interrupt flag area (FA 1) 7 1 to the interrupt flag f
1 (論理“1”)を書込むと共に、応答待ちタイマT 2 1 with writing (logic "1"), the response wait timer T 2
を停止させ、更に前記定期タイマを起動する。 It was stopped and further activates the periodic timer. 以上の説明から明らかな如く、本実施例によれば、主プロセッサ(MCP)1は従プロセッサ(SCP)2に転送すべき初期設定要求情報ISQ 1或いは情報DT 1をデータ領域(DA)8 1に書込むと共に、読取要求信号rq 1をステータス領域(SA 11 )6 11に書込んた後、割込フラグf 1を割込フラグ領域(FA)7 1に書込んで従プロセッサ(SCP)2に読取りを要求し、また従プロセッサ(SCP)2は、ステータス領域(SA 11 )6 11内の読取要求信号rq 1を抹消し(Δrq 1 )、またステータス領域(SA 12 )6 12に読取終了信号re 1を書込むと共に、従プロセッサ(SCP)2が後続の情報DT 1 As apparent from the above description, according to this embodiment, the main processor (MCP) 1 is subordinate processor (SCP) 2 initialization to be transferred to the request information ISQ 1 or information DT 1 data area (DA) 8 1 with written into the read request signal rq 1 status area (SA 11) 6 11 after written to the interrupt flag area the interrupt flag f 1 (FA) 7 write crowded in accordance processor 1 (SCP) 2 requesting reading and slave processor (SCP) 2 that it deletes the read request signal rq 1 in the status area (SA 11) 6 in 11 (Δrq 1), also terminates the reading in the status area (SA 12) 6 12 a signal re 1 with writing, slave processor (SCP) 2 is the subsequent information DT 1
の受信可否を示す書込不可信号ib 1をステータス領域(SA 13 )6 13に書込んだ後、割込フラグf 2を割込フラグ領域(FA)7 2に書込んで主プロセッサ(MC In the status area (SA 13) the write disable signal ib 1 showing the receivability 6 13 After writing, the write the interrupt flag f 2 to the interrupt flag area (FA) 7 2 main processor (MC
P)1に読取り結果の通知と共に、従プロセッサ(SC P) along with the reading of the result notification to 1, the slave processor (SC
P)2の情報DT 1の受信可否状態も通知している為、 P) also received whether or not the state of the second information DT 1 because of the notification,
主プロセッサ(MCP)1から情報DT 1を転送する際に、従プロセッサ(SCP)2の情報DT 1の受信可否を問合わせる手順が不要となり、直ちに情報DT 1の転送を実行可能となり、図10に示される従来あるプロセッサ間通信過程に比し、書込要求信号wq、書込可応答信号waおよび読取終了通知受信応答信号raの転送過程を省略可能となり、プロセッサ間通信過程が大幅に簡易化される。 The main processor (MCP) 1 to transfer information DT 1, the procedure to query the receivability of the slave processor (SCP) 2 information DT 1 is unnecessary, it can execute immediately the information DT 1 transfer, FIG. 10 compared with the conventional one processor communication process shown in, write request signal wq, writable response signal wa and read end notification reception response signal ra optional and becomes a transfer process of inter-processor communication process greatly simplifies It is.

【0058】なお、図2乃至図7はあく迄本発明の一実施例に過ぎず、例えば共通記憶手段200は図示される共通メモリ10に限定されることは無く、他に幾多の変形が考慮されるが、何れの場合にも本発明の効果は変わらない。 [0058] Note that only one example of the present invention up to 2 to 7 understand, for example, the common memory unit 200 is not to be limited to the common memory 10 illustrated, other numerous variations consideration but is the effect does not change the present invention in any case. また本発明の対象となるマルチプロセッサシステムは、図示されるものに限定されぬことは言う迄も無い。 The multiprocessor system to which the present invention, it goes without saying, not limited to those illustrated.

【0059】 [0059]

【発明の効果】以上、本発明によれば、前記マルチプロセッサシステムにおいて、各プロセッサは、互いに情報転送先のプロセッサが転送される情報を受信可能な状態にあるか否かを予め認識しており、情報を転送する度に確認する必要が無くなる為、プロセッサ間の情報転送手順が大幅に簡易化され、その結果情報転送効率も向上し、プロセッサの負荷も減少する。 Effect of the Invention] According to the present invention, in the above multiprocessor system, each processor has recognized in advance whether or not the information transfer destination processors to each other is in a state capable of receiving the information to be transferred , since there is no need to check each time to transfer information, information transfer procedure between the processor is greatly simplified, resulting information transfer efficiency is improved, the load of the processor is also reduced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の原理を示す図 Diagram showing the principle of the present invention; FIG

【図2】 本発明の一実施例によるマルチプロセッサシステムを示す図 Shows a multi-processor system according to an embodiment of the present invention; FIG

【図3】 図2におけるプロセッサ間通信過程(初期設定、情報転送)の一例を示す図 It illustrates an example of FIG. 3 processor communication process in FIG. 2 (initial setting, information transfer)

【図4】 図2におけるプロセッサ間通信過程(情報転送停止)の一例を示す図 Illustrates an example of FIG. 4 processor communication process in FIG. 2 (information transfer stop)

【図5】 図2におけるプロセッサ間通信過程(受信未確認)の一例を示す図 Figure 5 is a diagram showing an example of inter-processor communication process in FIG. 2 (reception unconfirmed)

【図6】 図2におけるプロセッサ間通信過程(書込不可解除未確認)の一例を示す図 6 is a diagram showing an example of inter-processor communication process in FIG. 2 (unwritable release unconfirmed)

【図7】 図2におけるプロセッサ間通信過程(無通信時監視)の一例を示す図 7 is a diagram showing an example of inter-processor communication process in FIG. 2 (no-communication time monitoring)

【図8】 従来あるマルチプロセッサシステムの一例を示す図 It illustrates an example of a multiprocessor system with 8 conventional

【図9】 図8におけるプロセッサ間通信過程(初期設定)の一例を示す図 9 is a view showing an example of inter-processor communication process in FIG. 8 (default)

【図10】 図8におけるプロセッサ間通信過程(情報転送)の一例を示す図 10 is a diagram showing an example of inter-processor communication process in FIG. 8 (Information Transfer)

【符号の説明】 DESCRIPTION OF SYMBOLS

1 主プロセッサ(MCP) 2 従プロセッサ(SCP) 3 制御フィールドレジスタ(CFR) 4 データ領域(DA) 5 バス 6 ステータス領域(SA) 7 割込フラグ領域(FA) 8 データ領域(DA) 10 共通メモリ 100 プロセッサ 200 共通記憶手段 201 情報 202 情報書込通知信号 One main processor (MCP) 2 slave processor (SCP) 3 control field register (CFR) 4 data area (DA) 5 bus 6 status area (SA) 7 interrupt flag area (FA) 8 data area (DA) 10 common memory 100 processor 200 common storage unit 201 information 202 information writing notification signal

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 複数のプロセッサ(100)間で情報(201)を転送するマルチプロセッサシステムにおいて、 前記プロセッサ(100)間に、転送元のプロセッサ(100)が転送先のプロセッサ(100)に対して転送すべき情報(201)と、前記情報(201)を書込んだことを通知する情報書込通知信号(202)とを書込み、前記転送先のプロセッサ(100)が、前記情報書込通知信号(202)が書込まれたことにより、自プロセッサ(100)宛の情報(201)が書込まれたことを検出し、前記情報(201)を読取った後、前記転送元のプロセッサ(100)に、前記情報(201)を読取り終わったことを示す情報(201)と、以後前記情報(201)を受信可能状態にあるか否かを示す情報(201)と、前 1. A multiprocessor system for transferring a plurality of processors (100) information between (201), wherein between the processor (100), the transfer source processor (100) to the processor (100) of the transfer destination and information (201) to be transferred Te, the information information writing notification signal (202) to notify that writing the (201) and writes, the transfer destination processor (100) is, the information writing notification by signal (202) is written, it detects that the own processor (100) addressed to the information (201) is written, after reading the information (201), the transfer source processor (100 a), and information (201) indicating that it has finished reading the information (201), and information (201) indicating whether the receiving state subsequent said information (201), prior to 情報(201)を書込んだことを通知する情報書込通知信号(202)とを書込む共通記憶手段(200)を設けることを特徴とするプロセッサ間通信方式。 Inter-processor communication method is characterized by providing information information write notification signal notifying that the writing the (201) (202) and the writing common storage means (200).
  2. 【請求項2】 前記共通記憶手段(200)は、前記転送元のプロセッサ(100)が記憶領域内の定められた領域に1ビットから成る情報(201)を書込むことにより、予め定められた種別の情報(201)を前記転送先のプロセッサ(100)に転送することを特徴とする請求項1記載のプロセッサ間通信方式。 Wherein said common memory means (200), the transfer source processor (100) by writing information (201) consisting of one bit in a region a defined storage area, a predetermined interprocessor communication system according to claim 1, wherein the type of information (201), characterized in that transferred to the processor (100) of the transfer destination.
JP12237192A 1992-05-15 1992-05-15 Inter-processor communication system Withdrawn JPH05324568A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12237192A JPH05324568A (en) 1992-05-15 1992-05-15 Inter-processor communication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12237192A JPH05324568A (en) 1992-05-15 1992-05-15 Inter-processor communication system

Publications (1)

Publication Number Publication Date
JPH05324568A true true JPH05324568A (en) 1993-12-07

Family

ID=14834200

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12237192A Withdrawn JPH05324568A (en) 1992-05-15 1992-05-15 Inter-processor communication system

Country Status (1)

Country Link
JP (1) JPH05324568A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6112908A (en) * 1998-02-11 2000-09-05 Rentiers Machinery Pty, Ltd. Membrane laminates and methods for their preparation
JP2006201946A (en) * 2005-01-19 2006-08-03 Fujitsu Ltd Inter-processor communication equipment
JP2009048429A (en) * 2007-08-20 2009-03-05 Sony Corp Information processing system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6112908A (en) * 1998-02-11 2000-09-05 Rentiers Machinery Pty, Ltd. Membrane laminates and methods for their preparation
JP2006201946A (en) * 2005-01-19 2006-08-03 Fujitsu Ltd Inter-processor communication equipment
JP2009048429A (en) * 2007-08-20 2009-03-05 Sony Corp Information processing system

Similar Documents

Publication Publication Date Title
US4768149A (en) System for managing a plurality of shared interrupt handlers in a linked-list data structure
US3993981A (en) Apparatus for processing data transfer requests in a data processing system
US5987550A (en) Lock mechanism for shared resources in a data processing system
US6052763A (en) Multiprocessor system memory unit with split bus and method for controlling access to the memory unit
US20060069738A1 (en) Multi-processor computer system
US6338095B1 (en) Data transfer method for reduced number of messages by message passing library and direct intermemory data transfer library and computer system suitable therefor
US4004277A (en) Switching system for non-symmetrical sharing of computer peripheral equipment
US6415332B1 (en) Method for handling of asynchronous message packet in a multi-node threaded computing environment
US4245301A (en) Information processing system
US4862354A (en) Multiprocessor system with interrupt notification and verification unit
US5896141A (en) System and method for virtual device access in a computer system
US6385659B1 (en) Handling of asynchronous message packet in a multi-node threaded computing environment
US5790813A (en) Pre-arbitration system allowing look-around and bypass for significant operations
US6694390B1 (en) Managing bus transaction dependencies
US5937200A (en) Using firmware to enhance the functionality of a controller
US6148366A (en) Storage system which transfers a command and data corresponding to said command subsequent to said command
US6412018B1 (en) System for handling asynchronous message packet in a multi-node threaded computing environment
US5913231A (en) Method and system for high speed memory address forwarding mechanism
US6675268B1 (en) Method and apparatus for handling transfers of data volumes between controllers in a storage environment having multiple paths to the data volumes
US5410650A (en) Message control system for data communication system
US5594880A (en) System for executing a plurality of tasks within an instruction in different orders depending upon a conditional value
US4805106A (en) Method of and arrangement for ordering of multiprocessor operations in a multiprocessor system with redundant resources
US4495564A (en) Multi sub-channel adapter with single status/address register
US7032081B1 (en) System and method for enabling non-volatile memory to execute code while operating as a data storage/processing device
US7334102B1 (en) Apparatus and method for balanced spinlock support in NUMA systems

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990803