JPH053179B2 - - Google Patents
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- JPH053179B2 JPH053179B2 JP58185551A JP18555183A JPH053179B2 JP H053179 B2 JPH053179 B2 JP H053179B2 JP 58185551 A JP58185551 A JP 58185551A JP 18555183 A JP18555183 A JP 18555183A JP H053179 B2 JPH053179 B2 JP H053179B2
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はプロセツサ制御方式に係り、特に複数
個のプロセツサを使用する分散処理装置のプロセ
ツサ制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a processor control system, and particularly to a processor control system for a distributed processing device using a plurality of processors.
(b) 従来技術の問題点
第１図は従来のマスタ・プロセツサからスレー
ブ・プロセツサをシステム・バスを経由して制御
する方式の一構成例を示す図である。(b) Problems with the Prior Art FIG. 1 is a diagram showing a configuration example of a conventional method for controlling a slave processor from a master processor via a system bus.
図中、１はシステム・バス割当て回路、２は送
信用バス・インタフエイ回路、３はマスタ・プロ
セツサ、４はデータ線、５は制御線、６は受信用
バス・インタフエイス回路、７はパケツト・バツ
フア、８はマイクロ・プロセツサ、９は制御線、
１０はデータ線、１１はスレーブ・プロセツサ、
１２はシステム・バス、１３はDMA制御回路、
１４はDMA制御回路、１５は受信用レジスタ、
１６はアドレス一致回路である。 In the figure, 1 is a system bus allocation circuit, 2 is a transmission bus interface circuit, 3 is a master processor, 4 is a data line, 5 is a control line, 6 is a reception bus interface circuit, and 7 is a packet bus interface circuit. Buffer, 8 is microprocessor, 9 is control line,
10 is a data line, 11 is a slave processor,
12 is a system bus, 13 is a DMA control circuit,
14 is a DMA control circuit, 15 is a receiving register,
16 is an address matching circuit.
尚DMA制御回路はDirect Memory Access制
御回路である。 Note that the DMA control circuit is a Direct Memory Access control circuit.
システム・バス割当て回路１はシステム・バス
の使用権を各プロセツサに順次割り当てる。 A system bus allocation circuit 1 sequentially allocates the right to use the system bus to each processor.
マスタ・プロセツサ３から送出される制御情報
は制御線５を通り、送信用バス・インタフエイス
回路２内でヘツダーに宛先プロセツサ番号を付加
されて制御パケツト化され、システム・バス割当
て回路１でバスが割り当てられると送出を開始
し、受信用バス・インタフエイス回路６内の受信
用レジスタ１５に入る。 The control information sent from the master processor 3 passes through the control line 5, is converted into a control packet by adding a destination processor number to the header in the transmission bus interface circuit 2, and is transferred to the bus in the system bus allocation circuit 1. Once allocated, transmission begins and the signal is entered into the receiving register 15 in the receiving bus interface circuit 6.
次にアドレス一致回路１６に於いてパケツト内
のプロセツサ番号と自分のプロセツサ番号が一致
し、且つパケツト・バツフア７が開放されている
時は、DMA制御回路１３が起動し、受信用レジ
スタ１５からパケツト・バツフア７に転送され
る。転送が完了するとマイクロ・プロセツサ８に
よりパケツト・バツフア７にメモリされているコ
マンド・コードを読み取る。 Next, in the address matching circuit 16, when the processor number in the packet matches the own processor number and the packet buffer 7 is open, the DMA control circuit 13 is activated and the packet is transferred from the receiving register 15.・Transferred to buffer 7. When the transfer is completed, the command code stored in the packet buffer 7 is read by the microprocessor 8.
一般パケツトの場合は、DMA制御回路１４を
起動してスレーブ・プロセツサ１１に転送する。 In the case of a general packet, the DMA control circuit 14 is activated and the packet is transferred to the slave processor 11.
制御パケツトの場合は、マイクロ・プロセツサ
８からの制御線９を使用してスレーブ・プロセツ
サ１１を制御する。 For control packets, control line 9 from microprocessor 8 is used to control slave processor 11.
此の場合パケツト・バツフア７に一般パケツト
が入つている頻度が高い為、制御パケツトを受信
出来ない可能性があり、従つて制御と云う面から
見ると確実性に欠けると云う欠点があつた。 In this case, since the packet buffer 7 frequently contains general packets, there is a possibility that control packets cannot be received, and therefore there is a drawback that reliability is lacking from the viewpoint of control.
又スレーブ・プロセツサ１１からでもコマン
ド・コードにより、制御パケツトを送出すること
が出来るので、スレーブ・プロセツサ１１のソフ
トウエア障害の時、他のスレーブ・プロセツサに
影響を与え易いと云う欠点もある。 Furthermore, since control packets can be sent from the slave processor 11 using command codes, there is also the drawback that when a software failure occurs in the slave processor 11, it is likely to affect other slave processors.
更に又マスタ・プロセツサ３からスレーブ・プ
ロセツサへの制御をグループ毎、或いは全部一緒
に行う時も総てのスレーブ・プロセツサに対し
夫々制御パケツトを送出しなければならないと云
う欠点もあつた。 Furthermore, even when the master processor 3 controls the slave processors by group or all together, there is a drawback that control packets must be sent to each slave processor individually.
(c) 発明の目的
本発明の目的は従来技術の有する上記の欠点を
除去し、制御パケツト用バツフアと一般パケツト
用バツフアを分離し、各プロセツサにプロセツサ
番号の他に制御パケツト用のプロセツサ番号を賦
与することにより、機械的で迅速且つ確実にスレ
ーブ・プロセツサの制御を行うことの出来るプロ
セツサ制御方式を提供することである。(c) Object of the Invention The object of the present invention is to eliminate the above-mentioned drawbacks of the prior art, to separate the control packet buffer and the general packet buffer, and to provide each processor with a control packet processor number in addition to the processor number. It is an object of the present invention to provide a processor control method that can mechanically, quickly and reliably control a slave processor by providing the following information.
(d) 発明の構成
上記の目的は本発明によれば、マスタ・プロセ
ツサとスレーブ・プロセツサがそれぞれのバス・
インターフエース回路を介して、共通のシステ
ム・バスに接続し、該マスタ・プロセツサと該ス
レーブ・プロセツサ間及び該スレーブ・プロセツ
サ相互間の所定の一般パケツトの送受信と、該マ
スタ・プロセツサから該スレーブ・プロセツサへ
の所定の制御パケツトの送受信とに該システム・
バスを共用する分散処理システムにおいて、各該
スレーブ・プロセツサにそれぞれ第１及び第２の
プロセツサ番号を設け、該マスタ・プロセツサ及
び該スレーブ・プロセツサは該一般パケツトを送
信する場合に、送信先の該スレーブ・プロセツサ
の第１のプロセツサ番号を当該一般パケツトに付
して該システム・バスに送出し、該マスタ・プロ
セツサは該制御パケツトを送信する場合に、送信
先の該スレーブ・プロセツサの第２のプロセツサ
番号を当該制御パケツトに付して該システム・バ
スに送信し、各該スレーブ・プロセツサの該バ
ス・インターフエース回路は、第１及び第２のバ
ツフアを有し、当該スレーブ・プロセツサに設け
た第１のプロセツサ番号を付したパケツトを該シ
ステム・バスから受信した場合に、該パケツトを
第１のバツフアに保持して該一般パケツトの所定
の処理を行つた後、第１のバツフアの内容を該ス
レーブ・プロセツサへ転送し、第２のプロセツサ
番号を付したパケツトを該システム・バスから受
信した場合に、該パケツトを第２のバツフアに保
持して該制御パケツトの所定の処理を行い、当該
処理結果の制御情報を該スレーブ・プロセツサに
通知するように構成されていることを特徴とする
プロセツサ制御方式を提供することにより達成さ
れる。(d) Structure of the Invention According to the present invention, the above object is achieved by providing a master processor and a slave processor with their respective buses.
It is connected to a common system bus through an interface circuit, and is used to transmit and receive predetermined general packets between the master processor and the slave processors and between the slave processors, and to transmit and receive packets from the master processor to the slave processors. The system transmits and receives predetermined control packets to and from the processor.
In a distributed processing system that shares a bus, each slave processor is provided with a first and second processor number, and when the master processor and slave processor transmit the general packet, they select the destination of the general packet. The master processor attaches the first processor number of the slave processor to the general packet and sends it to the system bus, and when the master processor transmits the control packet, it attaches the first processor number of the slave processor to the second processor number of the slave processor to which it is sent. A processor number is attached to the control packet and transmitted to the system bus, and the bus interface circuit of each slave processor has first and second buffers, and the bus interface circuit of each slave processor has a first buffer and a second buffer. When a packet with a first processor number is received from the system bus, the packet is held in the first buffer and the general packet is processed in a predetermined manner, and then the contents of the first buffer are stored. When a packet is transferred to the slave processor and assigned a second processor number is received from the system bus, the packet is held in the second buffer, the predetermined processing of the control packet is performed, and the packet is transferred to the slave processor. This is achieved by providing a processor control method characterized in that it is configured to notify control information of processing results to the slave processor.
(e) 発明の実施例
第２図は本発明の一実施例を示すブロツク図で
ある。図中、１７は制御用パケツト受信レジス
タ、１８は制御用パケツト・アドレス一致回路、
１９はDMA制御回路、２０は制御パケツト用バ
ツフアであり、其の他の記号、数字は第１図の場
合と同じである。(e) Embodiment of the invention FIG. 2 is a block diagram showing an embodiment of the invention. In the figure, 17 is a control packet reception register, 18 is a control packet address matching circuit,
19 is a DMA control circuit, 20 is a control packet buffer, and the other symbols and numbers are the same as in FIG.
以下第２図に従つて本発明に依るマスタ・プロ
セツサからスレーブ・プロセツサを制御する方式
の詳細を説明する。 The details of the method for controlling the slave processor from the master processor according to the present invention will be explained below with reference to FIG.
マスタ・プロセツサ３から送出される制御情報
は制御線５を通り、送信用バス・インタフエイス
回路２内でヘツダーに宛先プロセツサ番号を付加
されて制御パケツト化される。 Control information sent from the master processor 3 passes through a control line 5, and in the transmission bus interface circuit 2, a destination processor number is added to the header and converted into a control packet.
システム・バス割当て回路１でバスが割り当て
られると送出を開始し、受信用バス・インタフエ
イス回路６内の受信用レジスタ１５と制御用パケ
ツト受信レジスタ１７に入る。 When a bus is allocated by the system bus allocation circuit 1, transmission starts, and the data is entered into the reception register 15 and the control packet reception register 17 in the reception bus interface circuit 6.
此処でアドレス一致回路１６と制御用パケツ
ト・アドレス一致回路１８が起動され、制御用パ
ケツト・アドレス一致回路１８のみが一致を検出
し、DMA制御回路１９を起動し、制御パケツト
用バツフア２０に転送する。 At this point, the address match circuit 16 and the control packet address match circuit 18 are activated, and only the control packet address match circuit 18 detects a match, activates the DMA control circuit 19, and transfers it to the control packet buffer 20. .
転送が終了すると、マイクロ・プロセツサ８は
コマンド・コードを読み取り、制御線９を使用し
てスレーブ・プロセツサ１１を制御する。 Once the transfer is complete, microprocessor 8 reads the command code and controls slave processor 11 using control line 9.
一般パケツトの場合は、プロセツサ・アドレス
を使用するのでアドレス一致回路１６のみがアド
レス一致を検出し、パケツト・バツフア７が開放
されている時、DMA制御回路１３を起動しパケ
ツト・バツフア７に転送する。上記の制御によ
り、パケツト・バツフア７に転送するのは常に一
般パケツトだけであるので、パケツト・バツフア
７への転送が終了すると、直ちにDMA制御回路
１４を起動しスレーブ・プロセツサ１１に転送す
る。 In the case of a general packet, since a processor address is used, only the address matching circuit 16 detects address matching, and when the packet buffer 7 is open, the DMA control circuit 13 is activated and the packet is transferred to the packet buffer 7. . Due to the above control, only general packets are always transferred to the packet buffer 7, so as soon as the transfer to the packet buffer 7 is completed, the DMA control circuit 14 is activated and the packets are transferred to the slave processor 11.
(f) 発明の効果
以上詳細に説明した様に本発明によれば、一般
パケツトと制御パケツトの転送に同じシステム・
バスを共用できる経済的な構成において、頻度の
高い一般パケツトと頻度は低いが重要度の高い制
御パケツトとを分離出来るので、より迅速に且つ
確実に制御パケツトの転送を制御出来、更に、制
御パケツトのアドレスの送出をマスタ・プロセツ
サのみが可能となるハードウエアを採用すること
により、スレーブ・プロセツサのソフトウエア障
害時でもスレーブ・プロセツサから制御パケツト
の送出されることはないので、システムの信頼度
は高くなり、且つ制御パケツト用バツフアのアド
レスを総て同じ又はグループ毎に同じにすること
により一度又はグループ数だけ制御パケツトを送
出することにより分散処理装置全体を制御可能と
なると云う大きい効果がある。(f) Effects of the Invention As explained in detail above, according to the present invention, the same system and system can be used to transfer general packets and control packets.
In an economical configuration in which the bus can be shared, it is possible to separate frequently occurring general packets from infrequently but highly important control packets, making it possible to control the transfer of control packets more quickly and reliably. By adopting hardware that allows only the master processor to send out addresses, the slave processor will not send out control packets even in the event of a software failure in the slave processor, increasing the reliability of the system. In addition, by making the addresses of the control packet buffers the same for all or for each group, there is a great effect that the entire distributed processing device can be controlled by sending control packets once or by the number of groups.
第１図は従来のマスタ・プロセツサからスレー
ブ・プロセツサをシステム・バスを経由して制御
する方式の一構成例を示す図である。第２図は本
発明の一実施例を示すブロツク図である。
図中、１はシステム・バス割当て回路、２は送
信用バス・インタフエイス回路、３はマスタ・プ
ロセツサ、４はデータ線、５は制御線、６は受信
用バス・インタフエイス回路、７はパケツト・バ
ツフア、８はマイクロ・プロセツサ、９は制御
線、１０はデータ線、１１はスレーブ・プロセツ
サ、１２はシステム・バス、１３はDMA制御回
路、１４はDMA制御回路、１５は受信用レジス
タ、１６はアドレス一致回路、１７は制御用パケ
ツト受信レジスタ、１８は制御用パケツト・アド
レス一致回路、１９はDMA制御回路、２０は制
御パケツト用バツフアである。
FIG. 1 is a diagram showing a configuration example of a conventional method for controlling a slave processor from a master processor via a system bus. FIG. 2 is a block diagram showing one embodiment of the present invention. In the figure, 1 is a system bus allocation circuit, 2 is a transmission bus interface circuit, 3 is a master processor, 4 is a data line, 5 is a control line, 6 is a reception bus interface circuit, and 7 is a packet.・Buffer, 8 is a microprocessor, 9 is a control line, 10 is a data line, 11 is a slave processor, 12 is a system bus, 13 is a DMA control circuit, 14 is a DMA control circuit, 15 is a receiving register, 16 17 is a control packet reception register, 18 is a control packet/address match circuit, 19 is a DMA control circuit, and 20 is a control packet buffer.
Claims (1)
がそれぞれのバス・インターフエース回路を介し
て、共通のシステム・バスに接続し、該マスタ・
プロセツサと該スレーブ・プロセツサ間及び該ス
レーブ・プロセツサ相互間の所定の一般パケツト
の送受信と、該マスタ・プロセツサから該スレー
ブ・プロセツサへの所定の制御パケツトの送受信
とに該システム・バスを共用する分散処理システ
ムにおいて、 各該スレーブ・プロセツサにそれぞれ第１及び
第２のプロセツサ番号を設け、 該マスタ・プロセツサ及び該スレーブ・プロセ
ツサは該一般パケツトを送信する場合に、送信先
の該スレーブ・プロセツサの第１のプロセツサ番
号を当該一般パケツトに付して該システム・バス
に送出し、 該マスタ・プロセツサは該制御パケツトを送信
する場合に、送信先の該スレーブ・プロセツサの
第２のプロセツサ番号を当該制御パケツトに付し
て該システム・バスに送信し、 各該スレーブ・プロセツサの該バス・インター
フエース回路は、第１及び第２のバツフアを有
し、 当該スレーブ・プロセツサに設けた第１のプロ
セツサ番号を付したパケツトを該システム・バス
から受信した場合に、該パケツトを第１のバツフ
アに保持して該一般パケツトの所定の処理を行つ
た後、第１のバツフアの内容を該スレーブ・プロ
セツサへ転送し、 第２のプロセツサ番号を付したパケツトを該シ
ステム・バスから受信した場合に、該パケツトを
第２のバツフアに保持して該制御パケツトの所定
の処理を行い、当該処理結果の制御情報を該スレ
ーブ・プロセツサに通知するように構成されてい
ることを特徴とするプロセツサ制御方式。[Claims] 1. A master processor and a slave processor are connected to a common system bus through their respective bus interface circuits, and the master processor and slave processor are connected to a common system bus through their respective bus interface circuits.
Dispersion in which the system bus is shared for transmission and reception of predetermined general packets between the processor and the slave processors and between the slave processors, and for transmission and reception of predetermined control packets from the master processor to the slave processors. In the processing system, each slave processor is provided with a first processor number and a second processor number, respectively, and when the master processor and the slave processor transmit the general packet, the number 1 processor number is attached to the general packet and sent to the system bus, and when the master processor transmits the control packet, it assigns the second processor number of the slave processor to which it is sent as the control packet. the bus interface circuit of each slave processor has first and second buffers, and a first processor number provided in the slave processor; When a packet with a . When a packet assigned a second processor number is received from the system bus, the packet is held in the second buffer, the control packet is processed in a predetermined manner, and the control information of the processing result is stored. A processor control method, characterized in that the processor control method is configured to notify the slave processor of the slave processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555183A JPS6076839A (en) | 1983-10-04 | 1983-10-04 | Processor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555183A JPS6076839A (en) | 1983-10-04 | 1983-10-04 | Processor control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076839A JPS6076839A (en) | 1985-05-01 |
| JPH053179B2 true JPH053179B2 (en) | 1993-01-14 |
Family
ID=16172785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555183A Granted JPS6076839A (en) | 1983-10-04 | 1983-10-04 | Processor control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076839A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2855326B2 (en) * | 1987-04-09 | 1999-02-10 | 東洋通信機株式会社 | Computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575141A (en) * | 1980-06-10 | 1982-01-11 | Toshiba Corp | Bus control system |
-
1983
- 1983-10-04 JP JP18555183A patent/JPS6076839A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575141A (en) * | 1980-06-10 | 1982-01-11 | Toshiba Corp | Bus control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076839A (en) | 1985-05-01 |
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