JPS6076839A - Processor control system - Google Patents
Processor control systemInfo
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- JPS6076839A JPS6076839A JP18555183A JP18555183A JPS6076839A JP S6076839 A JPS6076839 A JP S6076839A JP 18555183 A JP18555183 A JP 18555183A JP 18555183 A JP18555183 A JP 18555183A JP S6076839 A JPS6076839 A JP S6076839A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
Abstract
Description
【発明の詳細な説明】
（１１］ 、発明の技術分野
本発明はプロセッサ制御方式に係り、特に複数個のプロ
セッサを使用する分散処理装置のプロセッサ制御方式に
関するものである。DETAILED DESCRIPTION OF THE INVENTION (11) TECHNICAL FIELD OF THE INVENTION The present invention relates to a processor control system, and particularly to a processor control system for a distributed processing device using a plurality of processors.
（ｂ）、従来技術の問題点
第１図は従来のマスク・プロセッサからスレーブ・プロ
セッサをシステム・ハスを経由して制御する方式の一構
成例を示す図である。(b) Problems with the Prior Art FIG. 1 is a diagram showing a configuration example of a conventional method for controlling a slave processor from a mask processor via a system bus.
図中、１はシステム・ハス割当て回路、２は送信用バス
・インクフェイス回路、３はマスク・プロセッサ、４ば
データ線、５は制御線、６ば受信用ハス・インタフェイ
ス回路、７はバケット・バッファ、８はマイクロ・プロ
セッサ、９は制御線、１０はデータ線、１１はスレーブ
・プロセッサ、１２はシステム・ハス、１３ばＤＭＡ制
御回路、１４はＤＭＡ制御回路、１５は受信用レジスフ
、１６はアドレス−数回路である。In the figure, 1 is a system lot allocation circuit, 2 is a transmission bus ink face circuit, 3 is a mask processor, 4 is a data line, 5 is a control line, 6 is a receiving lotus interface circuit, and 7 is a bucket.・Buffer, 8 is a microprocessor, 9 is a control line, 10 is a data line, 11 is a slave processor, 12 is a system hash, 13 is a DMA control circuit, 14 is a DMA control circuit, 15 is a receiving register, 16 is an address-number circuit.
尚ＤＭＡ制御回路はＤｉｒｅｃＬ Ｍｅｍｏｒｙ Ａｃ
ｃｅｓｓ制御回路である。The DMA control circuit is DirecL Memory Ac.
cess control circuit.
システム・ハ”ス割当て回路１はシステム・ハスの使用
権を各プロセッサに順次割り当てる。A system bus allocation circuit 1 sequentially allocates the right to use the system bus to each processor.
マスク・プロセッサ３から送出される制御Ｊ１１情報は
制御線５を通り、送信用ハス・インタフェイス回路２内
でヘッダーに宛先プロセッサ番号を付加されて制ｆｉｉ
パケン１−化され、システム・ハス割当て回路１でハス
が割り当てられると送出を開始し、受信用バス・インタ
フェイス回路６内の受信用レジスタ１５に入る。The control J11 information sent from the mask processor 3 passes through the control line 5, and in the transmission hash interface circuit 2, the destination processor number is added to the header and sent to the control line 5.
When the system lotus allocation circuit 1 allocates a lotus, transmission starts, and the data enters the reception register 15 in the reception bus interface circuit 6.
次にアドレス−数回路１６に於いてバケット内のブロモ
、−９・番号−と自分のプロセッサ番号が一致し、且つ
パゲソト・バッファ７が開放されている時は、１） Ｍ
Ａ制御回路１３が起動し、受信用レジスタ１５からバ
ケ／１・・バッファ７に転送される。転送が完了すると
マイクロ・プロセッサ８によりパケントハノファ７にメ
モリされているコマンド・コートを読の取る。Next, in the address-number circuit 16, when the number of Bromo -9.number- in the bucket matches the own processor number, and the PageSoto buffer 7 is open, 1) M
The A control circuit 13 is activated, and the data is transferred from the reception register 15 to the buffer 7. When the transfer is completed, the microprocessor 8 reads the command code stored in the Pakentohanofa 7.
一般パゲソトの場合は、ＤＭＡ制御回路１４を起動して
スレーブ・プロセッサ１１に転送する。In the case of general page processing, the DMA control circuit 14 is activated and the data is transferred to the slave processor 11.
制御バケットの場合は、マイクロ・プロセッサ８からの
制御線９を使用してスレーブ・プロセッサ１１を制御す
る。For control buckets, control lines 9 from microprocessor 8 are used to control slave processor 11.
此の場合バケット・バッファ７に一般パケノトが入って
いる頻度が高い為、制御パケットを受信出来ない可能性
があり、従って制御と云う而から見ると確実性に欠ける
と云う欠点があった。In this case, since general packet notes are frequently stored in the bucket buffer 7, there is a possibility that control packets cannot be received, and therefore there is a drawback that reliability is lacking from the viewpoint of control.
又スレーブ・プロセッサ１１からでもコマンド・コード
により、制御パケソ１−を送出することが出来るので、
スレーブ・プロセッサ１１のソフトウェア障害の時、他
のスレーブ・プロセッサに影響を与え易いと云う欠点も
ある。Furthermore, since the control packet processor 1- can be sent even from the slave processor 11 using the command code,
Another drawback is that when a software failure occurs in the slave processor 11, other slave processors are likely to be affected.
更に又マスタ・プロセッサ３からスレーブ・ブロモ、７
すへの制御をグループ毎、或いは全部−緒に行う時も総
てのスレーブ・プロセッサに対し夫々制御バケットを送
出しな４ｊればならないと云う欠点もあった。Furthermore, from master processor 3 to slave Bromo, 7
There is also the drawback that when controlling the slave processors by group or all at once, it is necessary to send control buckets to all slave processors individually.
（Ｃ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
制御バケット用バッファと一般バケソ１−用ハノファを
分離し、各ブロモ・７すにプロセッサ番号の伯に制御パ
ケシト用のプロセッサ番号を賦与することにより、機械
的で迅速且つ確実にスレーブ・プロセッサの制御を行う
ことの出来るブロセノザ制（ａ１１方式を提供すること
である。(C)0Object of the invention The object of the present invention is to eliminate the above-mentioned drawbacks of the prior art,
By separating the control bucket buffer and the general bucket buffer and assigning the control packet processor number to each processor number, the slave processor can be controlled mechanically, quickly and reliably. The aim is to provide a Brocenosa system (a11 system) that allows for
（ｄｉ、発明の構成
上記の目的は本発明によれば、−個のマスタ・プ１、」
セソ刀と一個以上のスレーブ・プロセッサが夫々ハス・
インタフェイス回路を介してシステム・ハスに接続され
前記各プロセッサ間通信を前記システム・ハスを介して
一般バケノト転送により実施し、前記マスク・プロセッ
サから前記スレーブ・プｌクセノザへの制御命令を前記
システム・ハスを介して制御バケット転送により実施し
、前記システム・ハス内に一般パケソトと制御パケット
か混在する分散処理装置に於いて、制御バケットｑ用の
バッファを保持し且つ前記各プロセッサにプロセツサ番
号の他に前記制御バケット用のプロしノザ番号をｌ＝Ｊ
与することを特徴とするプロセッサ・制御力式を提供す
ることにより達成される。(di, Structure of the Invention According to the present invention, the above object is achieved by - master program 1,
A seso sword and one or more slave processors each have a
The mask processor is connected to the system bus through an interface circuit, and performs communication between the respective processors by general bucket transfer via the system bus, and sends control commands from the mask processor to the slave processor.・In a distributed processing device in which general packets and control packets are mixed in the system hash, a buffer for control bucket q is maintained and a processor number is assigned to each processor. In addition, the program number for the control bucket is l=J
This is accomplished by providing a processor-control power formula that is characterized by providing
（Ｃ上）１発明の実施例
第２図は本発明の一実施例を示すブロック図である。図
中、１７は制御用バケット受信レジスタ、１Ｂは制御用
バケット・アドレス−数回路、１９はＤＭＡ制御回路、
２０は制御パケット用ノ＼・ノファであり、其の他の記
号、数字は第１図の場合と同しである。(Top C) Embodiment 1 of the Invention FIG. 2 is a block diagram showing an embodiment of the invention. In the figure, 17 is a control bucket reception register, 1B is a control bucket address number circuit, 19 is a DMA control circuit,
Reference numeral 20 indicates a control packet no.\nofa, and the other symbols and numbers are the same as in FIG.
以下第２図に従って本発明に依るマスク・プロセッサか
らスレーブ・ブロモ・ノサを制御する方式の詳細を説明
する。The details of the method for controlling the slave bromo nosa from the mask processor according to the present invention will be explained below with reference to FIG.
マスク・プロセッサ３から送出される制御情報は制御線
５を通り、送信用バス・インタフェイス回路２内でヘッ
ダーに宛先プロセッサ、番号をイ」加されて制御バケッ
ト化される。The control information sent from the mask processor 3 passes through the control line 5, and in the transmission bus interface circuit 2, the destination processor and number are added to the header to form a control bucket.
システム・バス割当て回路１でハスが割り当てられると
送出を開始し、受信用パス・インクフェイス回路６内の
受信用レジスタ１５と制御用バケット受信レジスタ１７
に入る。When the system bus allocation circuit 1 allocates a lotus, transmission starts, and the receiving register 15 and control bucket receiving register 17 in the receiving path ink face circuit 6 start sending.
to go into.
此処でアドレス−数回路１６と制御用バケ・ノド・アド
レ数回路回路１８が起動され、制御用パケ・ノド・アド
レス−数回路１８のみが一致を検出し、ＤＭＡ制御回路
１９を起動し、制御パケット用ノλ・ノファ２０に転送
する。At this point, the address number circuit 16 and the control bucket/node/address number circuit 18 are activated, and only the control packet/node/address number circuit 18 detects a match, and the DMA control circuit 19 is activated to perform control. The packet is transferred to the λ/nofer 20 for packets.
転送が終了すると、マイクロ・プロセッサ８はコ−ｚン
］−・コート′を読み取り、制御線９を使用してスレー
ブ・プロセンサ１１を制御する。When the transfer is complete, the microprocessor 8 reads the code and controls the slave processor 11 using the control line 9.
一般パケノトの場合は、プロセッサ・アドレスを使用す
るのでアドレス−数回路１６のみがアドレス一致を検出
し、バケット・バッファ７が開放されζいる時、Ｉ）
Ｍ Ａ制御回路１３を起動しバケット・バッファ７に転
送する。転送が終了すると総て一般パケソトだけである
ので、ＤＭＡ制御回路１４を起動しスレーブ・プロセッ
サ１１に転送する。In the case of general Pakenote, since the processor address is used, only the address-number circuit 16 detects an address match, and when the bucket buffer 7 is released, I)
The MA control circuit 13 is activated and the data is transferred to the bucket buffer 7. When the transfer is completed, since all the packets are general packets, the DMA control circuit 14 is activated and the packets are transferred to the slave processor 11.
（ｆ）９発明の効果
以上詳細に説明した様に本発明によれば、頻度の高い一
般パノγノ１−と頻度は低いが重要度の高い制１ｆｆｌ
ｌパケ／１・とを分離出来るので、より迅速に且つ確実
に制御出来、制御バケットのアドレスの送出をマスク・
プロセッサのみが可能となるハードウェアを採用するご
とにより、スレーブ・プロセッサのソフトウェア障害時
でもスレーブ・プロセッサから制御バケットの送出され
ることはないので、システムの信頼度は高くなり、且つ
制御バケット用バッファのアドレスを総て同じ又はグル
ープ毎に同じにすることにより一度又はグループ数だ＆
ｊ制御バケットを送出することにより分散処理装置全体
を制御可能となると云う大きい効果かある。(f) 9 Effects of the Invention As explained in detail above, according to the present invention, the frequently occurring general pano γno 1- and the less frequently occurring but highly important system 1ffl
Since it is possible to separate packets/1 and 1, it is possible to control more quickly and reliably.
By adopting hardware that is only possible with the processor, control buckets will not be sent from the slave processor even in the event of a software failure of the slave processor, increasing system reliability. By making all the addresses the same or the same for each group, it can be done once or for a number of groups.
There is a great effect that the entire distributed processing device can be controlled by sending out the j control bucket.
第１図は従来のマスク・プｔコセソザからスレーブ・プ
ロセンサをシステム・ハスを経由して制御する方式の一
構成例を示す図である。
第２図は本発明の一実施例を示すブロフク図である。
図中、１はシステム・ハス割当て回路、２は送信用ハス
・インクフェイス回路、３はマスク・プロセッサ、４は
データ線、５は制御線、６は受信用ハス・インクフェイ
ス回路、７はバケット・バッファ、８はマイクロ・プロ
セッサ、９は制御線、１０はデータ線、１１はスレーブ
・プロセッサ、１２はシステム・ハス、１３はＤＭＡ制
御回路、１４はＤＭＡ制御回路、１５は受信用レジスタ
、１６はアドレス−数回路、１７は制御用バケット受信
レジスタ、１８は制御用バケット・アドレス−数回路、
１９はＤＭＡ制御回路、２０は制御バケット用／Ｎ７フ
アである。
竿 １ 図
第２ 図FIG. 1 is a diagram showing an example of the configuration of a conventional method for controlling a slave processor from a mask processor via a system hub. FIG. 2 is a diagram showing one embodiment of the present invention. In the figure, 1 is a system lotus allocation circuit, 2 is a transmitting lotus inkface circuit, 3 is a mask processor, 4 is a data line, 5 is a control line, 6 is a receiving lotus inkface circuit, and 7 is a bucket.・Buffer, 8 is a microprocessor, 9 is a control line, 10 is a data line, 11 is a slave processor, 12 is a system hash, 13 is a DMA control circuit, 14 is a DMA control circuit, 15 is a receiving register, 16 is an address-number circuit, 17 is a control bucket reception register, 18 is a control bucket address-number circuit,
19 is a DMA control circuit, and 20 is a /N7 for control bucket. Rod 1 Figure 2
Claims (1)
・プ１コセノザが夫々ハス・インタフェイス回路を介し
てシステム・ハスに接続され前記各プロセッサ間通信を
前記システム・ハスを介して一般式う一ノＩ・転送によ
り実施し、前記マスク・プロセノジ′から前記スレーブ
・プロセッサへの制御命令を１１１１記システム・ハス
を介して制御パケノ］・転送により実施し、前記システ
ム・バス内に一般パケノ１−と制御バケノ１−が混在す
る分散処理装置に於いて、制御バゲノ１−専用のバッフ
ァを保持し且つ前記各プロセッサにプロセッサ番号の他
に前記制御バケット用のプロセッサ番号を４１与するこ
とを特徴とするプロセッサ制御方式。- The mask processor of the IIM+ and one or more slave processors are each connected to the system bus via a bus interface circuit, and communication between the respective processors is carried out via the system bus in a general manner.・Implemented by transfer, the control command from the mask processor to the slave processor is sent via the system bus 1111. In a distributed processing device in which bucket buckets 1- are mixed, a processor is characterized in that it holds a dedicated buffer for control bucket bucket 1- and gives each processor a processor number 41 for the control bucket in addition to the processor number. control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555183A JPS6076839A (en) | 1983-10-04 | 1983-10-04 | Processor control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18555183A JPS6076839A (en) | 1983-10-04 | 1983-10-04 | Processor control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076839A true JPS6076839A (en) | 1985-05-01 |
| JPH053179B2 JPH053179B2 (en) | 1993-01-14 |
Family
ID=16172785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18555183A Granted JPS6076839A (en) | 1983-10-04 | 1983-10-04 | Processor control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076839A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253463A (en) * | 1987-04-09 | 1988-10-20 | Toyo Commun Equip Co Ltd | Computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575141A (en) * | 1980-06-10 | 1982-01-11 | Toshiba Corp | Bus control system |
-
1983
- 1983-10-04 JP JP18555183A patent/JPS6076839A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575141A (en) * | 1980-06-10 | 1982-01-11 | Toshiba Corp | Bus control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253463A (en) * | 1987-04-09 | 1988-10-20 | Toyo Commun Equip Co Ltd | Computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053179B2 (en) | 1993-01-14 |
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