JPH05315029A - 電子部品実装装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、ノイズ低減を図った電子部
品実装装置を提供することにある。 【構成】 ゼロフォース・ソケットに設けられた第１の
ピン１１０のうち電源ピン１１２，１１３を、前記本体
部１０１の内部に形成された導電層１３０，１４０に夫
々導通接続し、信号線近傍の電源ピンへの電流集中が当
該導電層を介して分散することによって、電源ピンに過
度電流が流れたときに生じるノイズを低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子部品を実装するた
めの電子部品実装装置に関し、例えば多数の外部リード
端子を有するＬＳＩ（大規模半導体集積回路）の着脱が
容易なゼロフォースソケットに適用して有効な技術に関
する。

【０００２】

【従来の技術】プロセッサ等の多数の機能を含むＬＳＩ
では、ゲート数に比例した形で外部接続用ピン（外部リ
ード端子）の数も増加し、そのようなＬＳＩをテスター
を用いて検査する際には、完成されたＬＳＩが、多ピン
対応ソケットに装着され、その状態で、多ピン対応ソケ
ットごとテスト用の配線基板に実装され、その後各種の
製品検査が行われる。

【０００３】この製品検査に用いられる上記多ピン対応
ソケットには、上記ＬＳＩの外部リード端子と同数のソ
ケット接続ピンが設けられているが、ＬＳＩの外部リー
ド端子の増加に伴ってこのピン数が多くなると、１ピン
当りの外部リード端子との挿抜時の脱着に生じる接触圧
力が集積され、ＬＳＩの挿抜に相当に大きな力を要する
ようになり、ときには挿抜が不可能な事態に至る。この
ため、ソケット側に、ＬＳＩの外部リード端子との接触
圧力をゆるめるための接触圧力低減機構をもったいわゆ
る「ゼロフォース・ソケット」が使用される。このゼロ
フォース・ソケットでは、ソケット接続ピンの上部に形
成されるソケットの穴の上部開口の幅が自在に調整され
得るようになっており、この開口の外周に該開口を外側
より挟む挾持手段が設けられて、ＬＳＩの脱着に合わせ
てこの挾持手段が作動されるようになっている。

【０００４】

【発明が解決しようとする課題】しかしながら、かかる
構造のゼロフォース・ソケットは、ソケット接続ピン１
１０の形状が複雑で、しかも導電部が長くなり、インダ
クタンスが増大する。

【０００５】このインダクタンスは、電源ノイズ発生原
因となるが、そのノイズの大きさはインダクタンスの大
きさと電流の変化量に比例するため（＝Ｌ×ｄｉ／ｄ
ｔ）、上記ゼロフォース・ソケットではノイズが大きく
なる。そのようなノイズ発生によってＬＳＩが誤動作す
る虞もある。従って上記ゼロフォース・ソケットを用い
てＬＳＩ（高性能ＬＳＩ）の製品検査を行った場合、検
査対象のＬＳＩが規格内の製品（良品）であっても、当
該ゼロフォース・ソケットの使用によってノイズが生じ
てＬＳＩが誤動作し、それによって規格外の製品である
と判断されるなどの不都合を生ずる。

【０００６】本発明の目的は、ノイズ低減を図った電子
部品実装装置を提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、電子部品の多数の外部リード端
子のうち、機能的に等価とされる複数の外部リード端子
に対応する接続ピン同士を短絡するための導電層を含ん
で電子部品実装装置を構成するものである。

【００１０】

【作用】上記した手段によれば、上記導電層は、それに
結合された接続ピンに流れる電流の集中を緩和するよう
に作用し、そのことが、インダクタンスに起因するノイ
ズ低減を達成する。また、複数のＶＤＤピン同士を短絡
するための第１導電層と複数のＧＮＤピン同士を短絡す
る第２導電層を設けることでＶＤＤ−ＧＮＤ間にバイパ
ス容量を形成することができ、このことによりノイズ低
減を達成する。

【００１１】

【実施例】図１には、本発明の一実施例に係るゼロフォ
ース・ソケットが示される。

【００１２】同図に示されるゼロフォース・ソケット１
００は、その中央に開口１００ａを有し、絶縁体例えば
プラスチックによってロ字形に形成された本体部１０１
と、当該本体部１０１の表面１０１ａに一端が突出する
第１の接続ピン（ソケット接続ピン）１１０，１１０，
…と、インダクタンス低減用の第２の接続ピン（追加ピ
ン）１２０，１２０，…と、上記本体部１０１の表面１
０１ａと平行に形成され上記第１の接続ピン１１０のう
ち後述のＶｄｄ（高電位側電源）ピンとＧＮＤ（グラン
ド）ピン、更には第２の接続ピン１２０に導通接続され
る第１及び第２の導電層１３０，１４０とを主要な構成
要素としている（図２，図３参照）。

【００１３】このうち、上記第１の接続ピン１１０は、
このゼロフォース・ソケット１００に搭載されるＬＳＩ
側の外部接続用ピン（外部リード端子）に１対１の割合
で対応して設けられるもので、後述の図２に示されるよ
うに、ＬＳＩの外部リード端子の配置位置と対向する位
置（ロ字形の本体部１０１の外周）に配設される。この
第１の接続ピン１１０には、その内部にソケット穴１１
０ａが設けられて、ＬＳＩの装着時に外部リード端子
（図２の１５１，１５２，１５３）が挿入されるように
なっている。

【００１４】また、上記第２の接続ピン１２０は、上記
第１の接続ピン１１０のうちＬＳＩの電源端子（図２の
１５２，１５３）に導通接続されるピン（電源ピン；図
２の１１２，１１３）の見かけ上のインダクタンスを低
減させるために設けられた追加ピンであり、上記電源ピ
ン１１２，１１３と追加ピン１２０とは、上記第１の導
電層１３０又は上記第２の導電層１４０を介して互いに
導通接続されるようになっている。

【００１５】図２には、図１に示したゼロフォース・ソ
ケット１００の要部断面図が示され、図３にはソケット
接続ピン１１０と追加ピン１２０、及び第１の導電層１
３０と第２の導電層１４０との位置関係が示される。

【００１６】これらの図に示されるように、ソケット内
部に形成された第１の接続ピン１１０には、その上端部
に、ＬＳＩの外部リード端子を受け入れるためのソケッ
ト穴１１０ａ、及び該ソケット穴１１０ａのＹ字形電極
部を開閉する公知の接触圧力低減装置１９０が設けられ
ている。このように形成された第１の接続ピン１１０は
その形状が複雑でしかも導電体部分の厚さが厚いため、
インダクタンスが大きくなり、ソケット１００にＬＳＩ
が実装されて製品検査が行われた場合、検査信号にノイ
ズが乗り易い。そこで本実施例のゼロフォース・ソケッ
ト１００では、後述のように第２の接続ピン及び導電層
が設けられ、それによってノイズが低減されるようにな
っている。

【００１７】ゼロフォース・ソケット１００の要部を構
成する第１の接続ピン１１０は、本実施例では、ＬＳＩ
側のピン（外部リード端子）の種類に応じて、３つの種
類に分けられている。即ち、ＬＳＩのデータの信号線が
接続される信号ピン１１１、定電圧電源ライン（Ｖｄ
ｄ）が接続されるＶｄｄピン１１２及び接地ラインが接
続されるＧＮＤピン１１３である。

【００１８】そして、図２に示されるように信号ピン１
１１には、そのソケット穴にＬＳＩ側の信号外部リード
端子１５１が、Ｖｄｄピン１１２にはＬＳＩ側のＶｄｄ
外部リード端子１５２が、ＧＮＤピン１１３にはＬＳＩ
側のＧＮＤ外部リード端子１５３が夫々挿入されて導通
接続されている。

【００１９】そして、本実施例のゼロフォース・ソケッ
ト１００ではこれら３種類のソケット接続ピンのうちＶ
ｄｄピン１１２，ＧＮＤピン１１３のインダクタンスが
実質的に低減されるようになっている。

【００２０】Ｖｄｄピン１１２及び１１３のインダクタ
ンスを低減するために設けられた第２の接続ピン（追加
ピン）１２０は、導電層１３０に接続されるＶｄｄ追加
ピン１２１と、第２の導電層１４０に接続されるＧＮＤ
追加ピン１２２とに分類される。

【００２１】上記２種類のピンのうち、Ｖｄｄピン１１
２はソケット穴を有する上端側が本体部１０１表面に露
出し、下端部が本体部１０１を貫通してテスト用配線基
板２００側に突出して該配線基板２００の対応するＶｄ
ｄ端子に接続される。

【００２２】このＶｄｄピン１１２は一方で、第１の導
電層１３０に導電接続され、当該導電層１３０を介して
更にＶｄｄ追加ピン１２１に接続される。このようにＶ
ｄｄピン１１２に導通されたＶｄｄ追加ピン１２１は、
上記テスト用配線基板２００の他のＶｄｄ端子に導通接
続される。

【００２３】従って、ＬＳＩのＶｄｄ外部リード端子１
５２をＶｄｄピン１１２に接続した場合には、外部リー
ド端子１５２は実際にはＶｄｄピン１１２のみならずＶ
ｄｄ追加ピン１２１を介して配線基板２００のＶｄｄ端
子に接続されることとなりＶｄｄピンの見かけ上のイン
ダクタンスが低下される。

【００２４】また、ＧＮＤピン１１３も、上記Ｖｄｄピ
ン１１２と同様に、ソケット穴を有する上端側が本体部
１０１表面に露出し、下端側が本体部１０１を貫通して
テスト用配線基板２００側に突出して該配線基板２００
の対応する接地端子ＧＮＤに接続される。

【００２５】このＧＮＤピン１１３は一方で、第２の導
電層１４０に導電接続され、当該導電層１４０を介して
更にＧＮＤ追加ピン１２２に接続される。このようにＧ
ＮＤピン１１３に導通されたＧＮＤ追加ピン１２２は、
上記テスト用配線基板２００の他に接地端子に導電接続
される。

【００２６】従って、ＬＳＩのＧＮＤ外部リード端子１
５３をＧＮＤピン１１３に接続した場合には、外部リー
ド端子１５３は実際にはＧＮＤピン１１３のみならずＧ
ＮＤ追加ピン１２２を介して配線基板２００の接地端子
に接続される。

【００２７】上記実施例によれば以下の作用効果が得ら
れる。

【００２８】（１）マイクロプロセッサなどの多ピンＬ
ＳＩでは、Ｖｄｄ外部リード端子１５２，ＧＮＤ外部リ
ード端子１５３としてそれぞれ複数本が割り当てられて
いる。しかしマイクロプロセッサの高速動作により、そ
こに流れる電流は均等ではなく、どうしても、ある端子
に集中していまう。そこで、ゼロフォース・ソケットに
設けられた第１のピン１１０のうち電源ピン１１２，１
１３が、前記本体部１０１の内部に形成された導電層１
３０，１４０に夫々導通接続されることにより、信号線
近傍の電源ピンへの電流集中が当該導電層を介して分散
されることになるから、ゼロフォース・ソケット１００
の電源ピンの見かけ上のインダクタンスが低減され、電
源ピンに過度電流が流れたときに生じるノイズが低減さ
れることとなる。従って、高電圧が印加され、瞬時に過
度電流が流れるプロセッサ等の高性能ＬＳＩの製品検査
を、当該ソケットを用いて正確に行えるようになる。

【００２９】（２）更に、該導電層１３０，１４０に追
加ピン１２１，１２２が導通接続されるようになってい
るので、ゼロフォース・ソケット１００の電源ピンの見
かけ上のインダクタンスがさらに低減され、従って、上
記（１）の効果がさらに顕著になる。

【００３０】（３）更に、前記本体部１０１の内部に形
成された導電層１３０と１４０によりバイパス容量を形
成することができ、このことによりノイズが低減される
こととなる。

【００３１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３２】例えば、上記実施例では、追加ピン１２０
を有するものについて説明したが、それを省略した場合
でも、導電層１３０，１４０を形成したことにより、信
号線近傍の電源ピンへの電流集中が当該導電層を介して
分散されることになるから、ノイズを低減することがで
きる。

【００３３】また、追加ピン１２０は、図１に示される
ように、ロ字形に植設されたソケット接続ピン接地領域
の内側に植設したが、これに限らず、例えばソケット接
続ピンとソケット接続ピン１１０の間の空き領域に植設
してもよい。

【００３４】更に、上記実施例では、上記インダクタン
スが低減されたソケット接続ピンを有するゼロフォース
・ソケット１００をＬＳＩの製品検査に適用した場合に
ついて、その作用効果を説明したが、ＬＳＩを実際の製
品に組み込む際に用いてもノイズが低減され、顕著な効
果を得ることができる。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
技術に用いる場合について説明したが、この発明はそれ
に限定されるものではなく、ＩＣソケットなどと称され
る一般的な電子部品実装装置に適用することができる。

【００３６】本発明は、少なくとも電子部品の複数の外
部リード端子に対応して配置された複数の接続ピンを有
することを条件に適用することができる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、電子部品の多数の接続ピンのう
ち、機能的に等価とされる複数の接続ピン同士を短絡す
るための導電層を有することにより、接続ピンに流れる
電流の集中が緩和され、それによって、インダクタンス
に起因するノイズが低減される。

【図面の簡単な説明】

【図１】本発明に係るゼロフォース・ソケット全体を示
す斜視図である。

【図２】ゼロフォース・ソケット第１の接続ピン、第２
の接続ピンと、第１，第２の導電層との互いの接続状態
を示す要部断面図である。

【図３】ソケット接続ピン、追加ピン及び第１の導電
層，第２の導電層の位置関係を立体的に示す斜視図であ
る。

【符号の説明】

１００ ゼロフォース・ソケット １０１ 本体部 １１０ ソケット接続ピン １１２ Ｖｄｄピン １１３ ＧＮＤピン １２０ 追加ピン １２１ Ｖｄｄ追加ピン １２２ ＧＮＤ追加ピン １３０ 第１の導電層 １４０ 第２の導電層 ２００ 配線基板

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電子部品の複数の外部リード端子に対応
   して配置された複数の接続ピンを有し、当該電子部品を
   着脱自在に保持可能な電子部品実装装置において、上記
   電子部品の多数の外部リード端子のうち、機能的に等価
   とされる複数の外部リード端子に対応する接続ピン同士
   を短絡するための導電層を含むことを特徴とする電子部
   品の実装装置。
2. 【請求項２】 上記導電層は、複数の電源ピン同士を短
   絡するための第１導電層と、上記複数のグランドピン同
   士を短絡するための第２導電層とを含み、それらが互い
   に絶縁されて成る請求項１記載の電子部品実装装置。
3. 【請求項３】 上記電子部品の外部リード端子に接触可
   能な電極部と、この電極部と上記外部リード端子との接
   触圧力を調節可能な圧力調整機構とを有する請求項１又
   は２記載の電子部品実装装置。