JPH05313127A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
- Publication number
- JPH05313127A JPH05313127A JP11755392A JP11755392A JPH05313127A JP H05313127 A JPH05313127 A JP H05313127A JP 11755392 A JP11755392 A JP 11755392A JP 11755392 A JP11755392 A JP 11755392A JP H05313127 A JPH05313127 A JP H05313127A
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- JP
- Japan
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- liquid crystal
- circuit
- data
- driver
- dynamic
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Abstract
(57)【要約】
【目的】 ドットマトリックス形の液晶を駆動する液晶
駆動回路において、セグメントドライバの実装面積の増
加を招来することなく、かつ比較的簡単な構成でもって
液晶の大画面化に対応できるようにする。 【構成】 セグメントドライバは、ダイナミックＲＡＭ
zを内蔵するとともに、コモンドライバからの同期パル
スを入力してこれをレベル反転する反転回路vを有し、
かつ、この反転回路vの出力をダイナミックＲＡＭzが備
えるＲＡＳオンリリフレッシュ端子に接続した。
駆動回路において、セグメントドライバの実装面積の増
加を招来することなく、かつ比較的簡単な構成でもって
液晶の大画面化に対応できるようにする。 【構成】 セグメントドライバは、ダイナミックＲＡＭ
zを内蔵するとともに、コモンドライバからの同期パル
スを入力してこれをレベル反転する反転回路vを有し、
かつ、この反転回路vの出力をダイナミックＲＡＭzが備
えるＲＡＳオンリリフレッシュ端子に接続した。
Description
【０００１】
【産業上の利用分野】本発明は、ドットマトリックス形
の液晶を駆動する液晶駆動回路に関する。
の液晶を駆動する液晶駆動回路に関する。
【０００２】
【従来の技術】従来、電子手帳などに使用されるドット
マトリックス形の液晶を駆動する液晶駆動回路には、図
３に示す構成のものがある。
マトリックス形の液晶を駆動する液晶駆動回路には、図
３に示す構成のものがある。
【０００３】この液晶駆動回路は、液晶aを構成する各
行電極(図示せず)を駆動するコモンドライバbと、液晶a
を構成する各列電極(図示せず)を駆動するセグメントド
ライバcとを備え、コモンドライバbにはＣＰＵdが接続
される一方、セグメントドライバcにはＲＡＭ(図示省
略)が内蔵されている。
行電極(図示せず)を駆動するコモンドライバbと、液晶a
を構成する各列電極(図示せず)を駆動するセグメントド
ライバcとを備え、コモンドライバbにはＣＰＵdが接続
される一方、セグメントドライバcにはＲＡＭ(図示省
略)が内蔵されている。
【０００４】この構成において、ＣＰＵdはコモンドラ
イバbに対して表示に関するコマンドおよびデータを予
め送出する。コモンドライバbは、ＣＰＵdからのコマン
ドに基づいてデータの内部処理を行い、セグメントドラ
イバcの指定されたアドレス位置に表示用のデータを送
受信し、セグメントドライバc内のＲＡＭのデータを変
更する。この場合において、コモンドライバbは、液晶a
を構成する行電極の駆動タイミングをとるための同期パ
ルスを発生するとともに、この同期パルスをセグメント
ドライバcにも送出しており、セグメントドライバcは、
この同期パルスに同期してＲＡＭ内のデータを液晶aの
列電極に出力することにより、行電極と列電極とが共に
駆動された位置で液晶aが点灯し、これによって画面表
示が行われる。
イバbに対して表示に関するコマンドおよびデータを予
め送出する。コモンドライバbは、ＣＰＵdからのコマン
ドに基づいてデータの内部処理を行い、セグメントドラ
イバcの指定されたアドレス位置に表示用のデータを送
受信し、セグメントドライバc内のＲＡＭのデータを変
更する。この場合において、コモンドライバbは、液晶a
を構成する行電極の駆動タイミングをとるための同期パ
ルスを発生するとともに、この同期パルスをセグメント
ドライバcにも送出しており、セグメントドライバcは、
この同期パルスに同期してＲＡＭ内のデータを液晶aの
列電極に出力することにより、行電極と列電極とが共に
駆動された位置で液晶aが点灯し、これによって画面表
示が行われる。
【０００５】ところで、セグメントドライバcにＲＡＭ
を設けているのは、特に電池内蔵の場合に、液晶表示の
電源スイッチをオフにしてもＲＡＭに格納されているデ
ータが電池でバックアップされて消去されずにそのまま
残っているため、次に電源スイッチをオンにして液晶a
を点灯した場合には、前回のデータがそのまま表示され
て便利である等の理由による。
を設けているのは、特に電池内蔵の場合に、液晶表示の
電源スイッチをオフにしてもＲＡＭに格納されているデ
ータが電池でバックアップされて消去されずにそのまま
残っているため、次に電源スイッチをオンにして液晶a
を点灯した場合には、前回のデータがそのまま表示され
て便利である等の理由による。
【０００６】
【発明が解決しようとする課題】このようなセグメント
ドライバcに内蔵されているＲＡＭとしては、従来、リ
フレッシュが不要で低消費電力である利点を有するスタ
ティックＲＡＭが使用されていた。
ドライバcに内蔵されているＲＡＭとしては、従来、リ
フレッシュが不要で低消費電力である利点を有するスタ
ティックＲＡＭが使用されていた。
【０００７】ところが、近年、液晶の大画面化に伴い、
スタティックＲＡＭの記憶容量も大きいものが必要とな
っており、その結果、スタティックＲＡＭのコストが高
くなるばかりでなく、スタティックＲＡＭの回路基板上
に占める実装面積が大きくなり回路設計上の制約が多く
なり、また、大画面化によって液晶部分の消費電力が多
くなり、低電力消費のスタティックＲＡＭを使用する利
点が低くなった等の不具合を生じていた。スタティック
ＲＡＭのコストを下げるには多チップ構成とすることは
可能であるが、その場合でも依然として実装面積が大き
くなるという問題がある。
スタティックＲＡＭの記憶容量も大きいものが必要とな
っており、その結果、スタティックＲＡＭのコストが高
くなるばかりでなく、スタティックＲＡＭの回路基板上
に占める実装面積が大きくなり回路設計上の制約が多く
なり、また、大画面化によって液晶部分の消費電力が多
くなり、低電力消費のスタティックＲＡＭを使用する利
点が低くなった等の不具合を生じていた。スタティック
ＲＡＭのコストを下げるには多チップ構成とすることは
可能であるが、その場合でも依然として実装面積が大き
くなるという問題がある。
【０００８】本発明は、従来のこのような問題点を解決
するためになされたもので、液晶駆動回路を構成するセ
グメントドライバに加わる外部信号をそのまま利用して
回路上の設計変更の手間を省くとともに、実装面積の増
加をもたらすことなくセグメントドライバのデータ記憶
容量を増加させるようにすることを課題とする。
するためになされたもので、液晶駆動回路を構成するセ
グメントドライバに加わる外部信号をそのまま利用して
回路上の設計変更の手間を省くとともに、実装面積の増
加をもたらすことなくセグメントドライバのデータ記憶
容量を増加させるようにすることを課題とする。
【０００９】
【課題を解決するための手段】そのため、本発明の液晶
駆動回路では、ドットマトリックス形の液晶を構成する
各行電極に対してはコモンドライバが、各列電極に対し
てはセグメントドライバがそれぞれ設けられ、コモンド
ライバは、行電極の駆動タイミングをとるための同期パ
ルスを発生するとともに、この同期パルスに同期して行
電極を駆動する一方、セグメントドライバは、この同期
パルスを入力するとともに、この同期パルスに同期して
列電極を駆動するものである液晶駆動回路において、次
の構成を採る。
駆動回路では、ドットマトリックス形の液晶を構成する
各行電極に対してはコモンドライバが、各列電極に対し
てはセグメントドライバがそれぞれ設けられ、コモンド
ライバは、行電極の駆動タイミングをとるための同期パ
ルスを発生するとともに、この同期パルスに同期して行
電極を駆動する一方、セグメントドライバは、この同期
パルスを入力するとともに、この同期パルスに同期して
列電極を駆動するものである液晶駆動回路において、次
の構成を採る。
【００１０】すなわち、本発明では、セグメントドライ
バは、ダイナミックＲＡＭを内蔵するとともに、前記同
期パルスを入力してこれをレベル反転する反転回路を有
し、かつ、この反転回路の出力をダイナミックＲＡＭが
備えるＲＡＳオンリリフレッシュ端子に接続したことを
特徴としている。
バは、ダイナミックＲＡＭを内蔵するとともに、前記同
期パルスを入力してこれをレベル反転する反転回路を有
し、かつ、この反転回路の出力をダイナミックＲＡＭが
備えるＲＡＳオンリリフレッシュ端子に接続したことを
特徴としている。
【００１１】
【作用】上記構成によれば、従来のスタティックＲＡＭ
を使用していた場合に比べてダイナミックＲＡＭの方が
集積度が大きくとれて同じ記憶容量では実装面積も少な
くて済むので、液晶の大画面化にも十分に対応すること
ができる。しかも、コモンドライバで発生される同期パ
ルスをダイナミックＲＡＭのリフレッシュ信号として利
用できるため、回路設計を大幅に変更する必要もなく便
利である。
を使用していた場合に比べてダイナミックＲＡＭの方が
集積度が大きくとれて同じ記憶容量では実装面積も少な
くて済むので、液晶の大画面化にも十分に対応すること
ができる。しかも、コモンドライバで発生される同期パ
ルスをダイナミックＲＡＭのリフレッシュ信号として利
用できるため、回路設計を大幅に変更する必要もなく便
利である。
【００１２】
【実施例】図１本発明の実施例に係る液晶駆動回路のセ
グメントドライバ部分の構成を示すブロック図である。
グメントドライバ部分の構成を示すブロック図である。
【００１３】同図において、zはダイナミックＲＡＭ(以
下、ＤＲＡＭと表記する)で、図外の液晶のドット数に
対応する記憶容量を有している。x，yはこのＤＲＡＭz
に対する列デコーダおよび行デコーダ、pは図外のコモ
ンドライバとの間でアクセスされるデータの入出力を制
御するためのＩ／Ｏコントロール部、qはＤＲＡＭzから
読み出されたデータをラッチするセグメントデータラッ
チ部、r1〜rnはイクスクリューシブオアゲート、uはこ
れらのイクスクリューシブオアゲートr1〜rnを通過した
データに応じた各液晶レベル電圧を液晶の各列電極に出
力するためのセグメントデータ出力部である。
下、ＤＲＡＭと表記する)で、図外の液晶のドット数に
対応する記憶容量を有している。x，yはこのＤＲＡＭz
に対する列デコーダおよび行デコーダ、pは図外のコモ
ンドライバとの間でアクセスされるデータの入出力を制
御するためのＩ／Ｏコントロール部、qはＤＲＡＭzから
読み出されたデータをラッチするセグメントデータラッ
チ部、r1〜rnはイクスクリューシブオアゲート、uはこ
れらのイクスクリューシブオアゲートr1〜rnを通過した
データに応じた各液晶レベル電圧を液晶の各列電極に出
力するためのセグメントデータ出力部である。
【００１４】また、ＬＤＩＯは８ビットの表示用のデー
タを入出力するためのデータ入出力端子、ＬＣＫ１はデ
ータ入出力端子ＬＤＩＯを介してアクセスされるデータ
をラッチするためのラッチ信号の入力端子、Ｒ／Ｗは図
外のコモンドライバとの間でデータを入出力する場合の
入出力切換信号の入力端子である。また、ＬＣＥはチッ
プイネーブル信号の入力端子で、ローレベルの期間にＩ
／Ｏコントロール部pがアクティブとなる。ＡＸはＤＲ
ＡＭzの列方向(x方向)アドレスを指定するためのアドレ
ス信号の入力端子、ＡＹはＤＲＡＭzの行方向(y方向)ア
ドレスを指定するためのアドレス信号の入力端子で、こ
れらのアドレス入力端子ＡＸ，ＡＹに加わるアドレス信
号によって、ＤＲＡＭzに対するデータの書き込みある
いは読み出しアドレスが指定される。ＤＩＳは液晶の表
示のオン・オフ制御信号の入力端子で、ローレベルの期
間はセグメントデータラッチ部qにラッチされるセグメ
ントデータがリセットされる。ＬＣＫ２はＤＲＡＭzか
らの読み出される１行分のセグメントデータをセグメン
トデータラッチ部qにおいてラッチするためのラッチ信
号の入力端子であり、このラッチ信号は、図外のコモン
ドライバにおいて行電極の駆動タイミングをとるための
同期パルスが利用されている。また、ＦＲＭは液晶に直
流が継続して印加されると焼き付きを生じるので、これ
を防ぐために液晶に加わる電圧を周期的にレベル反転さ
せるための交流化信号の入力端子、ＶＥＥは基準電圧の
入力端子、Ｖiは液晶に対する動作電圧の入力端子、Ｓ1
〜Ｓｎは液晶に対するセグメントデータの出力端子であ
る。
タを入出力するためのデータ入出力端子、ＬＣＫ１はデ
ータ入出力端子ＬＤＩＯを介してアクセスされるデータ
をラッチするためのラッチ信号の入力端子、Ｒ／Ｗは図
外のコモンドライバとの間でデータを入出力する場合の
入出力切換信号の入力端子である。また、ＬＣＥはチッ
プイネーブル信号の入力端子で、ローレベルの期間にＩ
／Ｏコントロール部pがアクティブとなる。ＡＸはＤＲ
ＡＭzの列方向(x方向)アドレスを指定するためのアドレ
ス信号の入力端子、ＡＹはＤＲＡＭzの行方向(y方向)ア
ドレスを指定するためのアドレス信号の入力端子で、こ
れらのアドレス入力端子ＡＸ，ＡＹに加わるアドレス信
号によって、ＤＲＡＭzに対するデータの書き込みある
いは読み出しアドレスが指定される。ＤＩＳは液晶の表
示のオン・オフ制御信号の入力端子で、ローレベルの期
間はセグメントデータラッチ部qにラッチされるセグメ
ントデータがリセットされる。ＬＣＫ２はＤＲＡＭzか
らの読み出される１行分のセグメントデータをセグメン
トデータラッチ部qにおいてラッチするためのラッチ信
号の入力端子であり、このラッチ信号は、図外のコモン
ドライバにおいて行電極の駆動タイミングをとるための
同期パルスが利用されている。また、ＦＲＭは液晶に直
流が継続して印加されると焼き付きを生じるので、これ
を防ぐために液晶に加わる電圧を周期的にレベル反転さ
せるための交流化信号の入力端子、ＶＥＥは基準電圧の
入力端子、Ｖiは液晶に対する動作電圧の入力端子、Ｓ1
〜Ｓｎは液晶に対するセグメントデータの出力端子であ
る。
【００１５】そして、上記のデータ入出力端子ＬＤＩ
Ｏ、および各入力端子ＬＣＫ１，Ｒ／Ｗ，ＬＣＥ，Ａ
Ｘ，ＡＹ，ＤＩＳ，ＬＣＫ２，ＦＲＭ，ＶＥＥ，Ｖｉは
いずれも図外のコモンドライバに接続され、また、出力
端子Ｓ1〜Ｓnは液晶の行電極に個別に接続されている。
Ｏ、および各入力端子ＬＣＫ１，Ｒ／Ｗ，ＬＣＥ，Ａ
Ｘ，ＡＹ，ＤＩＳ，ＬＣＫ２，ＦＲＭ，ＶＥＥ，Ｖｉは
いずれも図外のコモンドライバに接続され、また、出力
端子Ｓ1〜Ｓnは液晶の行電極に個別に接続されている。
【００１６】さらに、この実施例では、入力端子ＬＣＫ
２から入力されるラッチ信号をレベル反転する反転回路
としてのインバータが設けられており、このインバータ
vの出力が行デコーダyを介してＤＲＡＭzに備えるＲＡ
Ｓオンリリフレッシュ端子に接続されている。
２から入力されるラッチ信号をレベル反転する反転回路
としてのインバータが設けられており、このインバータ
vの出力が行デコーダyを介してＤＲＡＭzに備えるＲＡ
Ｓオンリリフレッシュ端子に接続されている。
【００１７】上記構成のセグメントドライバにおいて、
ＤＲＡＭzにデータを格納する場合には、図外のコモン
ドライバから送られてくる８ビットのデータがデータ入
出力端子ＬＤＩＯを介してＩ／Ｏコントロール部pに加
わる。このとき、Ｉ／Ｏコントロール部pの入力端子Ｌ
ＣＥにローレベルのチップイネーブル信号が加わると、
Ｉ／Ｏコントロール部pがアクティブとなり、また、入
力端子Ｒ／Ｗにローレベルの入出力切換信号が加わるこ
とで、Ｉ／Ｏコントロール部pは書き込み動作モードと
なる。そして、コモンドライバから入力端子ＬＣＫ１に
ハイレベルのラッチ信号が入力されると、これに応答し
てＩ／Ｏコントロール部pに上記のデータがラッチされ
る。このラッチされたデータは、列デコーダxに出力さ
れる。
ＤＲＡＭzにデータを格納する場合には、図外のコモン
ドライバから送られてくる８ビットのデータがデータ入
出力端子ＬＤＩＯを介してＩ／Ｏコントロール部pに加
わる。このとき、Ｉ／Ｏコントロール部pの入力端子Ｌ
ＣＥにローレベルのチップイネーブル信号が加わると、
Ｉ／Ｏコントロール部pがアクティブとなり、また、入
力端子Ｒ／Ｗにローレベルの入出力切換信号が加わるこ
とで、Ｉ／Ｏコントロール部pは書き込み動作モードと
なる。そして、コモンドライバから入力端子ＬＣＫ１に
ハイレベルのラッチ信号が入力されると、これに応答し
てＩ／Ｏコントロール部pに上記のデータがラッチされ
る。このラッチされたデータは、列デコーダxに出力さ
れる。
【００１８】続いて、ＤＲＡＭzの列方向(x方向)アドレ
スを指定するためのアドレス信号が列デコーダxのアド
レス入力端子ＡＸに、ＤＲＡＭzの行方向(y方向)アドレ
スを指定するためのアドレス信号がアドレス入力端ＡＹ
にそれぞれ加わると、各列デコーダxと行デコーダyは、
これらの入力端子ＡＸ，ＡＹに加わるアドレス信号をデ
コードしてＤＲＡＭzへのデータの格納位置を指定する
ので、その指定されたアドレス位置にデータが格納され
る。
スを指定するためのアドレス信号が列デコーダxのアド
レス入力端子ＡＸに、ＤＲＡＭzの行方向(y方向)アドレ
スを指定するためのアドレス信号がアドレス入力端ＡＹ
にそれぞれ加わると、各列デコーダxと行デコーダyは、
これらの入力端子ＡＸ，ＡＹに加わるアドレス信号をデ
コードしてＤＲＡＭzへのデータの格納位置を指定する
ので、その指定されたアドレス位置にデータが格納され
る。
【００１９】また、ＤＲＡＭzに格納されたデータを液
晶に出力する場合には、図外のコモンドライバからＤＲ
ＡＭzの行方向(y方向)アドレスを指定するためのアドレ
ス信号がアドレス入力端ＡＹにそれぞれ加わることで、
行デコーダyは、その入力端子ＡＹに加わるアドレス信
号をデコードして、ＤＲＡＭzの１行分のデータの読み
出しアドレスを指定するので、ＤＲＡＭzからはその指
定された１行分のデータが読み出されてセグメントデー
タラッチ部qに出力される。このとき、セグメントデー
タラッチ部qに入力端子ＤＩＳを介してハイレベルの液
晶表示のオン制御信号が加わっていれば、次に、図外の
コモンドライバにおいて行電極の駆動タイミングをとる
ための同期パルスが入力端子ＬＣＫ２を介してセグメン
トデータラッチ部qにラッチ信号として入力されると、
ＤＲＡＭzからの１行分のセグメントデータがラッチさ
れる。次に、イクスクリューシブオアゲートr1〜rnに入
力端子ＦＲＭを介して交流化信号が加わることで、セグ
メントデータラッチ部qでラッチされたデータが一定周
期でレベル反転されて出力され、これらのデータがセグ
メントデータ出力部uに入力される。セグメントデータ
出力部uでは、この入力されるデータに応じて液晶に対
する動作電圧Ｖiをそれぞれ選択して出力し、その電圧
が出力端子Ｓ1〜Ｓnを介して液晶の各列電極に加わる。
晶に出力する場合には、図外のコモンドライバからＤＲ
ＡＭzの行方向(y方向)アドレスを指定するためのアドレ
ス信号がアドレス入力端ＡＹにそれぞれ加わることで、
行デコーダyは、その入力端子ＡＹに加わるアドレス信
号をデコードして、ＤＲＡＭzの１行分のデータの読み
出しアドレスを指定するので、ＤＲＡＭzからはその指
定された１行分のデータが読み出されてセグメントデー
タラッチ部qに出力される。このとき、セグメントデー
タラッチ部qに入力端子ＤＩＳを介してハイレベルの液
晶表示のオン制御信号が加わっていれば、次に、図外の
コモンドライバにおいて行電極の駆動タイミングをとる
ための同期パルスが入力端子ＬＣＫ２を介してセグメン
トデータラッチ部qにラッチ信号として入力されると、
ＤＲＡＭzからの１行分のセグメントデータがラッチさ
れる。次に、イクスクリューシブオアゲートr1〜rnに入
力端子ＦＲＭを介して交流化信号が加わることで、セグ
メントデータラッチ部qでラッチされたデータが一定周
期でレベル反転されて出力され、これらのデータがセグ
メントデータ出力部uに入力される。セグメントデータ
出力部uでは、この入力されるデータに応じて液晶に対
する動作電圧Ｖiをそれぞれ選択して出力し、その電圧
が出力端子Ｓ1〜Ｓnを介して液晶の各列電極に加わる。
【００２０】上記の一連の動作中において、前述したよ
うに、図外のコモンドライバにおいて行電極の駆動タイ
ミングをとるための同期パルスが入力端子ＬＣＫ２を介
してセグメントデータラッチ部qにラッチ信号として入
力されるが、このラッチ信号は、図２に示すように、イ
ンバータvによりレベル反転され、このレベル反転され
た信号が行デコーダyを介してＤＲＡＭzのリフレッシュ
端子に加わる。このとき、図外のコモンドライバからは
アドレス入力端子ＡＹを介して行指定のアドレス信号が
行デコーダyに加わり、また、データ入力端子ＬＤＩＯ
への入力はハイレベルに設定されるので、これによりイ
ンバータvの出力の立ち上がりのタイミングで１行分ず
つ順次ＤＲＡＭzはリフレッシュされることになる。
うに、図外のコモンドライバにおいて行電極の駆動タイ
ミングをとるための同期パルスが入力端子ＬＣＫ２を介
してセグメントデータラッチ部qにラッチ信号として入
力されるが、このラッチ信号は、図２に示すように、イ
ンバータvによりレベル反転され、このレベル反転され
た信号が行デコーダyを介してＤＲＡＭzのリフレッシュ
端子に加わる。このとき、図外のコモンドライバからは
アドレス入力端子ＡＹを介して行指定のアドレス信号が
行デコーダyに加わり、また、データ入力端子ＬＤＩＯ
への入力はハイレベルに設定されるので、これによりイ
ンバータvの出力の立ち上がりのタイミングで１行分ず
つ順次ＤＲＡＭzはリフレッシュされることになる。
【００２１】
【発明の効果】本発明によれば、液晶駆動回路を構成す
るセグメントドライバに加わる外部信号をそのままダイ
ナミックＲＡＭのリフレッシュ信号に利用できるので、
回路上の設計変更の手間を省くことがてきる。しかも、
従来のスタティックＲＡＭを使用する場合に比べて集積
度が大きいので、実装面積の増加をもたらすことなくセ
グメントドライバのデータ記憶容量を増加させることが
できるので、液晶の大画面化にも十分に対応できるよう
になる。
るセグメントドライバに加わる外部信号をそのままダイ
ナミックＲＡＭのリフレッシュ信号に利用できるので、
回路上の設計変更の手間を省くことがてきる。しかも、
従来のスタティックＲＡＭを使用する場合に比べて集積
度が大きいので、実装面積の増加をもたらすことなくセ
グメントドライバのデータ記憶容量を増加させることが
できるので、液晶の大画面化にも十分に対応できるよう
になる。
【図１】本発明の実施例に係る液晶駆動回路のセグメン
トドライバ部分の構成を示すブロック図である。
トドライバ部分の構成を示すブロック図である。
【図２】図１の装置の動作説明に供するタイミングチャ
ートである。
ートである。
【図３】ドットマトリックス形の液晶を駆動する液晶駆
動回路の一般な構成を示すブロック図である。
動回路の一般な構成を示すブロック図である。
z…ダイナミックＲＡＭ、v…反転回路(インバータ)、x
…列デコーダ、y…行デコーダ。
…列デコーダ、y…行デコーダ。
Claims (1)
- 【請求項１】 ドットマトリックス形の液晶を構成する
各行電極に対してはコモンドライバが、各列電極に対し
てはセグメントドライバがそれぞれ設けられ、前記コモ
ンドライバは、行電極の駆動タイミングをとるための同
期パルスを発生するとともに、この同期パルスに同期し
て行電極を駆動する一方、前記セグメントドライバは、
この同期パルスを入力するとともに、この同期パルスに
同期して列電極を駆動するものである液晶駆動回路にお
いて、 前記セグメントドライバは、ダイナミックＲＡＭを内蔵
するとともに、前記同期パルスを入力してこれをレベル
反転する反転回路を有し、かつ、この反転回路の出力を
前記ダイナミックＲＡＭが備えるＲＡＳオンリリフレッ
シュ端子に接続したことを特徴とする液晶駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11755392A JPH05313127A (ja) | 1992-05-11 | 1992-05-11 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11755392A JPH05313127A (ja) | 1992-05-11 | 1992-05-11 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313127A true JPH05313127A (ja) | 1993-11-26 |
Family
ID=14714666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11755392A Pending JPH05313127A (ja) | 1992-05-11 | 1992-05-11 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873910A (en) * | 1988-03-08 | 1989-10-17 | Yamaha Corporation | Drum foot pedal apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6275494A (ja) * | 1985-09-28 | 1987-04-07 | 株式会社東芝 | 液晶表示制御装置 |
| JPH01178997A (ja) * | 1987-12-29 | 1989-07-17 | Hitachi Ltd | 表示制御装置 |
-
1992
- 1992-05-11 JP JP11755392A patent/JPH05313127A/ja active Pending
Patent Citations (2)
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| JPS6275494A (ja) * | 1985-09-28 | 1987-04-07 | 株式会社東芝 | 液晶表示制御装置 |
| JPH01178997A (ja) * | 1987-12-29 | 1989-07-17 | Hitachi Ltd | 表示制御装置 |
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