JPH05307465A - 乗算剰余演算装置 - Google Patents
乗算剰余演算装置Info
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- JPH05307465A JPH05307465A JP4091312A JP9131292A JPH05307465A JP H05307465 A JPH05307465 A JP H05307465A JP 4091312 A JP4091312 A JP 4091312A JP 9131292 A JP9131292 A JP 9131292A JP H05307465 A JPH05307465 A JP H05307465A
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Abstract
(57)【要約】
【構成】レジスタ１０１，１０２の乗数をレジスタ１０
６，１０７に被乗数をレジスタ１０５に２のｎ乗から除
数を減した値を格納し、レジスタ１０６，１０７に０を
格納する。ビット抽出手段１０８は第１〜ｎステップ毎
にレジスタ１０１，１０２のビットを第ｎ−１〜０ビッ
トまで取り出し２つのビットの和を出力する。乗算手段
１１３，１１４は２つのビットの和にレジスタ１０３，
１０４で乗した値をそれぞれ出力し、遅延加算１０９，
１１０で第ｎ−３ビット以上の部分１２１，１２２を近
似除算回路１１６と遅延加算器１１１とに出力する。補
正回路１１２は、遅延加算器１１１からの入力を補正し
てレジスタ１０６，１０７に書き込む。以上の動作を第
１ステップから第ｎ＋５ステップまでｎ＋５回繰り返
す。 【効果】小規模なハードウェアと少ない実行ステップ
で、暗号などで有用な乗算剰余演算を高速に演算するこ
とができる。
６，１０７に被乗数をレジスタ１０５に２のｎ乗から除
数を減した値を格納し、レジスタ１０６，１０７に０を
格納する。ビット抽出手段１０８は第１〜ｎステップ毎
にレジスタ１０１，１０２のビットを第ｎ−１〜０ビッ
トまで取り出し２つのビットの和を出力する。乗算手段
１１３，１１４は２つのビットの和にレジスタ１０３，
１０４で乗した値をそれぞれ出力し、遅延加算１０９，
１１０で第ｎ−３ビット以上の部分１２１，１２２を近
似除算回路１１６と遅延加算器１１１とに出力する。補
正回路１１２は、遅延加算器１１１からの入力を補正し
てレジスタ１０６，１０７に書き込む。以上の動作を第
１ステップから第ｎ＋５ステップまでｎ＋５回繰り返
す。 【効果】小規模なハードウェアと少ない実行ステップ
で、暗号などで有用な乗算剰余演算を高速に演算するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は乗算剰余演算装置に関
し、特に暗号装置などにおける大きな整数の乗算剰余演
算を行う乗算剰余演算装置に関する。
し、特に暗号装置などにおける大きな整数の乗算剰余演
算を行う乗算剰余演算装置に関する。
【０００２】
【従来の技術】従来の乗算剰余演算装置において、大き
な整数の乗算剰余演算には多くの方法が提案されている
が、ブリッケル（Ｅ．Ｆ．Ｂｒｉｃｋｅｌｌ）の方法と
ギブソン（Ｊ．Ｋ．Ｇｉｂｓｏｎ）の方法とがある。前
者は１９８２年のクリプト８２（ＣＲＹＰＴＯ’８２）
のプロシーディングスに掲載のブリッケルの論文“ＡＦ
ＡＳＴ ＭＯＤＵＬＡＲ ＭＵＬＴＩＰＬＩＣＡＴＩＯ
Ｎ ＡＬＧＯＲＩＴＨＭ ＷＩＴＨ ＡＰＰＬＩＣＡＴ
ＩＯＮＳ ＴＯ ＴＷＯ ＫＥＹ ＣＲＹＰＴＧＲＡＰ
ＨＹ”に記載され、簡単なハードウェアと少ない実行ス
テップで乗算剰余を計算する演算アルゴリズムである。
後者のギブソンは、１９８８年のビット第２８号に記載
の論文、“Ａ ＧＥＮＥＲＡＬＩＳＡＴＩＯＮ ＯＦ
ＢＲＩＣＫＥＬＬ’Ｓ ＡＬＧＯＲＩＴＨＭ ＦＯＲ
ＦＡＳＴ ＭＯＤＵＬＡＲ ＭＵＬＴＩＰＬＩＣＡＴＩ
ＯＮ”においてアルゴリズムに新たに補正手段を導入
し、実行ステップ数とハードウェア規模の縮小を行っ
た。ギブソンは、この装置の実現に、ｎ＋８ビットのレ
ジスタと、ｎ＋８回の実行ステップを用いていた。
な整数の乗算剰余演算には多くの方法が提案されている
が、ブリッケル（Ｅ．Ｆ．Ｂｒｉｃｋｅｌｌ）の方法と
ギブソン（Ｊ．Ｋ．Ｇｉｂｓｏｎ）の方法とがある。前
者は１９８２年のクリプト８２（ＣＲＹＰＴＯ’８２）
のプロシーディングスに掲載のブリッケルの論文“ＡＦ
ＡＳＴ ＭＯＤＵＬＡＲ ＭＵＬＴＩＰＬＩＣＡＴＩＯ
Ｎ ＡＬＧＯＲＩＴＨＭ ＷＩＴＨ ＡＰＰＬＩＣＡＴ
ＩＯＮＳ ＴＯ ＴＷＯ ＫＥＹ ＣＲＹＰＴＧＲＡＰ
ＨＹ”に記載され、簡単なハードウェアと少ない実行ス
テップで乗算剰余を計算する演算アルゴリズムである。
後者のギブソンは、１９８８年のビット第２８号に記載
の論文、“Ａ ＧＥＮＥＲＡＬＩＳＡＴＩＯＮ ＯＦ
ＢＲＩＣＫＥＬＬ’Ｓ ＡＬＧＯＲＩＴＨＭ ＦＯＲ
ＦＡＳＴ ＭＯＤＵＬＡＲ ＭＵＬＴＩＰＬＩＣＡＴＩ
ＯＮ”においてアルゴリズムに新たに補正手段を導入
し、実行ステップ数とハードウェア規模の縮小を行っ
た。ギブソンは、この装置の実現に、ｎ＋８ビットのレ
ジスタと、ｎ＋８回の実行ステップを用いていた。
【０００３】
【発明が解決しようとする課題】上述した従来の乗算剰
余演算装置において、ギブソンは、装置の実現にはレジ
スタ長と実行ステップ数ともにｎ＋８を使用したが、詳
細な解析により、これがｎ＋５で十分であり、不必要な
構成を含んでいたため、実行ステップ数とハードウェア
規模の両方に無駄が生じていた。
余演算装置において、ギブソンは、装置の実現にはレジ
スタ長と実行ステップ数ともにｎ＋８を使用したが、詳
細な解析により、これがｎ＋５で十分であり、不必要な
構成を含んでいたため、実行ステップ数とハードウェア
規模の両方に無駄が生じていた。
【０００４】また、従来例では第２の遅延加算の出力か
ら近似除算を行っていたため、近似除算を行う間、他の
回路がその結果待ち状態になって無駄が生じてしまうと
いう問題がある。
ら近似除算を行っていたため、近似除算を行う間、他の
回路がその結果待ち状態になって無駄が生じてしまうと
いう問題がある。
【０００５】本発明の目的は、不要であったレジスタ長
の一部を取り除くことにより、より少ない実行ステップ
数とハードウェア規模で同等の演算を行い、更に遅延零
加算回路を導入することにより、第１及び第２の遅延加
算の実行中に、平行して近似除算を行うことを可能と
し、１ステップに要する通過回路数を削減し、演算の高
速化をはかった乗算剰余演算装置を提供することにあ
る。
の一部を取り除くことにより、より少ない実行ステップ
数とハードウェア規模で同等の演算を行い、更に遅延零
加算回路を導入することにより、第１及び第２の遅延加
算の実行中に、平行して近似除算を行うことを可能と
し、１ステップに要する通過回路数を削減し、演算の高
速化をはかった乗算剰余演算装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明の乗算剰余演算装
置は、５つのｎビットの整数の入力と２つのｎビットの
整数の出力とを有し第４の入力整数と第５の入力整数が
ともに２のｎ−１乗以下であるとき第１出力と第２出力
との和が第１の入力整数と第２の入力整数の和と第３の
入力整数と前記第４の入力整数の和との積を２のｎ乗と
前記第５の入力整数との差で除した剰余あるいは前記剰
余に２のｎ乗と前記第５の入力整数との差を加算した値
のどちらかに等しくなるような乗算剰余演算装置であっ
て、前記第１，第２，第３，第４および第５の入力整数
をそれぞれ格納するｎビットの第１，第２，第３，第４
および第５の記憶手段と、作業用および演算結果の格納
に使用するｎ＋５ビットの第６および第７の記憶手段
と、第１回ステップから第ｎ回ステップまで前記第１の
記憶手段および第２の記憶手段それぞれから最上位の第
ｎ−１ビットから最下位の第０ビットまでの１ビットず
つ順次取り出してこの２つのビットの値を和を出力し第
ｎ＋１ステップ以降は０を出力するビット抽出手段と、
前記ビット抽出手段の出力が０のとき０を、１のとき前
記第４の記憶手段の値を、２のとき前記第４の手段の値
を１ビット左シフトした値をそれぞれ出力する第１の演
算手段と、前記ビット抽出手段の出力が０のとき０を、
１のとき前記第３の記憶手段の値を、２のとき前記第３
の記憶手段の値を１ビット左シフトした値をそれぞれ出
力する第２の乗算手段と、前記第６の記憶手段の内容を
１ビット左シフトした値を第１入力とし前記第７の記憶
手段の内容を１ビット左シフトした値を第２入力とし前
記第１の乗算手段の出力を第３入力とし前記第１入力と
第２入力との排他的論理和を第１中間値とし前記第１入
力と第２入力との論理積を１ビット左シフトした値を第
２中間値とし、前記第２中間値と第３入力との論理和を
第３中間値とし前記１中間値と第３中間値との排他的論
理和を第１出力に出力し、前記第１中間値と第３中間値
との論理積を１ビット左シフトした値を第２出力として
出力する第１の遅延加算手段と、前記第１の遅延加算手
段の第１出力を第１入力とし前記第１の遅延加算手段の
第２出力を第２入力とし前記第２の乗算手段の出力を第
３入力とし前記第１入力と第２入力との排他的論理和を
第１中間値とし前記第１入力と第２入力との論理積を１
ビット左シフトした値を第２中間値とし前記第２中間値
と第３入力との論理和を第３中間値とし前記第１中間値
と第３中間値との排他的論理和を第１出力に出力し前記
第１中間値と第３中間値との論理席を１ビット左シフト
した値を第２出力として出力する第２の遅延加算手段
と、前記第２の遅延加算手段の第１出力の第ｎ−３ビッ
ト以上の部分を第１入力とし前記第２の遅延加算手段の
第２出力の第ｎ−３ビット以上の部分を第２入力とし前
記第５の記憶手段の第ｎ−３ビット以上の部分を第３入
力とし前記第１入力と第３入力との排他的論理和を１ビ
ット左シフトした値を第１中間値とし前記第１入力と第
３入力との論理積を第２中間値とし前記第２中間値と第
２入力との論理和を第３中間値とし前記第１中間値と第
３中間値との排他的論理和を１ビット右シフトした値を
第４中間値とし前記第１中間値と第３中間値との論理積
を第５中間値とし前記第４中間値と第５中間値との和を
１ビット右シフトした値を第６中間値とし前記第３入力
を１ビット左シフトした値を第１０中間値とし前記第１
入力と第１０中間値との排他的論理和を１ビット右シフ
トした値を第１１中間値とし前記第１入力と第３入力と
の論理積を第１２中間値とし前記第１２中間値と第２入
力との論理和を第１３中間値とし前記第１１中間値と第
１３中間値との排他的論理和を１ビット右シフトした値
を第１４中間値とし、前記第１１中間値と第１３中間値
との論理積を第１５中間値とし前記第１４中間値と第１
５中間値との和を１ビット右シフトした値を第１６中間
値とし第１６中間値が２に等しいとき２を前記第１６中
間値が１に等しいとき１をどちらでもないとき０を出力
する近似除算手段と、前記近似除算手段の出力が０のと
きは０を１のときは第５の記憶手段の値を５ビット左シ
フトした値を２のときは第５の記憶手段の値を６ビット
左シフトした値をそれぞれ出力する第３の乗算手段と、
前記第２の遅延加算手段の第１出力を第１入力とし前記
第２の遅延加算手段の第２出力を第２入力とし前記第３
の乗算手段の出力を第３入力とし前記第１入力と第２入
力との排他的論理和を第１中間値とし前記第１入力と第
２入力との論理積を１ビット左シフトした値を第２中間
値とし前記第２中間値と第３入力との論理和を第３中間
値とし前記第１中間値と第３中間値との排他的論理和を
第１出力に出力し前記第１中間値と第３中間値との論理
積を１ビット左シフトした値を第２出力に出力する第３
の遅延加算手段と、前記第３の遅延加算手段の第１出力
の第ｎ＋４ビットとの排他的論理和を中間値とし前記第
３の遅延加算器の第１出力の下位ｎ＋５ビットの第ｎ＋
４ビットのみ前記中間値で置き換えた値を第１出力と
し、前記第３の遅延加算器の第２出力の下位ｎ＋５ビッ
トの第ｎ＋４ビットのみを０に置き換えた値を第２出力
とする補正手段とを具備し、演算の開始時において、前
記第１の記憶手段に第１の入力整数を第２の記憶手段に
第２の入力整数を第３の記憶手段に第３の入力整数を第
４の記憶手段に第４の入力整数を第５の記憶手段に第５
の入力整数を第６の記憶手段に０を第７の記憶手段に０
をそれぞれ格納し前記第６の記憶手段と第７の記憶手段
への値の格納により前記補正手段の第１の出力と第２の
出力とをそれぞれ前記第６の記憶手段と第７の記憶手段
に格納することをｎ＋５回繰り返し第ｎ＋５ステップが
終了した時点で前記第６の記憶手段の内容を第１の出力
とし前記第７の記憶手段の内容を第２の出力とすること
を特徴とする。また、前記第６の記憶手段の第ｎ−６ビ
ット以上の部分を第１入力とし前記第７の記憶手段の第
ｎ−６ビット以上の部分を第２入力とし前記第１入力と
第２入力の排他的論理和を１ビット右シフトしたものを
第１中間値とし前記第１入力と第２入力の論理積を第２
中間値とし前記第１中間値と第２中間値の排他的論理和
を１ビット右シフトしたものを第１出力とし前記第１中
間値と第２中間値の論理積を第２出力とする遅延零加算
手段を具備し、前記近似除算手段の第１入力と第２入力
を前記遅延零加算手段のそれぞれ第１出力と第２出力と
で置き換えることを特徴とする。
置は、５つのｎビットの整数の入力と２つのｎビットの
整数の出力とを有し第４の入力整数と第５の入力整数が
ともに２のｎ−１乗以下であるとき第１出力と第２出力
との和が第１の入力整数と第２の入力整数の和と第３の
入力整数と前記第４の入力整数の和との積を２のｎ乗と
前記第５の入力整数との差で除した剰余あるいは前記剰
余に２のｎ乗と前記第５の入力整数との差を加算した値
のどちらかに等しくなるような乗算剰余演算装置であっ
て、前記第１，第２，第３，第４および第５の入力整数
をそれぞれ格納するｎビットの第１，第２，第３，第４
および第５の記憶手段と、作業用および演算結果の格納
に使用するｎ＋５ビットの第６および第７の記憶手段
と、第１回ステップから第ｎ回ステップまで前記第１の
記憶手段および第２の記憶手段それぞれから最上位の第
ｎ−１ビットから最下位の第０ビットまでの１ビットず
つ順次取り出してこの２つのビットの値を和を出力し第
ｎ＋１ステップ以降は０を出力するビット抽出手段と、
前記ビット抽出手段の出力が０のとき０を、１のとき前
記第４の記憶手段の値を、２のとき前記第４の手段の値
を１ビット左シフトした値をそれぞれ出力する第１の演
算手段と、前記ビット抽出手段の出力が０のとき０を、
１のとき前記第３の記憶手段の値を、２のとき前記第３
の記憶手段の値を１ビット左シフトした値をそれぞれ出
力する第２の乗算手段と、前記第６の記憶手段の内容を
１ビット左シフトした値を第１入力とし前記第７の記憶
手段の内容を１ビット左シフトした値を第２入力とし前
記第１の乗算手段の出力を第３入力とし前記第１入力と
第２入力との排他的論理和を第１中間値とし前記第１入
力と第２入力との論理積を１ビット左シフトした値を第
２中間値とし、前記第２中間値と第３入力との論理和を
第３中間値とし前記１中間値と第３中間値との排他的論
理和を第１出力に出力し、前記第１中間値と第３中間値
との論理積を１ビット左シフトした値を第２出力として
出力する第１の遅延加算手段と、前記第１の遅延加算手
段の第１出力を第１入力とし前記第１の遅延加算手段の
第２出力を第２入力とし前記第２の乗算手段の出力を第
３入力とし前記第１入力と第２入力との排他的論理和を
第１中間値とし前記第１入力と第２入力との論理積を１
ビット左シフトした値を第２中間値とし前記第２中間値
と第３入力との論理和を第３中間値とし前記第１中間値
と第３中間値との排他的論理和を第１出力に出力し前記
第１中間値と第３中間値との論理席を１ビット左シフト
した値を第２出力として出力する第２の遅延加算手段
と、前記第２の遅延加算手段の第１出力の第ｎ−３ビッ
ト以上の部分を第１入力とし前記第２の遅延加算手段の
第２出力の第ｎ−３ビット以上の部分を第２入力とし前
記第５の記憶手段の第ｎ−３ビット以上の部分を第３入
力とし前記第１入力と第３入力との排他的論理和を１ビ
ット左シフトした値を第１中間値とし前記第１入力と第
３入力との論理積を第２中間値とし前記第２中間値と第
２入力との論理和を第３中間値とし前記第１中間値と第
３中間値との排他的論理和を１ビット右シフトした値を
第４中間値とし前記第１中間値と第３中間値との論理積
を第５中間値とし前記第４中間値と第５中間値との和を
１ビット右シフトした値を第６中間値とし前記第３入力
を１ビット左シフトした値を第１０中間値とし前記第１
入力と第１０中間値との排他的論理和を１ビット右シフ
トした値を第１１中間値とし前記第１入力と第３入力と
の論理積を第１２中間値とし前記第１２中間値と第２入
力との論理和を第１３中間値とし前記第１１中間値と第
１３中間値との排他的論理和を１ビット右シフトした値
を第１４中間値とし、前記第１１中間値と第１３中間値
との論理積を第１５中間値とし前記第１４中間値と第１
５中間値との和を１ビット右シフトした値を第１６中間
値とし第１６中間値が２に等しいとき２を前記第１６中
間値が１に等しいとき１をどちらでもないとき０を出力
する近似除算手段と、前記近似除算手段の出力が０のと
きは０を１のときは第５の記憶手段の値を５ビット左シ
フトした値を２のときは第５の記憶手段の値を６ビット
左シフトした値をそれぞれ出力する第３の乗算手段と、
前記第２の遅延加算手段の第１出力を第１入力とし前記
第２の遅延加算手段の第２出力を第２入力とし前記第３
の乗算手段の出力を第３入力とし前記第１入力と第２入
力との排他的論理和を第１中間値とし前記第１入力と第
２入力との論理積を１ビット左シフトした値を第２中間
値とし前記第２中間値と第３入力との論理和を第３中間
値とし前記第１中間値と第３中間値との排他的論理和を
第１出力に出力し前記第１中間値と第３中間値との論理
積を１ビット左シフトした値を第２出力に出力する第３
の遅延加算手段と、前記第３の遅延加算手段の第１出力
の第ｎ＋４ビットとの排他的論理和を中間値とし前記第
３の遅延加算器の第１出力の下位ｎ＋５ビットの第ｎ＋
４ビットのみ前記中間値で置き換えた値を第１出力と
し、前記第３の遅延加算器の第２出力の下位ｎ＋５ビッ
トの第ｎ＋４ビットのみを０に置き換えた値を第２出力
とする補正手段とを具備し、演算の開始時において、前
記第１の記憶手段に第１の入力整数を第２の記憶手段に
第２の入力整数を第３の記憶手段に第３の入力整数を第
４の記憶手段に第４の入力整数を第５の記憶手段に第５
の入力整数を第６の記憶手段に０を第７の記憶手段に０
をそれぞれ格納し前記第６の記憶手段と第７の記憶手段
への値の格納により前記補正手段の第１の出力と第２の
出力とをそれぞれ前記第６の記憶手段と第７の記憶手段
に格納することをｎ＋５回繰り返し第ｎ＋５ステップが
終了した時点で前記第６の記憶手段の内容を第１の出力
とし前記第７の記憶手段の内容を第２の出力とすること
を特徴とする。また、前記第６の記憶手段の第ｎ−６ビ
ット以上の部分を第１入力とし前記第７の記憶手段の第
ｎ−６ビット以上の部分を第２入力とし前記第１入力と
第２入力の排他的論理和を１ビット右シフトしたものを
第１中間値とし前記第１入力と第２入力の論理積を第２
中間値とし前記第１中間値と第２中間値の排他的論理和
を１ビット右シフトしたものを第１出力とし前記第１中
間値と第２中間値の論理積を第２出力とする遅延零加算
手段を具備し、前記近似除算手段の第１入力と第２入力
を前記遅延零加算手段のそれぞれ第１出力と第２出力と
で置き換えることを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図、図２は
本発明の第２の実施例のブロック図、図３は本実施例の
遅延加算回路のブロック図、図４は本実施例の近似除算
回路のブロック図、図５は本実施例の遅延零加算回路の
ブロック図である。
る。図１は本発明の第１の実施例のブロック図、図２は
本発明の第２の実施例のブロック図、図３は本実施例の
遅延加算回路のブロック図、図４は本実施例の近似除算
回路のブロック図、図５は本実施例の遅延零加算回路の
ブロック図である。
【０００８】本実施例において、２つの整数の組から成
り、第１の整数と、第２の整数を１ビット左シフトした
値との論理積が０であるような整数を遅延キャリー整数
と呼ぶ。これらの２つの整数の和を、その遅延キャリー
整数の値とする。遅延加算では、遅延キャリー整数１組
と、通常の整数を１つ入力し、遅延キャリー整数を１組
出力する。図３の遅延加算回路では、遅延キャリー整数
の第１整数，第２整数，通常整数をそれぞれ第１入力，
第２入力，第３入力に入力すると、第１出力と第２出力
に、それぞれ遅延キャリー整数の第１整数と第２整数が
出力され、出力された遅延キャリー整数の値は、入力さ
れた遅延キャリー整数と値と、入力された通常の整数の
値の和に等しくなる。すなわち、入力である通常整数と
遅延キャリー整数の第１整数と第２整数の３つの和は、
出力の遅延キャリー整数の第１整数と第２整数の和に等
しいということである。通常の加算器では、キャリー
（繰り上がり）の伝搬があるため、入力信号は最悪の場
合ビット数ｎに比例する回路を通過して出力される。し
かし遅延加算器では、入力信号は出力までたかだか３つ
の回路しか通過しない。
り、第１の整数と、第２の整数を１ビット左シフトした
値との論理積が０であるような整数を遅延キャリー整数
と呼ぶ。これらの２つの整数の和を、その遅延キャリー
整数の値とする。遅延加算では、遅延キャリー整数１組
と、通常の整数を１つ入力し、遅延キャリー整数を１組
出力する。図３の遅延加算回路では、遅延キャリー整数
の第１整数，第２整数，通常整数をそれぞれ第１入力，
第２入力，第３入力に入力すると、第１出力と第２出力
に、それぞれ遅延キャリー整数の第１整数と第２整数が
出力され、出力された遅延キャリー整数の値は、入力さ
れた遅延キャリー整数と値と、入力された通常の整数の
値の和に等しくなる。すなわち、入力である通常整数と
遅延キャリー整数の第１整数と第２整数の３つの和は、
出力の遅延キャリー整数の第１整数と第２整数の和に等
しいということである。通常の加算器では、キャリー
（繰り上がり）の伝搬があるため、入力信号は最悪の場
合ビット数ｎに比例する回路を通過して出力される。し
かし遅延加算器では、入力信号は出力までたかだか３つ
の回路しか通過しない。
【０００９】さて、基本的な乗算の方法は、乗数のビッ
トを１ビットずつ取り出し、該ビットの値と被乗数との
積を、レジスタを２倍にしながら累加算していくという
一般の二進数の筆算と同じやりかたである。ただ、乗算
を２本に分割しているため、ビットの取り出しでは２本
から１ビットずつ取り出して加算する手段を要し、同じ
く被乗数も２本に分割しているため、第１の遅延加算回
路１０９と第２の遅延加算回路１１０とを用いて２回に
分けて加算を行っている。なお、乗数、被乗数を２本に
分割している理由は、本装置の出力をそのまま入力に還
元することを容易にするためである。これは乗算剰余演
算を組み合わせた演算を行う場合に都合がよい。
トを１ビットずつ取り出し、該ビットの値と被乗数との
積を、レジスタを２倍にしながら累加算していくという
一般の二進数の筆算と同じやりかたである。ただ、乗算
を２本に分割しているため、ビットの取り出しでは２本
から１ビットずつ取り出して加算する手段を要し、同じ
く被乗数も２本に分割しているため、第１の遅延加算回
路１０９と第２の遅延加算回路１１０とを用いて２回に
分けて加算を行っている。なお、乗数、被乗数を２本に
分割している理由は、本装置の出力をそのまま入力に還
元することを容易にするためである。これは乗算剰余演
算を組み合わせた演算を行う場合に都合がよい。
【００１０】第１，第２，第３，第４，第５，第６およ
び第７の記憶手段としてのレジスタ１０１〜１０７に格
納されている値をそれぞれＡＬ，ＡＨ，ＢＨ，Ｋ，Ｄ
Ｌ，ＤＨとする。また、剰余演算の除数となるのは２の
ｎ乗からＫを減じた差であり、この値をＣとおく。Ｄ
Ｌ，ＤＨには最初に０が格納され、以後部分積が順次累
加算されていく。第２の遅延加算回路１１０の出力は、
乗数ＡＬ，ＡＨの対応ビットの和と、２つの被乗数ＢＬ
とＢＨのそれぞれとの積を、ＤＬ，ＤＨを２倍した値に
遅延加算した結果の遅延キャリー整数表現となってい
る。ここで、遅延キャリー整数の第１整数，第２整数を
それぞれＷＬ，ＷＨとする。第３の遅延加算回路１１１
では、ＷＬ＋ＷＨをＣで除した剰余を求める。剰余を求
めるために、近似除算回路１１６から出力される商を用
いる。この商は０，１，２のいずれかとなることが、数
学的に証明されている。そこで、近似除算回路１１６が
商を求めるための基本的な考え方は、ＷＬ＋ＷＨからＣ
の２倍を減じた差の符号を調べ、それが正であれば商は
２、でなければＷＬ＋ＷＨからＣを減じた差の符号を調
べ、それが正であれば商は１、でなければ商は０である
とするのである。遅延加算の性質により、下位ビットの
値が上位に伝搬しないため、これらの検査は上位数ビッ
トのみを用いて行うことができる。実際には２ｎ乗から
除数Ｃを減じた差を用いて、減算の代わりに加算をもっ
て前記検査を行い、第３の遅延加算手段１１１によっ
て、出力された商とＣとの積をＷＬ，ＷＨに遅延加算す
るという処理を行うことになる。
び第７の記憶手段としてのレジスタ１０１〜１０７に格
納されている値をそれぞれＡＬ，ＡＨ，ＢＨ，Ｋ，Ｄ
Ｌ，ＤＨとする。また、剰余演算の除数となるのは２の
ｎ乗からＫを減じた差であり、この値をＣとおく。Ｄ
Ｌ，ＤＨには最初に０が格納され、以後部分積が順次累
加算されていく。第２の遅延加算回路１１０の出力は、
乗数ＡＬ，ＡＨの対応ビットの和と、２つの被乗数ＢＬ
とＢＨのそれぞれとの積を、ＤＬ，ＤＨを２倍した値に
遅延加算した結果の遅延キャリー整数表現となってい
る。ここで、遅延キャリー整数の第１整数，第２整数を
それぞれＷＬ，ＷＨとする。第３の遅延加算回路１１１
では、ＷＬ＋ＷＨをＣで除した剰余を求める。剰余を求
めるために、近似除算回路１１６から出力される商を用
いる。この商は０，１，２のいずれかとなることが、数
学的に証明されている。そこで、近似除算回路１１６が
商を求めるための基本的な考え方は、ＷＬ＋ＷＨからＣ
の２倍を減じた差の符号を調べ、それが正であれば商は
２、でなければＷＬ＋ＷＨからＣを減じた差の符号を調
べ、それが正であれば商は１、でなければ商は０である
とするのである。遅延加算の性質により、下位ビットの
値が上位に伝搬しないため、これらの検査は上位数ビッ
トのみを用いて行うことができる。実際には２ｎ乗から
除数Ｃを減じた差を用いて、減算の代わりに加算をもっ
て前記検査を行い、第３の遅延加算手段１１１によっ
て、出力された商とＣとの積をＷＬ，ＷＨに遅延加算す
るという処理を行うことになる。
【００１１】これにより、第３の遅延加算回路１１１の
出力は、ＤＬとＤＨを２倍した値に、被乗数ＢＬ，ＢＨ
のそれぞれに、乗数ＡＬとＡＨの部分ビットを乗じた積
を加算し、それをＣで除した剰余か、あるいは該剰余に
Ｃを加えた値のどちらかとなる。これらの処理を、最初
にＤＬ，ＤＨに０を格納して、ＡＬ，ＡＨのビットを上
位から順に取り出しながら、第３の遅延加算回路１１１
の出力をＤＬ，ＤＨに戻すというステップをｎ＋５回繰
り返せば、ＡＬ＋ＡＨとＢＬ＋ＢＨの積をＣで除した剰
余あるいはその剰余にＣを加えた値のどちらかがＤＬと
ＤＨの和として得られる。
出力は、ＤＬとＤＨを２倍した値に、被乗数ＢＬ，ＢＨ
のそれぞれに、乗数ＡＬとＡＨの部分ビットを乗じた積
を加算し、それをＣで除した剰余か、あるいは該剰余に
Ｃを加えた値のどちらかとなる。これらの処理を、最初
にＤＬ，ＤＨに０を格納して、ＡＬ，ＡＨのビットを上
位から順に取り出しながら、第３の遅延加算回路１１１
の出力をＤＬ，ＤＨに戻すというステップをｎ＋５回繰
り返せば、ＡＬ＋ＡＨとＢＬ＋ＢＨの積をＣで除した剰
余あるいはその剰余にＣを加えた値のどちらかがＤＬと
ＤＨの和として得られる。
【００１２】また遅延零加算回路２１７は、基本的には
０を２回遅延加算するものである。第１及び第２の遅延
加算回路１０９，１１０では、第３入力の上位５ビット
は常に０である。この時、この２段の遅延加算回路１０
９，１１０は、図５のように簡略化され、通常は２段で
６つの回路を通過していた信号が、２つの回路を通過す
るのみで得られることになり、近似除算回路１１６への
入力が第２の遅延加算回路１１０の出力を持つよりも早
く入力される。このため、近似除算回路１１６と第２の
遅延加算回路１１０の処理の並列かが可能となり、１ス
テップに要する時間の短縮ができる。
０を２回遅延加算するものである。第１及び第２の遅延
加算回路１０９，１１０では、第３入力の上位５ビット
は常に０である。この時、この２段の遅延加算回路１０
９，１１０は、図５のように簡略化され、通常は２段で
６つの回路を通過していた信号が、２つの回路を通過す
るのみで得られることになり、近似除算回路１１６への
入力が第２の遅延加算回路１１０の出力を持つよりも早
く入力される。このため、近似除算回路１１６と第２の
遅延加算回路１１０の処理の並列かが可能となり、１ス
テップに要する時間の短縮ができる。
【００１３】次に第１の実施例の動作について図１を参
照して説明する。演算の実行に先だって、各レジスタに
入力整数を格納する。レジスタ１０１，１０２に乗数
を、レジスタ１０３，１０４に被乗数を、レジスタ１０
５に２のｎ乗から除数を減じた値を格納する。また、レ
ジスタ１０６，１０７に０を格納する。以後、ビット抽
出回路１０８は、第１ステップから第ｎステップまで、
１ステップ毎に、ｎビットのレジスタ１０１，１０２の
ビットを、最上位ビットである第ｎ−１ビットから始め
て、最下位ビットである第０ビットまで、それぞれ１ビ
ットずつ取り出し、２つのビットの和を出力する。第ｎ
＋１ステップ以降は０を出力する。
照して説明する。演算の実行に先だって、各レジスタに
入力整数を格納する。レジスタ１０１，１０２に乗数
を、レジスタ１０３，１０４に被乗数を、レジスタ１０
５に２のｎ乗から除数を減じた値を格納する。また、レ
ジスタ１０６，１０７に０を格納する。以後、ビット抽
出回路１０８は、第１ステップから第ｎステップまで、
１ステップ毎に、ｎビットのレジスタ１０１，１０２の
ビットを、最上位ビットである第ｎ−１ビットから始め
て、最下位ビットである第０ビットまで、それぞれ１ビ
ットずつ取り出し、２つのビットの和を出力する。第ｎ
＋１ステップ以降は０を出力する。
【００１４】各ステップでの処理は、レジスタ１０６，
１０７の値をそれぞれ１ビット左シフトした値と、レジ
スタ１０３とビット抽出回路１０８の出力を乗算回路１
１３で乗じた値を、遅延加算回路１０９に入力し、遅延
加算回路１０９の２つの出力と、レジスタ１０４にビッ
ト抽出回路１０８の出力を乗算回路１１４で乗じた値
を、遅延加算回路１１０に入力し、遅延加算回路１１０
の２つの出力およびレジスタ１０６のそれぞれ第ｎ−３
ビット以上の部分１２１，１２２を近似除算回路１１６
に入力し、遅延加算回路１１０の２つの出力と、レジス
タ１０５に近似除算回路１１６の出力を乗算回路１１５
で乗じた値を、遅延加算回路１１１に入力し、遅延加算
回路１１１の２つの出力を、補正回路１１２に入力し、
補正回路１１２の２つの出力をレジスタ１０６，１０７
に書き込む動作を第１ステップから第ｎ＋５ステップま
で、ｎ＋５回繰り返す。この繰り返しが終了した時点
で、レジスタ１０６と１０７には、レジスタ１０１と１
０２の和と、レジスタ１０３と１０４の和との積を、２
のｎ乗からレジスタ１０５の値を減じた差で除した剰余
であるか、あるいは、この剰余に２のｎ乗からレジスタ
１０５の値を減じた差を加えた値のどちらかが格納され
る。
１０７の値をそれぞれ１ビット左シフトした値と、レジ
スタ１０３とビット抽出回路１０８の出力を乗算回路１
１３で乗じた値を、遅延加算回路１０９に入力し、遅延
加算回路１０９の２つの出力と、レジスタ１０４にビッ
ト抽出回路１０８の出力を乗算回路１１４で乗じた値
を、遅延加算回路１１０に入力し、遅延加算回路１１０
の２つの出力およびレジスタ１０６のそれぞれ第ｎ−３
ビット以上の部分１２１，１２２を近似除算回路１１６
に入力し、遅延加算回路１１０の２つの出力と、レジス
タ１０５に近似除算回路１１６の出力を乗算回路１１５
で乗じた値を、遅延加算回路１１１に入力し、遅延加算
回路１１１の２つの出力を、補正回路１１２に入力し、
補正回路１１２の２つの出力をレジスタ１０６，１０７
に書き込む動作を第１ステップから第ｎ＋５ステップま
で、ｎ＋５回繰り返す。この繰り返しが終了した時点
で、レジスタ１０６と１０７には、レジスタ１０１と１
０２の和と、レジスタ１０３と１０４の和との積を、２
のｎ乗からレジスタ１０５の値を減じた差で除した剰余
であるか、あるいは、この剰余に２のｎ乗からレジスタ
１０５の値を減じた差を加えた値のどちらかが格納され
る。
【００１５】次に第２の実施例について図２を参照して
説明する。第２の実施例は、近似除算回路１１６の入力
を除いて、第１の実施例と同じであり、異なる点は、遅
延零加算回路２１７を具備し、レジスタ１０６，１０７
のそれぞれの第ｎ−６ビット以上の部分２２１，２２２
を遅延零加算回路２１７に入力し、該遅延加算回路２１
７の２つの出力を近似除算回路１１６の入力に置き換え
ている。
説明する。第２の実施例は、近似除算回路１１６の入力
を除いて、第１の実施例と同じであり、異なる点は、遅
延零加算回路２１７を具備し、レジスタ１０６，１０７
のそれぞれの第ｎ−６ビット以上の部分２２１，２２２
を遅延零加算回路２１７に入力し、該遅延加算回路２１
７の２つの出力を近似除算回路１１６の入力に置き換え
ている。
【００１６】図３は本実施例の遅延加算回路のブロック
図である。図３の遅延加算回路では、第１入力と、第３
入力を排他的論理和回路３０１と論理積回路３０２に入
力し、排他的論理和回路３０１の出力を第１中間値と
し、論理積回路３０２の出力を１ビット左シフトした値
を第２中間値とし、第２中間値と第２入力を論理和回路
３０３に入力し、その出力を第３中間値とし、第１中間
値と第３中間値を排他的論理和回路３０４と論理積回路
３０５に入力し、排他的論理和回路３０４の出力を第１
出力とし、論理積回路３０５の出力を１ビット左シフト
した値を第２出力としている。
図である。図３の遅延加算回路では、第１入力と、第３
入力を排他的論理和回路３０１と論理積回路３０２に入
力し、排他的論理和回路３０１の出力を第１中間値と
し、論理積回路３０２の出力を１ビット左シフトした値
を第２中間値とし、第２中間値と第２入力を論理和回路
３０３に入力し、その出力を第３中間値とし、第１中間
値と第３中間値を排他的論理和回路３０４と論理積回路
３０５に入力し、排他的論理和回路３０４の出力を第１
出力とし、論理積回路３０５の出力を１ビット左シフト
した値を第２出力としている。
【００１７】図４は本実施例の近似除算回路のブロック
図である。図４の近似除算回路では、第１入力と第３入
力を排他的論理和回路４０１および論理積回路４０２に
入力し、排他的論理和回路４０１を１ビット左シフトし
た値を第１中間値とし、論理積回路４０２の出力を第２
中間値とし、第２中間値と第２入力とを論理和回路４０
３に入力し、その出力を第３中間値とし、第１中間値と
第３中間値を排他的論理和回路４０４と論理積回路４０
５に入力し、排他的論理和回路４０４の出力を１ビット
左シフトした値を第４中間値とし、論理積回路４０５の
出力を第５中間値とし、第４中間値と第５中間値を加算
右シフト回路４０６に入力し、その出力を１ビット右シ
フトした値を第６中間値とし、第３入力を１ビット左シ
フトした値を第１０中間値とし、第１入力と第１０中間
値を排他的論理和回路４１１および論理積回路４１２に
入力し、排他的論理和回路４１１を１ビット右シフトし
た値を第１１中間値とし、論理積回路４１２の出力を第
２中間値とし、第１２中間値と第２入力とを論理和回路
４１３に入力し、その出力を第１３中間値とし、第１１
中間値と第１３中間値を排他的論理和回路４１４と論理
積回路４１５に入力し、排他的論理和回路４１４の出力
を１ビット右シフトした値を第１４中間値とし、論理積
回路４１５の出力を第１５中間値とし、第１４中間値と
第１５中間値を加算右シフト回路４１６に入力し、その
出力を１ビット右シフトした値を第１６中間値とし、第
１６中間値が２に等しいとき２を、そうでなくて、第６
中間値が１に等しいとき１を、どちらでもないとき０を
近似商判断手段４２０により出力する。
図である。図４の近似除算回路では、第１入力と第３入
力を排他的論理和回路４０１および論理積回路４０２に
入力し、排他的論理和回路４０１を１ビット左シフトし
た値を第１中間値とし、論理積回路４０２の出力を第２
中間値とし、第２中間値と第２入力とを論理和回路４０
３に入力し、その出力を第３中間値とし、第１中間値と
第３中間値を排他的論理和回路４０４と論理積回路４０
５に入力し、排他的論理和回路４０４の出力を１ビット
左シフトした値を第４中間値とし、論理積回路４０５の
出力を第５中間値とし、第４中間値と第５中間値を加算
右シフト回路４０６に入力し、その出力を１ビット右シ
フトした値を第６中間値とし、第３入力を１ビット左シ
フトした値を第１０中間値とし、第１入力と第１０中間
値を排他的論理和回路４１１および論理積回路４１２に
入力し、排他的論理和回路４１１を１ビット右シフトし
た値を第１１中間値とし、論理積回路４１２の出力を第
２中間値とし、第１２中間値と第２入力とを論理和回路
４１３に入力し、その出力を第１３中間値とし、第１１
中間値と第１３中間値を排他的論理和回路４１４と論理
積回路４１５に入力し、排他的論理和回路４１４の出力
を１ビット右シフトした値を第１４中間値とし、論理積
回路４１５の出力を第１５中間値とし、第１４中間値と
第１５中間値を加算右シフト回路４１６に入力し、その
出力を１ビット右シフトした値を第１６中間値とし、第
１６中間値が２に等しいとき２を、そうでなくて、第６
中間値が１に等しいとき１を、どちらでもないとき０を
近似商判断手段４２０により出力する。
【００１８】図５は本実施例の遅延零加算回路のブロッ
ク図である。図５の遅延零加算回路では、第１入力と第
２入力を排他的論理和回路５０１と論理積回路５０２に
入力し、排他的論理和回路５０１の出力を１ビット右シ
フトした値を第１中間値とし、論理積回路５０２の出力
を第２中間値とし、第１中間値と第２中間値を排他的論
理和回路５０３と論理積回路５０４に入力し、排他的論
理和回路５０２の出力を１ビット右シフトした値を第１
出力とし、論理積回路５０４の出力を第２出力としてい
る。
ク図である。図５の遅延零加算回路では、第１入力と第
２入力を排他的論理和回路５０１と論理積回路５０２に
入力し、排他的論理和回路５０１の出力を１ビット右シ
フトした値を第１中間値とし、論理積回路５０２の出力
を第２中間値とし、第１中間値と第２中間値を排他的論
理和回路５０３と論理積回路５０４に入力し、排他的論
理和回路５０２の出力を１ビット右シフトした値を第１
出力とし、論理積回路５０４の出力を第２出力としてい
る。
【００１９】
【発明の効果】以上説明したように本発明によれば、ｎ
ビットの整数入力を格納する記憶手段の無駄な部分を取
り除くことにより、実行ステップ数とハードウェア規模
の両方を削減することができる。また、遅延零加算回路
により、近似除算を遅延加算と並列に行うことにより、
１ステップの実行に要する遅延時間を短縮することがで
きる。
ビットの整数入力を格納する記憶手段の無駄な部分を取
り除くことにより、実行ステップ数とハードウェア規模
の両方を削減することができる。また、遅延零加算回路
により、近似除算を遅延加算と並列に行うことにより、
１ステップの実行に要する遅延時間を短縮することがで
きる。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本実施例の遅延加算回路のブロック図である。
【図４】本実施例の近似除算回路のブロック図である。
【図５】本実施例の遅延零加算回路のブロック図であ
る。
る。
１０１〜１０７ レジスタ １０８ ビット抽出回路 １０９〜１１１ 遅延加算回路 １１２ 補正回路 １１３〜１１５ 乗算回路 １１６ 近似除算回路 ２１７ 遅延零加算回路
Claims (2)
- 【請求項１】 ５つのｎビットの整数の入力と２つのｎ
ビットの整数の出力とを有し第４の入力整数と第５の入
力整数がともに２のｎ−１乗以下であるとき第１出力と
第２出力との和が第１の入力整数と第２の入力整数の和
と第３の入力整数と前記第４の入力整数の和との積を２
のｎ乗と前記第５の入力整数との差で除した剰余あるい
は前記剰余に２のｎ乗と前記第５の入力整数との差を加
算した値のどちらかに等しくなるような乗算剰余演算装
置であって、前記第１，第２，第３，第４および第５の
入力整数をそれぞれ格納するｎビットの第１，第２，第
３，第４および第５の記憶手段と、作業用および演算結
果の格納に使用するｎ＋５ビットの第６および第７の記
憶手段と、第１回ステップから第ｎ回ステップまで前記
第１の記憶手段および第２の記憶手段それぞれから最上
位の第ｎ−１ビットから最下位の第０ビットまでの１ビ
ットずつ順次取り出してこの２つのビットの値を和を出
力し第ｎ＋１ステップ以降は０を出力するビット抽出手
段と、前記ビット抽出手段の出力が０のとき０を、１の
とき前記第４の記憶手段の値を、２のとき前記第４の手
段の値を１ビット左シフトした値をそれぞれ出力する第
１の演算手段と、前記ビット抽出手段の出力が０のとき
０を、１のとき前記第３の記憶手段の値を、２のとき前
記第３の記憶手段の値を１ビット左シフトした値をそれ
ぞれ出力する第２の乗算手段と、 前記第６の記憶手段の内容を１ビット左シフトした値を
第１入力とし前記第７の記憶手段の内容を１ビット左シ
フトした値を第２入力とし前記第１の乗算手段の出力を
第３入力とし前記第１入力と第２入力との排他的論理和
を第１中間値とし前記第１入力と第２入力との論理積を
１ビット左シフトした値を第２中間値とし、前記第２中
間値と第３入力との論理和を第３中間値とし前記１中間
値と第３中間値との排他的論理和を第１出力に出力し、
前記第１中間値と第３中間値との論理積を１ビット左シ
フトした値を第２出力として出力する第１の遅延加算手
段と、前記第１の遅延加算手段の第１出力を第１入力と
し前記第１の遅延加算手段の第２出力を第２入力とし前
記第２の乗算手段の出力を第３入力とし前記第１入力と
第２入力との排他的論理和を第１中間値とし前記第１入
力と第２入力との論理積を１ビット左シフトした値を第
２中間値とし前記第２中間値と第３入力との論理和を第
３中間値とし前記第１中間値と第３中間値との排他的論
理和を第１出力に出力し前記第１中間値と第３中間値と
の論理席を１ビット左シフトした値を第２出力として出
力する第２の遅延加算手段と、 前記第２の遅延加算手段の第１出力の第ｎ−３ビット以
上の部分を第１入力とし前記第２の遅延加算手段の第２
出力の第ｎ−３ビット以上の部分を第２入力とし前記第
５の記憶手段の第ｎ−３ビット以上の部分を第３入力と
し前記第１入力と第３入力との排他的論理和を１ビット
左シフトした値を第１中間値とし前記第１入力と第３入
力との論理積を第２中間値とし前記第２中間値と第２入
力との論理和を第３中間値とし前記第１中間値と第３中
間値との排他的論理和を１ビット右シフトした値を第４
中間値とし前記第１中間値と第３中間値との論理積を第
５中間値とし前記第４中間値と第５中間値との和を１ビ
ット右シフトした値を第６中間値とし前記第３入力を１
ビット左シフトした値を第１０中間値とし前記第１入力
と第１０中間値との排他的論理和を１ビット右シフトし
た値を第１１中間値とし前記第１入力と第３入力との論
理積を第１２中間値とし前記第１２中間値と第２入力と
の論理和を第１３中間値とし前記第１１中間値と第１３
中間値との排他的論理和を１ビット右シフトした値を第
１４中間値とし、前記第１１中間値と第１３中間値との
論理積を第１５中間値とし前記第１４中間値と第１５中
間値との和を１ビット右シフトした値を第１６中間値と
し第１６中間値が２に等しいとき２を前記第１６中間値
が１に等しいとき１をどちらでもないとき０を出力する
近似除算手段と、 前記近似除算手段の出力が０のときは０を１のときは第
５の記憶手段の値を５ビット左シフトした値を２のとき
は第５の記憶手段の値を６ビット左シフトした値をそれ
ぞれ出力する第３の乗算手段と、前記第２の遅延加算手
段の第１出力を第１入力とし前記第２の遅延加算手段の
第２出力を第２入力とし前記第３の乗算手段の出力を第
３入力とし前記第１入力と第２入力との排他的論理和を
第１中間値とし前記第１入力と第２入力との論理積を１
ビット左シフトした値を第２中間値とし前記第２中間値
と第３入力との論理和を第３中間値とし前記第１中間値
と第３中間値との排他的論理和を第１出力に出力し前記
第１中間値と第３中間値との論理積を１ビット左シフト
した値を第２出力に出力する第３の遅延加算手段と、前
記第３の遅延加算手段の第１出力の第ｎ＋４ビットとの
排他的論理和を中間値とし前記第３の遅延加算器の第１
出力の下位ｎ＋５ビットの第ｎ＋４ビットのみ前記中間
値で置き換えた値を第１出力とし、前記第３の遅延加算
器の第２出力の下位ｎ＋５ビットの第ｎ＋４ビットのみ
を０に置き換えた値を第２出力とする補正手段とを具備
し、 演算の開始時において、前記第１の記憶手段に第１の入
力整数を第２の記憶手段に第２の入力整数を第３の記憶
手段に第３の入力整数を第４の記憶手段に第４の入力整
数を第５の記憶手段に第５の入力整数を第６の記憶手段
に０を第７の記憶手段に０をそれぞれ格納し前記第６の
記憶手段と第７の記憶手段への値の格納により前記補正
手段の第１の出力と第２の出力とをそれぞれ前記第６の
記憶手段と第７の記憶手段に格納することをｎ＋５回繰
り返し第ｎ＋５ステップが終了した時点で前記第６の記
憶手段の内容を第１の出力とし前記第７の記憶手段の内
容を第２の出力とすることを特徴とする乗算剰余演算装
置。 - 【請求項２】 前記第６の記憶手段の第ｎ−６ビット以
上の部分を第１入力とし前記第７の記憶手段の第ｎ−６
ビット以上の部分を第２入力とし前記第１入力と第２入
力の排他的論理和を１ビット右シフトしたものを第１中
間値とし前記第１入力と第２入力の論理積を第２中間値
とし前記第１中間値と第２中間値の排他的論理和を１ビ
ット右シフトしたものを第１出力とし前記第１中間値と
第２中間値の論理積を第２出力とする遅延零加算手段を
具備し、前記近似除算手段の第１入力と第２入力を前記
遅延零加算手段のそれぞれ第１出力と第２出力とで置き
換えることを特徴とする請求項１記載の乗算剰余演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091312A JPH05307465A (ja) | 1992-04-13 | 1992-04-13 | 乗算剰余演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4091312A JPH05307465A (ja) | 1992-04-13 | 1992-04-13 | 乗算剰余演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307465A true JPH05307465A (ja) | 1993-11-19 |
Family
ID=14022956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4091312A Withdrawn JPH05307465A (ja) | 1992-04-13 | 1992-04-13 | 乗算剰余演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366940B1 (en) | 1998-03-02 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | High-speed modular multiplication apparatus achieved in small circuit |
-
1992
- 1992-04-13 JP JP4091312A patent/JPH05307465A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366940B1 (en) | 1998-03-02 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | High-speed modular multiplication apparatus achieved in small circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |