JPH05304258A - Semiconductor device and fabrication thereof - Google Patents
Semiconductor device and fabrication thereofInfo
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- JPH05304258A JPH05304258A JP10991592A JP10991592A JPH05304258A JP H05304258 A JPH05304258 A JP H05304258A JP 10991592 A JP10991592 A JP 10991592A JP 10991592 A JP10991592 A JP 10991592A JP H05304258 A JPH05304258 A JP H05304258A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に1/fノイズを抑えることができる半導体装置
およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of suppressing 1 / f noise and a manufacturing method thereof.
【0002】[0002]
【従来の技術】図9は、従来の半導体装置を示す断面図
である。P型シリコン基板1には、N型の不純物がイオ
ン注入され、PMOS用のNタイプウェル2が形成され
る。この後、前記P型シリコン基板1にはLOCOS法
により第1乃至第3の素子分離領域3a〜3cが設けら
れる。次に、前記P型シリコン基板1の上には例えば熱
酸化によりゲート酸化膜4が設けられ、このゲート酸化
膜4の上にはPMOSおよびNMOSそれぞれのゲート
電極5、6が形成される。この後、前記第1、第2の素
子分離領域3a、3b、PMOSのゲート電極5および
P型シリコン基板1の上には図示せぬ第1のレジスト膜
が設けられる。このレジスト膜およびNMOSのゲート
電極6をマスクとしてイオン注入することにより、P型
シリコン基板1にはNMOSのLDD領域の拡散層7が
形成される。次に、前記第1のレジスト膜は除去され、
PMOSおよびNMOSそれぞれのゲート電極5、6の
両側面にはサイドウォール8が形成される。次に、前記
P型シリコン基板1には、Asがイオン注入され、NM
OSのソース・ドレイン領域の拡散層9が形成される。
この後、P型シリコン基板1におけるPMOS用のNタ
イプウェルの上には、P型の不純物がイオン注入され、
PMOSのソース・ドレイン領域の拡散層10が形成さ
れる。2. Description of the Related Art FIG. 9 is a sectional view showing a conventional semiconductor device. N-type impurities are ion-implanted into the P-type silicon substrate 1 to form an N-type well 2 for PMOS. Thereafter, the P-type silicon substrate 1 is provided with first to third element isolation regions 3a to 3c by the LOCOS method. Next, a gate oxide film 4 is provided on the P-type silicon substrate 1 by, for example, thermal oxidation, and gate electrodes 5 and 6 for PMOS and NMOS are formed on the gate oxide film 4. Then, a first resist film (not shown) is provided on the first and second element isolation regions 3a and 3b, the PMOS gate electrode 5 and the P-type silicon substrate 1. By ion implantation using this resist film and the gate electrode 6 of the NMOS as a mask, the diffusion layer 7 in the LDD region of the NMOS is formed on the P-type silicon substrate 1. Next, the first resist film is removed,
Sidewalls 8 are formed on both side surfaces of the gate electrodes 5 and 6 of the PMOS and NMOS, respectively. Next, As is ion-implanted into the P-type silicon substrate 1,
Diffusion layers 9 in the source / drain regions of the OS are formed.
After that, P-type impurities are ion-implanted on the N-type well for the PMOS in the P-type silicon substrate 1,
The diffusion layer 10 in the source / drain region of the PMOS is formed.
【0003】[0003]
【発明が解決しようとする課題】ところで、通信用また
は音声信号用として使用される集積回路は、上記のよう
に製造されたCMOS型FETにより構成されていた。By the way, the integrated circuit used for communication or voice signal is constituted by the CMOS type FET manufactured as described above.
【0004】近時、この音声信号用として使用されるC
MOS型FETにおいては、電源電圧を低くすることが
要求されており、この電源電圧を低くすると、S(Sign
al)が小さくなる。前記音声信号用として使用されるM
OS型FETの場合、入力段の音声信号であるアナログ
信号をデジタル信号に変換する際に高S/N(Noise)
比が必要とされる。これと同様に、出力段のデジタル信
号をアナログ信号に変換する際にも高S/N比が必要と
される。前記Sが小さくなっても高S/N比を保つに
は、Sが小さくなるのに従いNも小さくしなければなら
ない。したがって、低周波領域の1/fノイズを小さく
することが要求される。Recently, C which is used for this audio signal is used.
In the MOS type FET, it is required to lower the power supply voltage. If the power supply voltage is lowered, S (Sign
al) becomes smaller. M used for the audio signal
In case of OS type FET, high S / N (Noise) when converting analog signal which is audio signal of input stage into digital signal
A ratio is needed. Similarly, a high S / N ratio is required when converting a digital signal in the output stage into an analog signal. In order to maintain a high S / N ratio even if S is reduced, N must be reduced as S is reduced. Therefore, it is required to reduce 1 / f noise in the low frequency region.
【0005】前記1/fノイズは、チャネル長をL、チ
ャネル幅をWとすると、1/LWおよび表面準位密度に
比例する。このため、従来のアナログ回路では、入出力
段のトランジスタのサイズを大きくすること、すなわち
MOSトランジスタのLおよびWを大きくすることによ
り、1/fノイズを抑えていた。しかし、前記MOSト
ランジスタのサイズを大きくすると、トランジスタの微
細化に逆行することになり、集積回路の微細化に伴い入
出力段のトランジスタのサイズを大きくするにも限界が
生ずる。The 1 / f noise is proportional to 1 / LW and the surface level density, where L is the channel length and W is the channel width. Therefore, in the conventional analog circuit, 1 / f noise is suppressed by increasing the size of the transistor in the input / output stage, that is, by increasing the L and W of the MOS transistor. However, if the size of the MOS transistor is increased, it is against the miniaturization of the transistor, and with the miniaturization of the integrated circuit, there is a limit in increasing the size of the transistor in the input / output stage.
【0006】この発明は上記のような事情を考慮してな
されたものであり、その目的は、MOS型FETとジャ
ンクションFETとを混載することにより、入出力段の
トランジスタを微細化しても1/fノイズを小さくでき
る半導体装置およびその製造方法を提供することにあ
る。The present invention has been made in consideration of the above circumstances, and an object thereof is to mix a MOS type FET and a junction FET so that even if a transistor in an input / output stage is miniaturized, It is an object of the present invention to provide a semiconductor device capable of reducing f noise and a manufacturing method thereof.
【0007】[0007]
【課題を解決するための手段】この発明は、上記課題を
解決するため、ジャンクションFET領域および第1、
第2のMOS型FET領域を有する半導体基板と、前記
第2のMOS型FET領域に形成されたウェルと、前記
第1のMOS型FET領域および前記ジャンクションF
ET領域それぞれに形成された第1および第2のチャネ
ル領域と、前記第1のMOS型FET領域および前記ウ
ェルの上に設けられた第1および第2のゲート酸化膜
と、前記第1および第2のゲート酸化膜それぞれの上に
設けられた第1および第2のゲート電極と、前記第1の
MOS型FET領域および前記第2のチャネル領域それ
ぞれに形成された第1のソース・ドレイン領域およびジ
ャンクションFETのゲートと、前記ウェルおよび前記
第2のチャネル領域それぞれに形成された第2のソース
・ドレイン領域および第3のソース・ドレイン領域とを
具備することを特徴としている。In order to solve the above problems, the present invention provides a junction FET region and a first FET,
A semiconductor substrate having a second MOS type FET region, a well formed in the second MOS type FET region, the first MOS type FET region and the junction F.
First and second channel regions formed in each ET region, first and second gate oxide films provided on the first MOS type FET region and the well, and the first and second channel regions. First and second gate electrodes provided on each of the two gate oxide films, first source / drain regions formed in each of the first MOS type FET region and the second channel region, and It is characterized by comprising a gate of a junction FET and a second source / drain region and a third source / drain region formed in the well and the second channel region, respectively.
【0008】また、半導体基板にはジャンクションFE
T領域および第1、第2のMOS型FET領域を有し、
前記第2のMOS型FET領域にウェルを形成する工程
と、第1の不純物を導入することにより、前記第1のM
OS型FET領域に第1のチャネル領域を形成するとと
もに、前記ジャンクションFET領域に第2のチャネル
領域を形成する工程と、前記第1のチャネル領域および
前記ウェルそれぞれの上に第1および第2のゲート酸化
膜を設ける工程と、前記第1および第2のゲート酸化膜
それぞれの上に第1および第2のゲート電極を設ける工
程と、第2の不純物を導入することにより、前記第1の
MOS型FET領域に第1のソース・ドレイン領域を形
成するとともに、前記第2のチャネル領域の内にジャン
クションFETのゲートを形成する工程と、第1の不純
物を導入することにより、前記ウェルの内に第2のソー
ス・ドレイン領域を形成するとともに、前記第2のチャ
ネル領域の内に第3のソース・ドレイン領域を形成する
工程とからなることを特徴としている。The semiconductor substrate has a junction FE.
Having a T region and first and second MOS type FET regions,
Forming a well in the second MOS type FET region and introducing a first impurity,
Forming a first channel region in the OS-type FET region and forming a second channel region in the junction FET region, and forming first and second channel regions on the first channel region and the well, respectively. Providing a gate oxide film, providing first and second gate electrodes on the first and second gate oxide films, respectively, and introducing a second impurity to form the first MOS Forming a first source / drain region in the type FET region and forming a gate of the junction FET in the second channel region; and introducing a first impurity into the well. Forming a second source / drain region and forming a third source / drain region in the second channel region. It is characterized in.
【0009】また、半導体基板にはジャンクションFE
T領域および第1、第2のMOS型FET領域を有し、
前記第2のMOS型FET領域にウェルを形成する工程
と、第1の不純物を導入することにより、前記半導体基
板にチャネルストッパー領域を形成するとともに、前記
ジャンクションFET領域にチャネル領域を形成する工
程と、前記チャネル領域および前記チャネルストッパー
領域それぞれの上に第1および第2の素子分離領域を設
ける工程と、前記第1の素子分離領域の一部を除去する
工程と、前記第1のMOS型FET領域および前記ウェ
ルの上に第1および第2のゲート酸化膜を設ける工程
と、前記第1および第2のゲート酸化膜それぞれの上に
第1および第2のゲート電極を設ける工程と、第2の不
純物を導入することにより、前記第1のMOS型FET
領域に第1のソース・ドレイン領域を形成するととも
に、前記第2のチャネル領域の内にジャンクションFE
Tのゲートを形成する工程と、第1の不純物を導入する
ことにより、前記ウェルの内に第2のソース・ドレイン
領域を形成するとともに、前記第1のチャネル領域の内
に第3のソース・ドレイン領域を形成する工程とからな
ることを特徴としている。The semiconductor substrate has a junction FE.
Having a T region and first and second MOS type FET regions,
Forming a well in the second MOS type FET region; forming a channel stopper region in the semiconductor substrate by introducing a first impurity; and forming a channel region in the junction FET region. A step of providing first and second element isolation regions on each of the channel region and the channel stopper region, a step of removing a part of the first element isolation region, and the first MOS-type FET Providing first and second gate oxide films on the region and the well; providing first and second gate electrodes on the first and second gate oxide films, respectively; The first MOS type FET by introducing the impurities of
Forming a first source / drain region in the region, and forming a junction FE in the second channel region.
By forming a gate of T and introducing a first impurity, a second source / drain region is formed in the well and a third source / drain region is formed in the first channel region. And a step of forming a drain region.
【0010】また、前記半導体基板、前記第1のMOS
型FET領域、前記第1および第2のチャネル領域およ
び前記第2、第3のソース・ドレイン領域は、第1導電
型または第2導電型であることを特徴としている。Further, the semiconductor substrate and the first MOS
The type FET region, the first and second channel regions and the second and third source / drain regions are of the first conductivity type or the second conductivity type.
【0011】また、前記ウェル、前記第1のソース・ド
レイン領域および前記ジャンクションFETのゲート
は、第2導電型または第1導電型であることを特徴とし
ている。また、前記第1の不純物は、第1導電型または
第2導電型であることを特徴とすしている。また、前記
第2の不純物は、第2導電型または第1導電型であるこ
とを特徴としている。また、前記チャネル領域は、第1
導電型または第2導電型であることを特徴としている。Further, the well, the first source / drain region, and the gate of the junction FET are of the second conductivity type or the first conductivity type. Further, the first impurity is characterized by having a first conductivity type or a second conductivity type. Further, the second impurity is characterized by having a second conductivity type or a first conductivity type. In addition, the channel region has a first
It is characterized by being of a conductive type or a second conductive type.
【0012】[0012]
【作用】この発明は、同一の半導体基板にジャンクショ
ンFETおよびMOS型FETを設けている。このた
め、アナログ、デジタル混載でアナログ入力段のノイズ
が少ないことが必要な所にはジャンクションFETを使
い、高速なデジタル処理が必要な所にはMOS型FET
を使うことができる。これにより、1/fノイズを小さ
くする必要のあるトランジスタ、即ちジャンクションF
ETを微細化しても、1/fノイズを小さくすることが
できる。According to the present invention, the junction FET and the MOS type FET are provided on the same semiconductor substrate. For this reason, junction FETs are used where analog / digital mixed mounting requires low noise at the analog input stage, and MOS FETs are used where high-speed digital processing is required.
Can be used. As a result, the transistor whose 1 / f noise needs to be reduced, that is, the junction F
Even if ET is miniaturized, 1 / f noise can be reduced.
【0013】[0013]
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings.
【0014】図1乃至図3は、この発明の第1の実施例
による半導体装置の製造方法を示す断面図である。図1
(b)に示すように、P型シリコン基板15にはCMO
S型FET領域16およびジャンクションFET領域1
7が形成されている。前記P型シリコン基板15の表面
上には図示せぬ第1のレジスト膜が設けられる。このレ
ジスト膜をマスクとしてN型の不純物がイオン注入され
ることにより、CMOS型FET領域16およびジャン
クションFET領域17それぞれのP型シリコン基板1
5にはPMOS用のNタイプウェル18およびジャンク
ションFET用のNタイプウェル19が形成される。1 to 3 are sectional views showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention. Figure 1
As shown in (b), the P-type silicon substrate 15 has a CMO
S-type FET region 16 and junction FET region 1
7 are formed. A first resist film (not shown) is provided on the surface of the P-type silicon substrate 15. N-type impurities are ion-implanted using this resist film as a mask, whereby the P-type silicon substrate 1 in each of the CMOS FET region 16 and the junction FET region 17 is implanted.
N-type well 18 for PMOS and N-type well 19 for junction FET are formed in 5.
【0015】この後、図2(a)に示すように、前記第
1のレジスト膜は除去され、P型シリコン基板15には
LOCOS法により第1乃至第6の素子分離領域20a
〜20fが設けられる。前記第1および第2の素子分離
領域20a、20bの間はPMOS領域16aとされ、
第2および第3の素子分離領域20b、20cの間はN
MOS領域16bとされる。After that, as shown in FIG. 2A, the first resist film is removed, and the P-type silicon substrate 15 is formed with the first to sixth element isolation regions 20a by the LOCOS method.
~ 20f are provided. A PMOS region 16a is formed between the first and second element isolation regions 20a and 20b,
N between the second and third element isolation regions 20b and 20c
It is used as a MOS region 16b.
【0016】次に、図2(b)に示すように、前記P型
シリコン基板15および第1、第2、第4、第5の素子
分離領域20a、20b、20d、20eの上には第2
のレジスト膜21が設けられる。この第2のレジスト膜
21および第3、第6の素子分離領域20c、20fを
マスクとしてP型の不純物であるBが1×1012m-2の
ドーズ量でイオン注入される。これにより、NMOS領
域16bにおけるP型シリコン基板15にはNMOSの
チャネル領域22が形成され、ジャンクションFET領
域17におけるP型シリコン基板15にはジャンクショ
ンFETのチャネル領域23が形成される。Next, as shown in FIG. 2B, the P-type silicon substrate 15 and the first, second, fourth, and fifth element isolation regions 20a, 20b, 20d, and 20e are overlaid with a second layer. Two
The resist film 21 is provided. Using the second resist film 21 and the third and sixth element isolation regions 20c and 20f as a mask, P, which is a P-type impurity, is ion-implanted at a dose of 1 × 10 12 m −2 . As a result, an NMOS channel region 22 is formed on the P-type silicon substrate 15 in the NMOS region 16b, and a junction FET channel region 23 is formed on the P-type silicon substrate 15 in the junction FET region 17.
【0017】この後、図3(a)に示すように、前記第
2のレジスト膜21は除去され、前記P型シリコン基板
15の表面上には例えば熱酸化によりゲート酸化膜24
が設けられる。このゲート酸化膜24および第1乃至第
6の素子分離領域20a〜20fの上には多結晶シリコ
ン層25が堆積され、この多結晶シリコン層25の上に
は図示せぬ第3のレジスト膜が設けられる。このレジス
ト膜をマスクとして多結晶シリコン層25がエッチング
され、PMOSおよびNMOSそれぞれのゲート電極2
5a、25bが形成される。After that, as shown in FIG. 3A, the second resist film 21 is removed, and the gate oxide film 24 is formed on the surface of the P-type silicon substrate 15 by, for example, thermal oxidation.
Is provided. A polycrystalline silicon layer 25 is deposited on the gate oxide film 24 and the first to sixth element isolation regions 20a to 20f, and a third resist film (not shown) is formed on the polycrystalline silicon layer 25. It is provided. The polycrystalline silicon layer 25 is etched using this resist film as a mask, and the gate electrodes 2 of the PMOS and NMOS are respectively formed.
5a and 25b are formed.
【0018】次に、PMOS領域16aおよびジャンク
ションFET領域17には図示せぬ第4のレジスト膜が
設けられる。このレジスト膜およびNMOSのゲート電
極25bをマスクとしてイオン注入されることにより、
NMOSのLDD領域の拡散層26が形成される。この
後、前記第4のレジスト膜は除去され、PMOSのゲー
ト電極25a、NMOSのゲート電極25b、ゲート酸
化膜24および第1乃至第6の素子分離領域20a〜2
0fの上にはSiO2 層27が堆積される。このSiO
2 層27はRIEによって異方的にエッチングされるこ
とにより、PMOSおよびNMOSそれぞれのゲート電
極25a、25bの両側面にはサイドウォール28が形
成される。Next, a fourth resist film (not shown) is provided on the PMOS region 16a and the junction FET region 17. By ion implantation using this resist film and the gate electrode 25b of the NMOS as a mask,
A diffusion layer 26 in the LDD region of the NMOS is formed. After that, the fourth resist film is removed, and the PMOS gate electrode 25a, the NMOS gate electrode 25b, the gate oxide film 24, and the first to sixth element isolation regions 20a to 2 are formed.
A SiO 2 layer 27 is deposited on 0f. This SiO
The second layer 27 is anisotropically etched by RIE, so that sidewalls 28 are formed on both side surfaces of the gate electrodes 25a and 25b of the PMOS and NMOS, respectively.
【0019】この後、第1乃至第5の素子分離領域20
a〜20e、PMOS、NMOSそれぞれのゲート電極
25a、25b、サイドウォール28およびゲート酸化
膜24の上には第5のレジスト膜29が設けられる。こ
のレジスト膜29をマスクとしてジャンクションFET
のチャネル領域23にはP型の不純物であるBが1×1
012〜1013cm-2のドーズ量でイオン注入される。こ
れにより、ジャンクションFETのチャネル領域23は
所定のBの濃度に高められる。After that, the first to fifth element isolation regions 20 are formed.
A fifth resist film 29 is provided on the gate electrodes a to 20e, the PMOS and NMOS gate electrodes 25a and 25b, the sidewalls 28, and the gate oxide film 24, respectively. Junction FET using this resist film 29 as a mask
1 × 1 of B, which is a P-type impurity, in the channel region 23 of
Ion implantation is performed with a dose amount of 0 12 to 10 13 cm -2 . As a result, the channel region 23 of the junction FET is increased to a predetermined B concentration.
【0020】次に、図3(b)に示すように、前記第5
のレジスト膜29は除去され、第1、第2、第5、第6
の素子分離領域20a、20b、20e、20f、PM
OSのゲート電極25aおよびゲート酸化膜24の上に
は第6のレジスト膜31が設けられる。このレジスト膜
31、NMOSのゲート電極25b、サイドウォール2
8および第3、第4の素子分離領域20c、20dをマ
スクとしてN型の不純物であるAsがイオン注入され、
NMOSのソース・ドレイン領域の拡散層32、ジャン
クションFETのゲート33およびジャンクションFE
Tのウェルコンタクト34が形成される。Next, as shown in FIG.
The resist film 29 is removed, and the first, second, fifth, and sixth resist films 29 are removed.
Element isolation regions 20a, 20b, 20e, 20f, PM
A sixth resist film 31 is provided on the gate electrode 25a of the OS and the gate oxide film 24. The resist film 31, the NMOS gate electrode 25b, the sidewall 2
As an N-type impurity is ion-implanted using the 8 and the third and fourth element isolation regions 20c and 20d as a mask,
The diffusion layer 32 in the source / drain region of the NMOS, the gate 33 of the junction FET, and the junction FE
A T well contact 34 is formed.
【0021】この後、図1(a)に示すように、前記第
6のレジスト膜31は除去され、第3、第4の素子分離
領域20c、20d、NMOSのゲート電極25b、サ
イドウォール28およびゲート酸化膜24の上には図示
せぬ第7のレジスト膜が設けられる。このレジスト膜、
PMOSのゲート電極25a、サイドウォール28およ
び第1、第2、第5、第6の素子分離領域20a、20
b、20e、20fをマスクとしてP型の不純物がイオ
ン注入され、PMOSのソース・ドレイン領域の拡散層
36およびジャンクションFETのソース・ドレイン領
域の拡散層37が形成される。次に、前記第7のレジス
ト膜は除去される。Thereafter, as shown in FIG. 1A, the sixth resist film 31 is removed, and the third and fourth element isolation regions 20c and 20d, the NMOS gate electrode 25b, the sidewall 28 and A seventh resist film (not shown) is provided on the gate oxide film 24. This resist film,
The PMOS gate electrode 25a, the sidewall 28, and the first, second, fifth, and sixth element isolation regions 20a, 20.
P-type impurities are ion-implanted using b, 20e and 20f as masks to form a diffusion layer 36 in the source / drain region of the PMOS and a diffusion layer 37 in the source / drain region of the junction FET. Next, the seventh resist film is removed.
【0022】上記製造方法によれば、PMOS用のNタ
イプウェル18を形成する際のイオン注入により、ジャ
ンクションFET用のNタイプウェル19を形成してい
る。また、NMOSのチャネル領域22を形成する際の
P型不純物のイオン注入により、ジャンクションFET
のチャネル領域23を形成している。また、NMOSの
ソース・ドレイン領域の拡散層32を形成する際のN型
不純物のイオン注入により、ジャンクションFETのゲ
ート33およびジャンクションFETのウェルコンタク
ト34を形成している。また、PMOSのソース・ドレ
イン領域の拡散層36を形成する際のP型不純物のイオ
ン注入により、ジャンクションFETのソース・ドレイ
ン領域の拡散層37を形成している。したがって、従来
のCMOS型FETの製造工程により、同一のシリコン
基板上にCMOS型FETおよびジャンクションFET
を形成することができる。また、従来のCMOS型FE
Tの製造工程を用いているため、製造コストを低く抑え
ることができる。According to the above manufacturing method, the N-type well 19 for the junction FET is formed by ion implantation when forming the N-type well 18 for the PMOS. Further, the junction FET is formed by ion implantation of P-type impurities when forming the channel region 22 of the NMOS.
To form the channel region 23. Further, the gate 33 of the junction FET and the well contact 34 of the junction FET are formed by ion implantation of N-type impurities when forming the diffusion layer 32 of the source / drain region of the NMOS. Further, the diffusion layer 37 in the source / drain region of the junction FET is formed by ion implantation of P-type impurities when the diffusion layer 36 in the source / drain region of the PMOS is formed. Therefore, the CMOS type FET and the junction FET are formed on the same silicon substrate by the conventional CMOS type FET manufacturing process.
Can be formed. In addition, the conventional CMOS FE
Since the manufacturing process of T is used, the manufacturing cost can be kept low.
【0023】図4は、この発明の第1の実施例による半
導体装置および従来の半導体装置それぞれにおいて、デ
ザインルールのスケーリングと1/fノイズ電圧との関
係を示す図である。38は、スケーリングをそれぞれ×
1、×0.8、×0.7、×0.6として製造された従
来の半導体装置であるMOS型FETを使用した際の1
/fノイズ電圧を測定した結果をプロットし、その傾向
を示す直線である。39は、スケーリングを×0.7と
して製造されたこの発明の半導体装置におけるジャンク
ションFETを使用した際の1/fノイズ電圧を測定し
た結果を示す点である。これらの結果によれば、ジャン
クションFETのノイズ電圧はMOS型FETのそれよ
り1オーダー以上低減することができる。FIG. 4 is a diagram showing the relationship between the scaling of the design rule and the 1 / f noise voltage in each of the semiconductor device according to the first embodiment of the present invention and the conventional semiconductor device. 38 scales each ×
1 when using a MOS type FET which is a conventional semiconductor device manufactured as 1, × 0.8, × 0.7, × 0.6
/ F is a straight line that plots the results of measuring the noise voltage and shows the tendency. 39 is a point showing the result of measuring the 1 / f noise voltage when using the junction FET in the semiconductor device of the present invention manufactured with the scaling of × 0.7. According to these results, the noise voltage of the junction FET can be reduced by one order or more than that of the MOS FET.
【0024】上記実施例によれば、同一のP型シリコン
基板15にCMOS型FETとジャンクションFETと
を形成している。このため、例えば音声信号用として使
用されるアナログ、デジタル混載回路において、アナロ
グの入力段のノイズが少ないことが必要な所にはジャン
クションFETを使い、高速なデジタル処理が必要な所
にはMOS型FETを使うことができる。この結果、入
出力段のトランジスタ、即ちジャンクションFETを微
細化しても、1/fノイズを小さくすることができる。According to the above embodiment, the CMOS type FET and the junction FET are formed on the same P type silicon substrate 15. Therefore, for example, in an analog / digital mixed circuit used for audio signals, a junction FET is used where it is necessary to reduce noise in the analog input stage, and a MOS type is used where high-speed digital processing is required. You can use FET. As a result, the 1 / f noise can be reduced even if the input / output stage transistor, that is, the junction FET is miniaturized.
【0025】図1、図2および図3(b)は、この発明
の第2の実施例による半導体装置の製造方法を示す断面
図であり、第1の実施例と同一部分には同一符号を付
し、異なる部分についてのみ説明する。FIGS. 1, 2 and 3B are sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention, in which the same parts as those in the first embodiment are designated by the same reference numerals. Only different parts will be described.
【0026】図2(b)に示すNMOSのチャネル領域
22を形成する際のイオン注入のドーズ量は第1の実施
例におけるそれより多くしている。これは、例えばCM
OS型FETの微細化、特にゲート酸化膜の薄膜化が進
むことによりしきい値電圧が低下するため、このしきい
値電圧を上げるための対策である。これにより、ジャン
クションFETのチャネル領域23における濃度も高く
なり、ジャンクションFETのチャネル領域23が所定
の濃度に形成される。The dose of ion implantation for forming the NMOS channel region 22 shown in FIG. 2B is larger than that in the first embodiment. This is for example CM
This is a measure for increasing the threshold voltage because the threshold voltage is lowered as the OS-type FET is miniaturized, especially as the gate oxide film is made thinner. As a result, the concentration in the channel region 23 of the junction FET also increases, and the channel region 23 of the junction FET is formed to have a predetermined concentration.
【0027】この後、図3(b)に示すように、第2の
レジスト膜21は除去され、P型シリコン基板15の上
にはゲート酸化膜24が設けられる。このゲート酸化膜
24の上にはPMOSおよびNMOSそれぞれのゲート
電極25a、25bが形成される。次に、NMOSのL
DD領域の拡散層26が形成される。この後、PMOS
およびNMOSそれぞれのゲート電極25a、25bの
両側面にはサイドウォール28が形成される。次に、N
MOSのソース・ドレイン領域の拡散層32、ジャンク
ションFETのゲート33およびジャンクションFET
のウェルコンタクト34が形成される。After this, as shown in FIG. 3B, the second resist film 21 is removed, and a gate oxide film 24 is provided on the P-type silicon substrate 15. Gate electrodes 25a and 25b for PMOS and NMOS are formed on the gate oxide film 24. Next, NMOS L
The diffusion layer 26 in the DD region is formed. After this, PMOS
Sidewalls 28 are formed on both side surfaces of the gate electrodes 25a and 25b of the NMOS and the NMOS, respectively. Then N
Diffusion layer 32 in source / drain region of MOS, gate 33 of junction FET and junction FET
Well contact 34 is formed.
【0028】上記第2の実施例においても第1の実施例
と同様の効果を得ることができ、しかも、NMOSのチ
ャネル領域22を形成する際のイオン注入のドーズ量を
第1の実施例におけるそれより多くしているため、ジャ
ンクションFETのチャネル領域を所定の濃度に高める
ためのイオン注入を行う必要がない。In the second embodiment, the same effect as that of the first embodiment can be obtained, and the dose of ion implantation for forming the channel region 22 of the NMOS is the same as that of the first embodiment. Since the number is larger than that, it is not necessary to perform ion implantation for increasing the channel region of the junction FET to a predetermined concentration.
【0029】図1、図2、図3(b)および図5は、こ
の発明の第3の実施例による半導体装置の製造方法を示
す断面図であり、第1の実施例と同一部分には同一符号
を付し、異なる部分についてのみ説明する。1, FIG. 2, FIG. 3 (b) and FIG. 5 are sectional views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention. The same reference numerals are given and only different portions will be described.
【0030】図2(b)に示すように、P型シリコン基
板15において、PMOS領域16bにはNMOSのチ
ャネル領域22が形成され、ジャンクションFET領域
17にはジャンクションFETのチャネル領域23が形
成される。As shown in FIG. 2B, in the P-type silicon substrate 15, an NMOS channel region 22 is formed in the PMOS region 16b and a junction FET channel region 23 is formed in the junction FET region 17. ..
【0031】この後、図5(a)に示すように、第1乃
至第5の素子分離領域20a〜20eおよびP型シリコ
ン基板15の上には第5のレジスト膜29が設けられ
る。この第5のレジスト膜29および第6の素子分離領
域20fをマスクとして、ジャンクションFETのチャ
ネル領域23にはP型の不純物であるBが1×1012〜
1013cm-2のドーズ量でイオン注入される。これによ
り、ジャンクションFETのチャネル領域23は所定の
Bの濃度に高められる。Thereafter, as shown in FIG. 5A, a fifth resist film 29 is provided on the first to fifth element isolation regions 20a to 20e and the P-type silicon substrate 15. Using the fifth resist film 29 and the sixth element isolation region 20f as a mask, the P-type impurity B of 1 × 10 12 to the channel region 23 of the junction FET.
Ion implantation is performed at a dose of 10 13 cm -2 . As a result, the channel region 23 of the junction FET is increased to a predetermined B concentration.
【0032】次に、図5(b)に示すように、前記第5
のレジスト膜29は除去され、前記P型シリコン基板1
5の上にはゲート酸化膜24が設けられる。このゲート
酸化膜24および第1乃至第6の素子分離領域20a〜
20fの上には多結晶シリコン層25が堆積され、この
多結晶シリコン層25の上には図示せぬ第4のレジスト
膜が設けられる。このレジスト膜をマスクとして前記多
結晶シリコン層25がエッチングされ、PMOSおよび
NMOSそれぞれのゲート電極25a、25bが形成さ
れる。次に、PMOS領域16aおよびジャンクション
FET領域17には図示せぬ第4のレジスト膜が設けら
れ、このレジスト膜およびNMOSのゲート電極25b
をマスクとしてイオン注入することにより、NMOSの
LDD領域の拡散層26が形成される。Next, as shown in FIG.
The resist film 29 is removed, and the P-type silicon substrate 1 is removed.
A gate oxide film 24 is provided on the gate electrode 5. The gate oxide film 24 and the first to sixth element isolation regions 20a ...
A polycrystalline silicon layer 25 is deposited on 20f, and a fourth resist film (not shown) is provided on the polycrystalline silicon layer 25. Using the resist film as a mask, the polycrystalline silicon layer 25 is etched to form gate electrodes 25a and 25b for the PMOS and NMOS, respectively. Next, a fourth resist film (not shown) is provided in the PMOS region 16a and the junction FET region 17, and the resist film and the gate electrode 25b of the NMOS are provided.
Is used as a mask to form a diffusion layer 26 in the LDD region of the NMOS.
【0033】この後、図3(b)に示すように、前記第
4のレジスト膜は除去され、PMOSおよびNMOSそ
れぞれのゲート電極25a、25bの両側面にはサイド
ウォール28が形成される。上記第3の実施例において
も第1の実施例と同様の効果を得ることができる。After this, as shown in FIG. 3B, the fourth resist film is removed, and sidewalls 28 are formed on both side surfaces of the gate electrodes 25a and 25b of the PMOS and NMOS, respectively. Also in the third embodiment, the same effect as that of the first embodiment can be obtained.
【0034】図6、図7および図8は、この発明の第4
の実施例による半導体装置の製造方法を示す断面図であ
り、第1の実施例と同一部分には同一符号を付し、異な
る部分についてのみ説明する。FIGS. 6, 7 and 8 show a fourth embodiment of the present invention.
FIG. 11 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the embodiment of the present invention, in which the same parts as those in the first embodiment are designated by the same reference numerals and only different parts will be described.
【0035】図6(a)に示すように、P型シリコン基
板15にはCMOS型FET領域16およびジャンクシ
ョンFET領域17が形成されている。前記P型シリコ
ン基板15の表面上には図示せぬ第1のレジスト膜が設
けられる。このレジスト膜をマスクとしてN型の不純物
がP型シリコン基板15にイオン注入され、PMOS用
のNタイプウェル18およびジャンクションFET用の
Nタイプウェル19が形成される。As shown in FIG. 6A, a CMOS type FET region 16 and a junction FET region 17 are formed on the P type silicon substrate 15. A first resist film (not shown) is provided on the surface of the P-type silicon substrate 15. N-type impurities are ion-implanted into the P-type silicon substrate 15 by using this resist film as a mask to form an N-type well 18 for PMOS and an N-type well 19 for junction FET.
【0036】この後、前記第1のレジスト膜は除去さ
れ、前記P型シリコン基板15の上には図示せぬパッド
酸化膜が堆積される。このパッド酸化膜の上には図示せ
ぬ窒化膜が堆積され、この窒化膜の上には図示せぬ第2
のレジスト膜が設けられる。このレジスト膜をマスクと
して前記パッド酸化膜および窒化膜がエッチングされ
る。次に、前記第2のレジスト膜をマスクとしてP型の
不純物であるBがイオン注入され、チャネルストッパー
領域51およびジャンクションFETのチャネル領域2
3が形成される。After that, the first resist film is removed, and a pad oxide film (not shown) is deposited on the P-type silicon substrate 15. A nitride film (not shown) is deposited on the pad oxide film, and a second film (not shown) is formed on the nitride film.
Resist film is provided. The pad oxide film and the nitride film are etched using this resist film as a mask. Next, B, which is a P-type impurity, is ion-implanted using the second resist film as a mask, and the channel stopper region 51 and the channel region 2 of the junction FET are formed.
3 is formed.
【0037】次に、図6(b)に示すように、前記第2
のレジスト膜は除去され、前記P型シリコン基板15に
はLOCOS法により第1乃至第4、第7の素子分離領
域20a〜20d、20gが設けられる。この後、前記
窒化膜およびパッド酸化膜は除去される。Next, as shown in FIG. 6B, the second
The resist film is removed, and the P-type silicon substrate 15 is provided with first to fourth and seventh element isolation regions 20a to 20d and 20g by the LOCOS method. Then, the nitride film and the pad oxide film are removed.
【0038】この後、図7(a)に示すように、前記第
1乃至第4、第7の素子分離領域20a〜20d、20
gおよびP型シリコン基板15の上には図示せぬ第3の
レジスト膜が設けられる。このレジスト膜をマスクとし
て第7の素子分離領域20gはエッチングされ、第8お
よび第9の素子分離領域20h、20iが形成される。
次に、PMOS領域16aおよびジャンクションFET
領域17それぞれには図示せぬ第4のレジスト膜が設け
られる。このレジスト膜をマスクとしてイオン注入さ
れ、NMOSのチャネル領域22が形成される。Thereafter, as shown in FIG. 7A, the first to fourth and seventh element isolation regions 20a to 20d, 20 are formed.
A third resist film (not shown) is provided on the g and P-type silicon substrate 15. Using the resist film as a mask, the seventh element isolation region 20g is etched to form the eighth and ninth element isolation regions 20h and 20i.
Next, the PMOS region 16a and the junction FET
A fourth resist film (not shown) is provided in each of the regions 17. Ion implantation is performed using this resist film as a mask to form an NMOS channel region 22.
【0039】次に、図7(b)に示すように、前記第4
のレジスト膜は除去され、前記P型シリコン基板15の
上には例えば熱酸化によりゲート酸化膜24が設けられ
る。このゲート酸化膜24の上にはPMOSおよびNM
OSそれぞれのゲート電極25a、25bが形成され
る。次に、前記P型シリコン基板15にはNMOSのL
DD領域の拡散層26が形成される。この後、前記PM
OSおよびNMOSそれぞれのゲート電極25a、25
bの両側面にはSiO2 層からなるサイドウォール28
が形成される。次に、前記第1、第2、第8、第9の素
子分離領域20a、20b、20h、20i、PMOS
のゲート電極25aおよびゲート酸化膜24の上には第
6のレジスト膜31が設けられる。このレジスト膜3
1、NMOSのゲート電極25b、サイドウォール28
および第3、第4の素子分離領域20c、20dをマス
クとしてAsがイオン注入され、NMOSのソース・ド
レイン領域の拡散層32、ジャンクションFETのゲー
ト33およびジャンクションFETのウェルコンタクト
34が形成される。Next, as shown in FIG. 7B, the fourth
The resist film is removed, and a gate oxide film 24 is provided on the P-type silicon substrate 15 by, for example, thermal oxidation. A PMOS and an NM are formed on the gate oxide film 24.
Gate electrodes 25a and 25b for each OS are formed. Next, on the P-type silicon substrate 15, an NMOS L is formed.
The diffusion layer 26 in the DD region is formed. After this, the PM
Gate electrodes 25a and 25 for the OS and NMOS, respectively
Side walls 28 made of a SiO 2 layer are provided on both sides of b.
Is formed. Next, the first, second, eighth and ninth element isolation regions 20a, 20b, 20h, 20i and the PMOS
A sixth resist film 31 is provided on the gate electrode 25 a and the gate oxide film 24. This resist film 3
1, NMOS gate electrode 25b, sidewall 28
As is ion-implanted by using the third and fourth element isolation regions 20c and 20d as a mask to form the diffusion layer 32 in the source / drain region of the NMOS, the gate 33 of the junction FET, and the well contact 34 of the junction FET.
【0040】この後、図8に示すように、前記第6のレ
ジスト膜31は除去され、前記P型シリコン基板15に
はPMOSのソース・ドレイン領域の拡散層36および
ジャンクションFETのソース・ドレイン領域の拡散層
37が形成される。上記第4の実施例においても第1の
実施例と同様の効果を得ることができる。Thereafter, as shown in FIG. 8, the sixth resist film 31 is removed, and the P-type silicon substrate 15 is provided with a diffusion layer 36 of a source / drain region of a PMOS and a source / drain region of a junction FET. Diffusion layer 37 is formed. Also in the fourth embodiment, the same effect as in the first embodiment can be obtained.
【0041】[0041]
【発明の効果】以上説明したようにこの発明によれば、
同一の半導体基板にジャンクションFETおよびMOS
型FETを設けている。したがって、入出力段のトラン
ジスタを微細化しても1/fノイズを小さくすることが
できるAs described above, according to the present invention,
Junction FET and MOS on the same semiconductor substrate
A type FET is provided. Therefore, 1 / f noise can be reduced even if the input / output stage transistor is miniaturized.
【図1】図1(a)は、この発明の第1、第2、第3の
実施例による半導体装置の製造方法を示すものであり、
PMOSのソース・ドレイン領域の拡散層およびジャン
クションFETのソース・ドレイン領域の拡散層を形成
する工程を示す断面図であり、図1(b)は、この発明
の第1、第2、第3の実施例による半導体装置の製造方
法を示すものであり、PMOS用のNタイプウェルおよ
びジャンクションFET用のNタイプウェルを形成する
工程を示す断面図。FIG. 1A shows a method of manufacturing a semiconductor device according to first, second and third embodiments of the present invention,
FIG. 1B is a cross-sectional view showing a step of forming a diffusion layer in a source / drain region of a PMOS and a diffusion layer in a source / drain region of a junction FET, and FIG. 1B shows the first, second and third aspects of the present invention. FIG. 10 is a cross-sectional view showing the method of manufacturing a semiconductor device according to the embodiment, showing a step of forming an N-type well for a PMOS and an N-type well for a junction FET.
【図2】図2(a)は、この発明の第1、第2、第3の
実施例による半導体装置の製造方法を示すものであり、
第1乃至第6の素子分離領域を設ける工程を示す断面図
であり、図2(b)は、この発明の第1、第2、第3の
実施例による半導体装置の製造方法を示すものであり、
NMOSのチャネル領域およびジャンクションFETの
チャネル領域を形成する工程を示す断面図。FIG. 2A shows a method of manufacturing a semiconductor device according to first, second and third embodiments of the present invention,
FIG. 2B is a cross-sectional view showing a step of providing first to sixth element isolation regions, and FIG. 2B shows a method of manufacturing a semiconductor device according to the first, second and third embodiments of the present invention. Yes,
FIG. 6 is a cross-sectional view showing a step of forming an NMOS channel region and a junction FET channel region.
【図3】図3(a)は、この発明の第1の実施例による
半導体装置の製造方法を示すものであり、ジャンクショ
ンFETのチャネル領域にBをイオン注入する工程を示
す断面図であり、図3(b)は、この発明の第1、第
2、第3の実施例による半導体装置の製造方法を示すも
のであり、NMOSのソース・ドレイン領域の拡散層、
ジャンクションFETのゲートおよびジャンクションF
ETのウェルコンタクトを形成する工程を示す断面図。FIG. 3A is a sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention, showing a step of ion-implanting B into a channel region of a junction FET, FIG. 3 (b) shows a method of manufacturing a semiconductor device according to the first, second and third embodiments of the present invention, which is a diffusion layer of an NMOS source / drain region,
Junction FET gate and junction F
Sectional drawing which shows the process of forming the well contact of ET.
【図4】この発明の第1の実施例による半導体装置およ
び従来の半導体装置それぞれにおいて、デザインルール
のスケーリングと1/fノイズ電圧との関係を示す図。FIG. 4 is a diagram showing a relationship between scaling of a design rule and 1 / f noise voltage in each of the semiconductor device according to the first embodiment of the present invention and the conventional semiconductor device.
【図5】図5(a)は、この発明の第3の実施例による
半導体装置の製造方法を示すものであり、ジャンクショ
ンFETのチャネル領域にBをイオン注入する工程を示
す断面図であり、図5(b)は、この発明の第3の実施
例による半導体装置の製造方法を示すものであり、PM
OSおよびNMOSそれぞれのゲート電極およびNMO
SのLDD領域の拡散層を形成する工程を示す断面図。FIG. 5A is a sectional view showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention, showing a step of ion-implanting B into a channel region of a junction FET; FIG. 5B shows a semiconductor device manufacturing method according to the third embodiment of the present invention.
Gate electrode and NMO of OS and NMOS respectively
FIG. 6 is a cross-sectional view showing a step of forming a diffusion layer in the LDD region of S.
【図6】図6(a)は、この発明の第4の実施例による
半導体装置の製造方法を示すものであり、PMOS用の
Nタイプウェル、ジャンクションFET用のNタイプウ
ェルおよびジャンクションFETのチャネル領域を形成
する工程を示す断面図であり、図6(b)は、この発明
の第4の実施例による半導体装置の製造方法を示すもの
であり、第1乃至第4、第7の素子分離領域を設ける工
程を示す断面図。FIG. 6 (a) shows a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention, in which an N type well for PMOS, an N type well for junction FET and a channel region of the junction FET are formed. FIG. 6B is a cross-sectional view showing the step of forming, and FIG. 6B shows a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, in which the first to fourth and seventh element isolation regions are Sectional drawing which shows the process to provide.
【図7】図7(a)は、この発明の第4の実施例による
半導体装置の製造方法を示すものであり、NMOSのチ
ャネル領域を形成する工程を示す断面図であり、図7
(b)は、この発明の第4の実施例による半導体装置の
製造方法を示すものであり、NMOSのソース・ドレイ
ン領域の拡散層、ジャンクションFETのゲートおよび
ジャンクションFETのウェルコンタクトを形成する工
程を示す断面図。7A is a cross-sectional view showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, showing a step of forming an NMOS channel region. FIG.
(B) shows a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, which shows a step of forming a diffusion layer of an NMOS source / drain region, a gate of a junction FET and a well contact of a junction FET. Sectional drawing to show.
【図8】この発明の第4の実施例による半導体装置の製
造方法を示すものであり、PMOSのソース・ドレイン
領域の拡散層およびジャンクションFETのソース・ド
レイン領域の拡散層を形成する工程を示す断面図。FIG. 8 shows a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention, showing a step of forming a diffusion layer in a source / drain region of a PMOS and a diffusion layer in a source / drain region of a junction FET. Sectional view.
【図9】従来の半導体装置を示す断面図。FIG. 9 is a sectional view showing a conventional semiconductor device.
15…P型シリコン基板、16…CMOS型FET領域、16
a …PMOS領域、16b …NMOS領域、17…ジャンク
ションFET領域、18…PMOS用のNタイプウェル、
19…ジャンクションFET用のNタイプウェル、20a …
第1の素子分離領域、20b …第2の素子分離領域、20c
…第3の素子分離領域、20d …第4の素子分離領域、20
e …第5の素子分離領域、20f …第6の素子分離領域、
20g …第7の素子分離領域、20h …第8の素子分離領
域、20i …第9の素子分離領域、21…第2のレジスト
膜、22…NMOSのチャネル領域、23…ジャンクション
FETのチャネル領域、24…ゲート酸化膜、25…多結晶
シリコン層、25a …PMOSのゲート電極、25b …NM
OSのゲート電極、26…NMOSのLDD領域の拡散
層、27…SiO2 層、28…サイドウォール、29…第5の
レジスト膜、31…第6のレジスト膜、32…NMOSのソ
ース・ドレイン領域の拡散層、33…ジャンクションFE
Tのゲート、34…ウェルコンタクト、36…PMOSのソ
ース・ドレイン領域の拡散層、37…ジャンクションFE
Tのソース・ドレイン領域の拡散層、38…従来の半導体
装置におけるデザインルールのスケーリングと1/fノ
イズ電圧との関係、39…この発明の半導体装置における
デザインルールのスケーリングと1/fノイズ電圧との
関係、41…第3のレジスト膜、51…チャネルストッパー
領域。15 ... P-type silicon substrate, 16 ... CMOS type FET region, 16
a ... PMOS region, 16b ... NMOS region, 17 ... junction FET region, 18 ... N-type well for PMOS,
19 ... N-type well for junction FET, 20a ...
First element isolation region, 20b Second element isolation region, 20c
… Third element isolation region, 20d… Fourth element isolation region, 20d
e ... Fifth element isolation region, 20f ... Sixth element isolation region,
20g ... 7th element isolation region, 20h ... 8th element isolation region, 20i ... 9th element isolation region, 21 ... Second resist film, 22 ... NMOS channel region, 23 ... Junction FET channel region, 24 ... Gate oxide film, 25 ... Polycrystalline silicon layer, 25a ... PMOS gate electrode, 25b ... NM
OS gate electrode, 26 ... NMOS LDD region diffusion layer, 27 ... SiO 2 layer, 28 ... Side wall, 29 ... Fifth resist film, 31 ... Sixth resist film, 32 ... NMOS source / drain region Diffusion layer, 33 ... Junction FE
T gate, 34 ... Well contact, 36 ... Diffusion layer of PMOS source / drain region, 37 ... Junction FE
Diffusion layer of source / drain region of T, 38 ... Relation between design rule scaling and 1 / f noise voltage in conventional semiconductor device, 39 ... Design rule scaling and 1 / f noise voltage in semiconductor device of the present invention , 41 ... Third resist film, 51 ... Channel stopper region.
Claims (8)
第2のMOS型FET領域を有する半導体基板と、 前記第2のMOS型FET領域に形成されたウェルと、 前記第1のMOS型FET領域および前記ジャンクショ
ンFET領域それぞれに形成された第1および第2のチ
ャネル領域と、 前記第1のMOS型FET領域および前記ウェルの上に
設けられた第1および第2のゲート酸化膜と、 前記第1および第2のゲート酸化膜それぞれの上に設け
られた第1および第2のゲート電極と、 前記第1のMOS型FET領域および前記第2のチャネ
ル領域それぞれに形成された第1のソース・ドレイン領
域およびジャンクションFETのゲートと、 前記ウェルおよび前記第2のチャネル領域それぞれに形
成された第2のソース・ドレイン領域および第3のソー
ス・ドレイン領域と、 を具備することを特徴とする半導体装置。1. A junction FET region and a first,
A semiconductor substrate having a second MOS type FET region, a well formed in the second MOS type FET region, and first and first wells formed in the first MOS type FET region and the junction FET region, respectively. A second channel region, first and second gate oxide films provided on the first MOS type FET region and the well, and first channel oxide films provided on the first and second gate oxide films, respectively. First and second gate electrodes, first source / drain regions and gates of the junction FET formed in the first MOS type FET region and the second channel region, respectively, the well and the second A second source / drain region and a third source / drain region formed in each of the two channel regions. A semiconductor device characterized by.
域および第1、第2のMOS型FET領域を有し、前記
第2のMOS型FET領域にウェルを形成する工程と、 第1の不純物を導入することにより、前記第1のMOS
型FET領域に第1のチャネル領域を形成するととも
に、前記ジャンクションFET領域に第2のチャネル領
域を形成する工程と、 前記第1のチャネル領域および前記ウェルそれぞれの上
に第1および第2のゲート酸化膜を設ける工程と、 前記第1および第2のゲート酸化膜それぞれの上に第1
および第2のゲート電極を設ける工程と、 第2の不純物を導入することにより、前記第1のMOS
型FET領域に第1のソース・ドレイン領域を形成する
とともに、前記第2のチャネル領域の内にジャンクショ
ンFETのゲートを形成する工程と、 第1の不純物を導入することにより、前記ウェルの内に
第2のソース・ドレイン領域を形成するとともに、前記
第2のチャネル領域の内に第3のソース・ドレイン領域
を形成する工程と、 からなることを特徴とする半導体装置の製造方法。2. A semiconductor substrate having a junction FET region and first and second MOS type FET regions, a step of forming a well in the second MOS type FET region, and introducing a first impurity. As a result, the first MOS
Forming a first channel region in the type FET region and forming a second channel region in the junction FET region, and first and second gates on the first channel region and the well, respectively. Providing an oxide film, and forming a first layer on each of the first and second gate oxide layers.
And a step of providing a second gate electrode, and by introducing a second impurity, the first MOS
Forming a first source / drain region in the type FET region and forming a gate of the junction FET in the second channel region; and introducing a first impurity into the well. Forming a second source / drain region, and forming a third source / drain region in the second channel region, a method of manufacturing a semiconductor device.
域および第1、第2のMOS型FET領域を有し、前記
第2のMOS型FET領域にウェルを形成する工程と、 第1の不純物を導入することにより、前記半導体基板に
チャネルストッパー領域を形成するとともに、前記ジャ
ンクションFET領域にチャネル領域を形成する工程
と、 前記チャネル領域および前記チャネルストッパー領域そ
れぞれの上に第1および第2の素子分離領域を設ける工
程と、 前記第1の素子分離領域の一部を除去する工程と、 前記第1のMOS型FET領域および前記ウェルの上に
第1および第2のゲート酸化膜を設ける工程と、 前記第1および第2のゲート酸化膜それぞれの上に第1
および第2のゲート電極を設ける工程と、 第2の不純物を導入することにより、前記第1のMOS
型FET領域に第1のソース・ドレイン領域を形成する
とともに、前記第2のチャネル領域の内にジャンクショ
ンFETのゲートを形成する工程と、 第1の不純物を導入することにより、前記ウェルの内に
第2のソース・ドレイン領域を形成するとともに、前記
第1のチャネル領域の内に第3のソース・ドレイン領域
を形成する工程と、 からなることを特徴とする半導体装置の製造方法。3. A semiconductor substrate having a junction FET region and first and second MOS type FET regions, a step of forming a well in the second MOS type FET region, and introducing a first impurity. Thereby forming a channel stopper region in the semiconductor substrate and forming a channel region in the junction FET region, and forming a first and second element isolation region on each of the channel region and the channel stopper region. A step of providing, a step of removing a part of the first element isolation region, a step of providing first and second gate oxide films on the first MOS FET region and the well, A first on each of the first and second gate oxides
And a step of providing a second gate electrode, and by introducing a second impurity, the first MOS
Forming a first source / drain region in the type FET region and forming a gate of the junction FET in the second channel region; and introducing a first impurity into the well. Forming a second source / drain region, and forming a third source / drain region in the first channel region, a method of manufacturing a semiconductor device.
ET領域、前記第1および第2のチャネル領域および前
記第2、第3のソース・ドレイン領域は、第1導電型ま
たは第2導電型であることを特徴とする請求項1、2ま
たは3記載の半導体装置およびその製造方法。4. The semiconductor substrate, the first MOS type F
4. The ET region, the first and second channel regions, and the second and third source / drain regions are of the first conductivity type or the second conductivity type, respectively. Semiconductor device and its manufacturing method.
ン領域および前記ジャンクションFETのゲートは、第
2導電型または第1導電型であることを特徴とする請求
項1、2または3記載の半導体装置およびその製造方
法。5. The semiconductor according to claim 1, 2 or 3, wherein the well, the first source / drain region and the gate of the junction FET are of the second conductivity type or the first conductivity type. Device and manufacturing method thereof.
第2導電型であることを特徴とする請求項2または3記
載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 2, wherein the first impurity has a first conductivity type or a second conductivity type.
第1導電型であることを特徴とする請求項2または3記
載の半導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 2, wherein the second impurity has a second conductivity type or a first conductivity type.
第2導電型であることを特徴とする請求項3記載の半導
体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 3, wherein the channel region is of a first conductivity type or a second conductivity type.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10991592A JPH05304258A (en) | 1992-04-28 | 1992-04-28 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10991592A JPH05304258A (en) | 1992-04-28 | 1992-04-28 | Semiconductor device and fabrication thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05304258A true JPH05304258A (en) | 1993-11-16 |
Family
ID=14522371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10991592A Withdrawn JPH05304258A (en) | 1992-04-28 | 1992-04-28 | Semiconductor device and fabrication thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05304258A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0907208A1 (en) * | 1997-10-02 | 1999-04-07 | Istituto Trentino Di Cultura | Junction field effect transistor and method of fabricating the same |
FR2776832A1 (en) * | 1998-03-31 | 1999-10-01 | Sgs Thomson Microelectronics | Manufacturing JFET transistors within CMOS integrated circuits |
-
1992
- 1992-04-28 JP JP10991592A patent/JPH05304258A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0907208A1 (en) * | 1997-10-02 | 1999-04-07 | Istituto Trentino Di Cultura | Junction field effect transistor and method of fabricating the same |
FR2776832A1 (en) * | 1998-03-31 | 1999-10-01 | Sgs Thomson Microelectronics | Manufacturing JFET transistors within CMOS integrated circuits |
US6153453A (en) * | 1998-03-31 | 2000-11-28 | Stmicroelectronics S.A. | JFET transistor manufacturing method |
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