JPH05291583A - Erasable type nonvolatile multivalued memory using ferroelectric material - Google Patents

Erasable type nonvolatile multivalued memory using ferroelectric material

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JPH05291583A
JPH05291583A JP4083873A JP8387392A JPH05291583A JP H05291583 A JPH05291583 A JP H05291583A JP 4083873 A JP4083873 A JP 4083873A JP 8387392 A JP8387392 A JP 8387392A JP H05291583 A JPH05291583 A JP H05291583A
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ferroelectric
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drain
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和之 濱田
Noboru Otani
昇 大谷
Yasuyuki Ito
康幸 伊藤
Yasushi Ogimoto
泰史 荻本
Maho Ushikubo
真帆 牛久保
Takeshi Kawabe
武司 川辺
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Abstract

PURPOSE:To obtain a nonvolatile memory which can be operated at a high speed by differentiating thicknesses of gate insulating films in a direction perpendicular to source.drain direction, differentiating lengths or widths of gate electrodes or differentiating characteristics of channel regions corresponding to different resistivities on main surfaces. CONSTITUTION:Remaining inverted polarization insertion amounts of ferroelectric films 12 corresponding to gate electrodes 16 are set by varying in thickness the films 12, normal dielectric films 13 or both. Then, current values flowing between source regions 14 and drain regions 15 can be weighted by power multiplication of '2'. Since the number of the electrodes 16 is four (16a, 16b, 16c, 16d), information corresponding to 4 bits per one cell can be recorded. Thus, writing, reading speeds are made equivalent to those of a static RAM and it can be inexpensively gathered and distributed in high density.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、強誘電体を用いた電気
的に書換え可能な不揮発性多値メモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrically rewritable nonvolatile multilevel memory using a ferroelectric substance.

【０００２】[0002]

【従来の技術】強誘電体材料は、自発的な電気分極を持
ち、外部から電界を加えることによって自発分極を反転
することが可能である。分極と電界の強さの間にはヒス
テリシスが存在する。従って、強誘電体材料を用いて電
気的に書換え可能な不揮発性メモリを構成することがで
きる。2. Description of the Related Art Ferroelectric materials have a spontaneous electric polarization and can be inverted by applying an electric field from the outside. There is hysteresis between polarization and electric field strength. Therefore, it is possible to configure an electrically rewritable nonvolatile memory using the ferroelectric material.

【０００３】従来の強誘電体を用いた不揮発性メモリと
しては、特に、強誘電体膜をＭＯＳＦＥＴ（ＭＯＳトラ
ンジスタ）のゲート絶縁膜として用いることが提案され
ている（例えば、特開昭50-15446号公報）。As a conventional non-volatile memory using a ferroelectric substance, it has been particularly proposed to use a ferroelectric film as a gate insulating film of a MOSFET (MOS transistor) (for example, JP-A-50-15446). Publication).

【０００４】図９は、公知の標準的なＭＯＳＦＥＴのソ
ース・ドレイン方向の断面構造を一例として概略的に示
す図である。但し、酸化シリコン保護膜は除いて示す。
９１はｐ型のシリコン基板である。シリコン基板９１の
一主面上には、ｎ型を有する一対の高濃度不純物領域９
２、９３が対向して選択拡散により配設される。領域９
２、領域９３は、それぞれソース領域、ドレイン領域を
形成する。これらのソース領域９２とドレイン領域９３
に挟まれたシリコン基板９１の表面には例えば厚さ数１
００オングストロームのゲート絶縁膜（酸化シリコン
膜）９４が例えば酸化により形成される。ソース領域９
２、ドレイン領域９３、ゲート絶縁膜９４の上面にはソ
ース電極９５、ドレイン電極９６、ゲート電極９７がア
ルミニウムの蒸着により形成される。ゲート電極に電圧
を印加することにより、ソース領域とドレイン領域の間
のシリコン基板上のチャネル（電流通路）が制御され
る。このようなＭＯＳＦＥＴの動作は周知であって、例
えば徳山巍「ＭＯＳデバイス」株式会社工業調査会昭和
４８年８月２０日発行、等の多くの参考書に説明されて
いるから、ここでは説明を省略する。FIG. 9 is a diagram schematically showing an example of a cross-sectional structure in the source / drain direction of a known standard MOSFET. However, the silicon oxide protective film is omitted.
91 is a p-type silicon substrate. On one main surface of the silicon substrate 91, a pair of high-concentration impurity regions 9 having n-type
2, 93 are arranged facing each other by selective diffusion. Area 9
2. The region 93 forms a source region and a drain region, respectively. These source region 92 and drain region 93
The surface of the silicon substrate 91 sandwiched between the
A gate insulating film (silicon oxide film) 94 of 00 angstrom is formed by, for example, oxidation. Source area 9
2. A source electrode 95, a drain electrode 96, and a gate electrode 97 are formed on the upper surfaces of the drain region 93 and the gate insulating film 94 by vapor deposition of aluminum. By applying a voltage to the gate electrode, the channel (current path) on the silicon substrate between the source region and the drain region is controlled. The operation of such a MOSFET is well known, and is explained in many reference books such as, for example, Tokuyama Shiba, "MOS Device," Industrial Research Institute, Inc., published on August 20, 1973. Omit it.

【０００５】ＭＯＳＦＥＴのゲート絶縁膜９４を強誘電
体膜（例えば、ジルコニウム酸チタン酸鉛Ｐｂ（Ｚｒー
Ｔｉ）Ｏ3 の薄膜）とすることにより、不揮発性メモリ
を構成することができる。即ち、このような不揮発性メ
モリでは、強誘電体の分極によってシリコン基板９１の
上面でのチャネルの形成を制御することにより、ＭＯＳ
ＦＥＴにおいて半永久的にゲート電圧を印加した状態と
同様の効果がもたらされる。A nonvolatile memory can be constructed by using a ferroelectric film (for example, a thin film of lead zirconate titanate Pb (Zr-Ti) O 3 ) as the gate insulating film 94 of the MOSFET. That is, in such a non-volatile memory, the formation of the channel on the upper surface of the silicon substrate 91 is controlled by the polarization of the ferroelectric substance, and
The same effect as in the case where the gate voltage is semi-permanently applied to the FET is obtained.

【０００６】上述の強誘電体を用いた書換え可能な不揮
発性メモリは、大規模集積化、低いビット当たりコス
ト、高速動作が可能であるという特徴を有するが、その
他に固有の増幅特性を持つという特徴をも有する。The above-mentioned rewritable non-volatile memory using a ferroelectric material has the features of large-scale integration, low cost per bit, and high-speed operation, but has other unique amplification characteristics. It also has features.

【０００７】[0007]

【発明が解決しようとする課題】前述の強誘電体を用い
た書換え可能な不揮発性メモリでは、強誘電体膜にディ
ジタル情報を書込む際、同一の書込み電圧を用いる限
り、唯一の情報を記憶することしかできなかった。In the above-mentioned rewritable nonvolatile memory using the ferroelectric substance, when writing the digital information in the ferroelectric film, only one information is stored as long as the same write voltage is used. I could only do it.

【０００８】[0008]

【課題を解決するための手段】本発明の電気的に書換え
可能な不揮発性多値メモリでは、第１の導電型を有する
半導体基板の一主面上に第２の導電型を有する一対の高
濃度不純物領域を設けてソース領域及びドレイン領域と
し、これらソース領域及びドレイン領域に挟まれた半導
体基板表面に少なくとも一部が強誘電体膜からなる絶縁
膜を堆積してゲート絶縁膜とし、前記ゲート絶縁膜上に
複数本のゲート電極を設けると共に、前記ソース領域及
びドレイン領域上にもそれぞれソース電極及びドレイン
電極を設け、更に前記ゲート絶縁膜の膜厚をソース・ド
レイン方向と直交する方向において異ならせるか、各ゲ
ート電極の長さ又は幅を異ならせるか、又は該主面上の
抵抗率を異ならせて、対応するチャネル領域の特性を異
ならせる。In the electrically rewritable non-volatile multi-valued memory of the present invention, a pair of high-level semiconductors having a second conductivity type is formed on one main surface of a semiconductor substrate having a first conductivity type. A gate insulating film is formed by depositing an insulating film, at least a part of which is a ferroelectric film, on a surface of a semiconductor substrate sandwiched between the source region and the drain region by providing a concentration impurity region as a source region and a drain region. A plurality of gate electrodes are provided on the insulating film, and a source electrode and a drain electrode are also provided on the source region and the drain region, respectively, and the film thickness of the gate insulating film is different in the direction orthogonal to the source / drain direction. Or the length or width of each gate electrode is made different, or the resistivity on the main surface is made different to make the characteristics of the corresponding channel region different.

【０００９】[0009]

【作用】本発明の電気的に書換え可能な不揮発性多値メ
モリでは、同一の書込み電圧を用いて書き込みを行って
も、複数本のゲートについて、対応するチャネル電流を
異ならせることができる。また、各チャネル電流につい
て、２の冪乗の重みを付けることが容易にできる。しか
も、このチャネル電流はゲート端子を浮かせた状態にお
いて保持することができるので、任意のタイミングで読
出しを行うことができる。また、書込み電圧と逆極性で
値が同じ消去電圧をゲート端子に印加することによっ
て、チャネル電流を零として書込み内容を消去すること
ができる。In the electrically rewritable nonvolatile multi-valued memory of the present invention, the corresponding channel currents can be made different for a plurality of gates even if writing is performed using the same writing voltage. Further, it is possible to easily give a power of 2 to each channel current. Moreover, since this channel current can be held in a state where the gate terminal is floated, it is possible to read at any timing. Further, by applying an erase voltage having a polarity opposite to that of the write voltage and having the same value to the gate terminal, it is possible to erase the write contents by setting the channel current to zero.

【００１０】[0010]

【実施例】以下、図面を参照して本発明の実施例を説明
する。Embodiments of the present invention will be described below with reference to the drawings.

【００１１】図１は、本発明の第１実施例である強誘電
体を用いた不揮発性多値メモリの概略の構造をソース・
ドレイン方向に沿って示す断面図である。但し、酸化シ
リコン保護膜は除いて示してある。FIG. 1 shows a schematic structure of a nonvolatile multi-valued memory using a ferroelectric material according to a first embodiment of the present invention.
It is sectional drawing shown along a drain direction. However, the silicon oxide protective film is omitted.

【００１２】１１はシリコン基板である。１２は、シリ
コン基板１１の上面に設けられたジルコニウム酸チタン
酸鉛Ｐｂ（Ｚｒ−Ｔｉ）Ｏ3 の強誘電体膜である。１３
は、強誘電体膜１２の上面に設けられた二酸化シリコン
ＳｉＯ2 の常誘電体膜である。１４、１５は、シリコン
基板１１に設けられたソース領域、ドレイン領域であっ
て、その間に前述の強誘電体膜１２、常誘電体膜１３が
シリコン基板１１の上面に一部重畳して設けられる。１
６ａは、常誘電体膜１３の上に設けられたゲート電極で
ある。ゲート電極は全部で４本設けられるが、図１では
その内の一本が示されている。１７、１８は、ソース領
域１４、ドレイン領域１５に設けられたソース電極、ド
レイン電極である。なお、シリコン基板１の導電型は、
ｎ型、ｐ型のどちらであってもよい。常誘電体膜１３
は、強誘電体膜１２の下部にあってもよいし、或いは無
くてもよい。Reference numeral 11 is a silicon substrate. Reference numeral 12 is a ferroelectric film of lead zirconate titanate Pb (Zr—Ti) O 3 provided on the upper surface of the silicon substrate 11. Thirteen
Is a paraelectric film of silicon dioxide SiO 2 provided on the upper surface of the ferroelectric film 12. Reference numerals 14 and 15 denote a source region and a drain region provided on the silicon substrate 11, between which the ferroelectric film 12 and the paraelectric film 13 are provided so as to partially overlap with the upper surface of the silicon substrate 11. .. 1
6a is a gate electrode provided on the paraelectric film 13. Although four gate electrodes are provided in total, one of them is shown in FIG. Reference numerals 17 and 18 denote a source electrode and a drain electrode provided in the source region 14 and the drain region 15, respectively. The conductivity type of the silicon substrate 1 is
It may be either n-type or p-type. Paraelectric film 13
May or may not be below the ferroelectric film 12.

【００１３】図２は、本発明の第１実施例である強誘電
体不揮発性多値メモリの概略の構造を図１のＡ−Ａ線か
ら見た断面図である。同一の記号は同一の要素を示す。FIG. 2 is a sectional view of the schematic structure of the ferroelectric nonvolatile multilevel memory according to the first embodiment of the present invention, as seen from the line AA in FIG. The same symbols indicate the same elements.

【００１４】強誘電体膜１２、常誘電体膜１３の双方
は、ソーソ・ドレイン方向と直交する方向においてその
膜厚を変化させて形成する。一例として、ジルコニウム
酸チタン酸鉛Ｐｂ（Ｚｒ−Ｔｉ）Ｏ3 の強誘電体膜１２
の膜厚は、１０００〜２０００オングストロームの範囲
で変化させる。また、二酸化シリコンＳｉＯ2 の常誘電
体膜１３の膜厚は、２０００〜３０００オングストロー
ムの範囲で変化させる。強誘電体膜１２、常誘電体膜１
３の膜厚の変化の態様は、具体的には、図示のように直
線的に変化するものであってもよいし、また階段的に変
化するものであってもよいし、指数関数的に変化するも
のであってもよい。使用する用途によっては他の任意適
宜な関数に従って変化するものであってもよい。強誘電
体膜１２、常誘電体膜１３は例えばスパッタ法により堆
積する。具体的には、基板を斜めに傾けて基板ホルダに
固定して、強誘電体膜を堆積するか、マスクを用いてこ
のマスクを成膜中にずらせて、強誘電体膜を堆積して、
所望の変化する膜厚を得る。常誘電体膜についても、同
様な方法が可能である。シリコン基板１１の上面に垂直
な方向での強誘電体膜１２と常誘電体膜１３の膜厚の比
は、後述の適切な分圧比が得られるものに設定する。強
誘電体１２、常誘電体１３の膜厚は一方が一定のもので
ってもよいし、常誘電体膜１３は無くてもよい。常誘電
体膜１３上には、ゲート電極は１６ａ、１６ｂ、１６
ｃ、１６ｄの４本が設けられている。Both the ferroelectric film 12 and the paraelectric film 13 are formed by changing their film thickness in the direction orthogonal to the soso-drain direction. As an example, a ferroelectric film 12 of lead zirconate titanate Pb (Zr—Ti) O 3 is used.
Film thickness is varied in the range of 1000 to 2000 angstroms. Further, the film thickness of the paraelectric film 13 of silicon dioxide SiO 2 is changed within the range of 2000 to 3000 angstroms. Ferroelectric film 12, paraelectric film 1
Specifically, the aspect of the change of the film thickness of 3 may be a linear change as shown in the figure, a stepwise change, or an exponential function. It may change. Depending on the application used, it may change according to any other appropriate function. The ferroelectric film 12 and the paraelectric film 13 are deposited by sputtering, for example. Specifically, the substrate is inclined and fixed to the substrate holder, and a ferroelectric film is deposited, or a mask is used to shift the mask during film formation, and a ferroelectric film is deposited.
Obtain the desired varying film thickness. The same method can be applied to the paraelectric film. The film thickness ratio of the ferroelectric film 12 and the paraelectric film 13 in the direction perpendicular to the upper surface of the silicon substrate 11 is set so that an appropriate partial pressure ratio described later can be obtained. One of the ferroelectric film 12 and the paraelectric film 13 may have a constant film thickness, or the paraelectric film 13 may be omitted. Gate electrodes 16a, 16b, 16 are formed on the paraelectric film 13.
Four c and 16d are provided.

【００１５】図３は、本発明の第１実施例である強誘電
体不揮発性多値メモリの概略の構造を示す平面図であ
る。但し、同一の符号は同一の要素を示す。FIG. 3 is a plan view showing a schematic structure of a ferroelectric nonvolatile multilevel memory according to the first embodiment of the present invention. However, the same reference numerals indicate the same elements.

【００１６】前述の強誘電体を用いた書換え可能な不揮
発性メモリの構造は、従来公知の適宜の方法を用いて製
造することができる。The structure of the above-described rewritable nonvolatile memory using the ferroelectric substance can be manufactured by using a conventionally known appropriate method.

【００１７】図１乃至図３に示す強誘電体を用いた書換
え可能な不揮発性メモリにおいて、信号入出力用の電極
は、ゲート電極１６ａ、１６ｂ、１６ｃ、１６ｄ、ソー
ス電極１７、ドレイン電極１８から構成されている。複
数のゲート電極の本数は４本に設定したが、その本数は
使用する目的によって任意に選択可能である。In the rewritable non-volatile memory using the ferroelectric substance shown in FIGS. 1 to 3, the signal input / output electrodes are the gate electrodes 16a, 16b, 16c, 16d, the source electrode 17 and the drain electrode 18. It is configured. The number of the plurality of gate electrodes is set to four, but the number can be arbitrarily selected depending on the purpose of use.

【００１８】まず、書込み動作について説明をする。但
し、シリコン基板１１としてｐ型シリコン基板を用いて
おり、ゲート絶縁膜として強誘電体膜１２と常誘電体膜
１３の両者を用いているものとする。書込み動作を行う
際には、予め書込み動作を必要とするゲート電極を複数
本あるゲート電極１６の中から選択し、正の電圧を印加
して強誘電体膜を分極させる。このとき選択されたゲー
ト電極全てに同一の電圧を印加しても、そのゲート直下
の強誘電体膜に印加される電圧は常誘電体膜との分圧比
で規定されるため、各ゲート毎に強誘電体膜に実効的に
印加される電圧が異なり、更に厚さが異なるので強誘電
体膜の印加電界の値も異なる。すると、書込み電圧を除
去した後には、前述の強誘電体は硬質強磁性体のような
角型ヒステリシス特性を持たないことに起因して、反転
した残留分極の値が対応するゲート電極１６ａ、１６
ｂ、１６ｃ、１６ｄ毎に変わるようにすることができ
る。図４にこのような２つの大小のＱ−Ｖヒステリシス
特性Ｃ1 、Ｃ2 を示す。First, the write operation will be described. However, it is assumed that a p-type silicon substrate is used as the silicon substrate 11 and both the ferroelectric film 12 and the paraelectric film 13 are used as the gate insulating film. When performing a write operation, a gate electrode that requires a write operation is selected from a plurality of gate electrodes 16 in advance, and a positive voltage is applied to polarize the ferroelectric film. Even if the same voltage is applied to all the selected gate electrodes at this time, the voltage applied to the ferroelectric film directly under the gate is defined by the voltage division ratio with the paraelectric film, so that for each gate Since the voltage effectively applied to the ferroelectric film is different and the thickness is also different, the value of the electric field applied to the ferroelectric film is also different. Then, after the write voltage is removed, the ferroelectric substance does not have the angular hysteresis characteristic unlike the hard ferromagnet, and therefore, the inverted remanent polarization value corresponds to the corresponding gate electrode 16a, 16.
It can be changed every b, 16c, 16d. FIG. 4 shows such two large and small Q-V hysteresis characteristics C 1 and C 2 .

【００１９】読出しは、ゲート端子を浮かせた状態で行
う。もっとも、強誘電体に抗電界を上回る値の外部電界
が加わらないことが保証されれば、読出しに際して、ゲ
ート端子をソース端子に接続する等の回路配置とするこ
とができる。前述の強誘電体の残留分極の値に応じて、
どのゲートを選択したかによって、ソース・ドレイン間
を流れる電流値は異なる値のものとなっている。従っ
て、これこれを利用して記録された多値情報の読出し、
判別をすることができる。Reading is performed with the gate terminal floating. However, if it is guaranteed that an external electric field having a value higher than the coercive electric field is not applied to the ferroelectric substance, a circuit arrangement such as connecting the gate terminal to the source terminal can be provided at the time of reading. Depending on the value of the remanent polarization of the ferroelectric substance,
The current value flowing between the source and the drain varies depending on which gate is selected. Therefore, the reading of the multi-valued information recorded using this,
You can make a decision.

【００２０】前述の強誘電体を用いた書込み可能な不揮
発性メモリを１個の多値記録セルとし、単一の単結晶シ
リコン基板に多数の記録セルを設けてＬＳＩメモリ（大
容量メモリ）を構成する際には、読出し信号の判別は、
各セル共通の信号判別器（例えばコンパレータ等）を用
いて行うことができ、信号判別器を各記録セル毎に個別
に設ける必要はない。従って、集積度は低下しないの
で、単位面積当たりの情報記録密度を向上させるという
利点が生じる。A writable non-volatile memory using the above-mentioned ferroelectric is used as one multi-valued recording cell, and a large number of recording cells are provided on a single single crystal silicon substrate to form an LSI memory (large capacity memory). When configuring, read signal discrimination is
This can be performed using a signal discriminator common to each cell (for example, a comparator), and it is not necessary to individually provide a signal discriminator for each recording cell. Therefore, since the degree of integration is not reduced, there is an advantage that the information recording density per unit area is improved.

【００２１】ゲート電極１６の各々に対応する強誘電体
膜１２の強誘電体膜の反転した残留分極反転量を強誘電
体膜１２、常誘電体膜１３又はその両者の膜厚を変化さ
せて設定することにより、各ソース領域とドレイン領域
の間に流れる電流値に２の冪乗の重みを付けることがで
きる。従って、ゲート電極１６の本数が４本であるか
ら、１セル当たり４ビット相当の情報（２の４乗の数の
情報、即ち１６個の情報）を記録することができる。こ
の１セル当たりの情報の数は、ゲート電極の本数ｎに応
じて一般に２のｎ乗にできる。The remanent residual polarization inversion amount of the ferroelectric film of the ferroelectric film 12 corresponding to each of the gate electrodes 16 is changed by changing the film thickness of the ferroelectric film 12, the paraelectric film 13 or both. By setting, the power value of 2 can be added to the value of the current flowing between each source region and the drain region. Therefore, since the number of the gate electrodes 16 is four, it is possible to record information corresponding to 4 bits per cell (2 to the 4th power number of information, that is, 16 pieces of information). The number of pieces of information per cell can be generally set to 2 n, depending on the number n of gate electrodes.

【００２２】記録信号の消去は、記録に用いたゲート電
圧と逆極性で且つ同じ大きさの電圧（負の電圧）を印加
し、強誘電体膜１２の分極方向を記録時と逆向きにする
ことによりチャネル部分を空乏状態とすることにより行
う。このことによりソース・ドレイン間の電流は零とな
る。従って、情報の記録、消去を容易に電気的に行うこ
とができる。To erase the recording signal, a voltage (negative voltage) having the opposite polarity and the same magnitude as the gate voltage used for recording is applied to make the polarization direction of the ferroelectric film 12 reverse to that at the time of recording. Therefore, the channel portion is depleted. As a result, the current between the source and drain becomes zero. Therefore, information can be easily recorded and erased electrically.

【００２３】図５は、本発明の第２実施例である強誘電
体不揮発性多値メモリの概略の構造を示す平面図であ
る。但し、酸化シリコン保護膜は除いて示す。FIG. 5 is a plan view showing a schematic structure of a ferroelectric nonvolatile multilevel memory according to the second embodiment of the present invention. However, the silicon oxide protective film is omitted.

【００２４】図５において、５３は、図１に関して説明
したシリコン基板５１の上面に設けたゲート絶縁膜の一
部を構成する常誘電体膜である。５４、５５は、シリコ
ン基板５１に設けたソース領域、ドレイン領域である。
５６ａ、５６ｂ、５６ｃ、５６ｄは常誘電体膜５３上に
設けたゲート電極である。５７、５８は、ソース領域５
４、ドレイン領域５５上に設けたソース電極、ドレイン
電極である。図５に示す本発明の第２実施例は既述の本
発明の第１実施例の変形例であって、その相違点は、図
５においては、ソース領域５４とドレイン領域５５は、
ゲート電極の各々毎にソース領域とドレイン領域の間隔
を異なるものとするように構成されている点にある。即
ち、ゲート電極の各々毎にソース・ドレイン間隔を変化
させたことによって、それぞれのチャネル長が異なって
いる。従って、一定のゲート電圧を印加した状態でも、
どのゲートを選択したかによって異なる電流値を検出す
ることが可能であり、更にゲート部分に強誘電体膜を使
用することで、不揮発の多値メモリを実現できる。な
お、ゲート部分の強誘電体膜、常誘電体膜のいずれか一
方又は双方の厚みを変化してもよいし、また、常誘電体
膜は無くてもよい。In FIG. 5, reference numeral 53 is a paraelectric film forming a part of the gate insulating film provided on the upper surface of the silicon substrate 51 described with reference to FIG. Reference numerals 54 and 55 are a source region and a drain region provided on the silicon substrate 51.
Reference numerals 56a, 56b, 56c and 56d denote gate electrodes provided on the paraelectric film 53. 57 and 58 are source regions 5
4, a source electrode and a drain electrode provided on the drain region 55. The second embodiment of the present invention shown in FIG. 5 is a modification of the first embodiment of the present invention described above. The difference is that the source region 54 and the drain region 55 in FIG.
It is configured so that the distance between the source region and the drain region is different for each gate electrode. That is, the channel lengths are different by changing the source-drain distance for each gate electrode. Therefore, even when a constant gate voltage is applied,
It is possible to detect different current values depending on which gate is selected, and by using a ferroelectric film in the gate portion, a nonvolatile multi-valued memory can be realized. The thickness of either or both of the ferroelectric film and the paraelectric film in the gate portion may be changed, or the paraelectric film may be omitted.

【００２５】図６は、本発明の第３実施例である強誘電
体を用いた不揮発性多値メモリに用いるシリコン基板の
一主面を示す平面図である。FIG. 6 is a plan view showing one principal surface of a silicon substrate used in a nonvolatile multi-valued memory using a ferroelectric substance according to a third embodiment of the present invention.

【００２６】図６において、６４、６５は、第１導電型
のシリコン基板６１の上に設けられソース領域、ドレイ
ン領域を形成する第２導電型の高濃度不純物領域であ
る。６９は、ソース領域とドレイン領域の間に選択的に
設けられた高濃度不純物領域である。例えば、シリコン
基板の導電型がｐ型であるときには、ボロンをイオン注
入法により打込む。In FIG. 6, reference numerals 64 and 65 denote second-conductivity-type high-concentration impurity regions which are provided on the first-conductivity-type silicon substrate 61 and form source and drain regions. 69 is a high-concentration impurity region selectively provided between the source region and the drain region. For example, when the conductivity type of the silicon substrate is p type, boron is implanted by the ion implantation method.

【００２７】図７は、図６の本発明の第３実施例である
強誘電体不揮発性多値メモリの概略の構造を示す平面図
である。但し、シリコン保護膜は除いて示す。FIG. 7 is a plan view showing the schematic structure of the ferroelectric non-volatile multilevel memory according to the third embodiment of the present invention shown in FIG. However, the silicon protective film is omitted.

【００２８】図７において、６３は図１に関して説明し
たシリコン基板６１の上面に設けたゲート絶縁膜の一部
を構成する常誘電体膜である。６４、６５は、ソース領
域、ドレイン領域を構成する高濃度不純物領域である。
６６ａ、６６ｂ、６６ｃ、６６ｄは常誘電体膜６３上に
設けたゲート電極である。６７、６８は、ソース領域６
４、ドレイン領域６５の上に設けたソース電極、ドレイ
ン電極である。図６に関して説明した高濃度不純物領域
６９に重なる部分を点線６９´で示した。図７に示す本
発明の第３実施例は、既述の本発明の第１実施例の変形
例であって、その相違点は、ゲート電極の各々毎にソー
ス・ドレイン間に形成されるチャネルの抵抗率が異なる
ようにされている点にある。もっと詳細には、高濃度不
純物領域６９´の占める割合が各ゲート領域毎に異なる
ので、各ゲートごとにチャネルの平均抵抗率が異なる。
従って、一定のゲート電圧を印加した状態でも、どのゲ
ートを選択したかによって異なる電流値を検出すること
が可能であり、更にゲート部分に強誘電体膜を使用する
ことで、不揮発の多値メモリを実現できる。なお、ゲー
ト部分の強誘電体膜、常誘電体膜のいずれか一方又は双
方の厚みを変化してもよいし、また、常誘電体膜は無く
てもよい。In FIG. 7, 63 is a paraelectric film which constitutes a part of the gate insulating film provided on the upper surface of the silicon substrate 61 described with reference to FIG. Reference numerals 64 and 65 are high-concentration impurity regions forming a source region and a drain region.
66a, 66b, 66c and 66d are gate electrodes provided on the paraelectric film 63. 67 and 68 are source regions 6
4, a source electrode and a drain electrode provided on the drain region 65. The portion overlapping the high-concentration impurity region 69 described with reference to FIG. 6 is shown by a dotted line 69 ′. The third embodiment of the present invention shown in FIG. 7 is a modification of the first embodiment of the present invention described above, and the difference is that the channel formed between the source and the drain for each gate electrode. The point is that the resistivity is different. More specifically, since the proportion of the high-concentration impurity region 69 ′ is different for each gate region, the average resistivity of the channel is different for each gate.
Therefore, even when a constant gate voltage is applied, it is possible to detect different current values depending on which gate is selected. Furthermore, by using a ferroelectric film in the gate part, a nonvolatile multi-valued memory can be obtained. Can be realized. The thickness of either or both of the ferroelectric film and the paraelectric film in the gate portion may be changed, or the paraelectric film may be omitted.

【００２９】図８は、本発明の第４実施例である強誘電
体不揮発性多値メモリの概略の構造を示す平面図であ
る。FIG. 8 is a plan view showing the schematic structure of a ferroelectric nonvolatile multilevel memory according to the fourth embodiment of the present invention.

【００３０】図８において、８３は、図１に関して説明
したシリコン基板８１の上面に設けたゲート絶縁膜の一
部を構成する常誘電体膜である。８４、８５は、シリコ
ン基板８１に設けたソース領域、ドレイン領域である。
８６ａ、８６ｂ、８６ｃ、８６ｄは常誘電体膜８３上に
設けたゲート電極である。８７、８８は、ソース領域８
４、ドレイン領域８５上に設けたソース電極、ドレイン
電極である。図８に示す本発明の第４実施例は既述の本
発明の第１実施例の変形例であって、その相違点は、図
８においては、ソース領域８４とドレイン領域８５は、
ゲート電極の各々毎にその幅が異なるものとするように
構成されている点にある。即ち、ゲート電極の各々毎に
その幅を異ならせることによって、一定のゲート電圧を
印加した状態でも、どのゲートを選択したかによって異
なる電流値を検出することが可能であり、更にゲート部
分に強誘電体膜を使用することで、不揮発の多値メモリ
を実現できる。なお、ゲート部分の強誘電体膜、常誘電
体膜のいずれか一方又は双方の厚みを変化してもよい
し、また、常誘電体膜は無くてもよい。In FIG. 8, reference numeral 83 is a paraelectric film forming a part of the gate insulating film provided on the upper surface of the silicon substrate 81 described with reference to FIG. Reference numerals 84 and 85 denote a source region and a drain region provided on the silicon substrate 81.
86a, 86b, 86c and 86d are gate electrodes provided on the paraelectric film 83. 87 and 88 are source regions 8
4, a source electrode and a drain electrode provided on the drain region 85. The fourth embodiment of the present invention shown in FIG. 8 is a modification of the first embodiment of the present invention described above. The difference is that the source region 84 and the drain region 85 in FIG.
The point is that the width of each gate electrode is different. That is, by varying the width of each gate electrode, it is possible to detect different current values depending on which gate is selected even when a constant gate voltage is applied. A non-volatile multi-valued memory can be realized by using a dielectric film. The thickness of either or both of the ferroelectric film and the paraelectric film in the gate portion may be changed, or the paraelectric film may be omitted.

【００３１】[0031]

【発明の効果】本発明の強誘電体を用いた不揮発性多値
メモリによれば、書込み、消去を電気的に行うことがで
き、しかも１個のセルをもって多値情報を記憶すること
が可能である。また、標準的なＭＯＳ技術を用いて製造
することができ、その書込み、読出しの速度はスタティ
ックＲＡＭのそれに匹敵し、しかも低コストで、高密度
に集積化を行うことが可能である。According to the nonvolatile multi-valued memory using the ferroelectric substance of the present invention, writing and erasing can be electrically performed, and moreover, multi-valued information can be stored in one cell. Is. Further, it can be manufactured by using a standard MOS technology, and its writing and reading speeds are comparable to those of a static RAM, and at a low cost, it is possible to perform high-density integration.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリの概略の構造をソース・
ドレイン方向で示す断面図である。FIG. 1 shows a schematic structure of a rewritable nonvolatile multi-valued memory using a ferroelectric substance according to a first embodiment of the present invention.
It is sectional drawing shown in a drain direction.

【図２】本発明の第１実施例である不揮発性多値メモリ
の概略の構造を図１のＡ−Ａ線から見た断面図である。FIG. 2 is a cross-sectional view of the schematic structure of the nonvolatile multilevel memory according to the first embodiment of the present invention, as seen from the line AA in FIG.

【図３】本発明の第１実施例である不揮発性多値メモリ
の概略の構造を示す平面図である。FIG. 3 is a plan view showing a schematic structure of the nonvolatile multi-valued memory according to the first embodiment of the present invention.

【図４】強誘電体のヒステリシス特性を示す。FIG. 4 shows a hysteresis characteristic of a ferroelectric substance.

【図５】本発明の第２実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリに用いるシリコン基板の
一主面の構造を示す平面図である。FIG. 5 is a plan view showing a structure of one main surface of a silicon substrate used for a rewritable nonvolatile multilevel memory using a ferroelectric substance according to a second embodiment of the present invention.

【図６】本発明の第２実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリに用いるシリコン基板の
一主面の平面図である。FIG. 6 is a plan view of one main surface of a silicon substrate used for a rewritable nonvolatile multi-valued memory using a ferroelectric substance according to a second embodiment of the present invention.

【図７】本発明の第３実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリの概略の構造を示す平面
図である。FIG. 7 is a plan view showing a schematic structure of a rewritable nonvolatile multilevel memory using a ferroelectric substance according to a third embodiment of the present invention.

【図８】本発明の第４実施例である強誘電体を用いた書
換え可能な不揮発性多値メモリの概略の構造を示す平面
図である。FIG. 8 is a plan view showing a schematic structure of a rewritable nonvolatile multilevel memory using a ferroelectric substance according to a fourth embodiment of the present invention.

【図９】従来のＭＯＳＦＥＴの概略の構造をソース・ド
レイン方向で示す概略図である。FIG. 9 is a schematic view showing a schematic structure of a conventional MOSFET in a source / drain direction.

【符号の説明】[Explanation of symbols]

１１、５１、６１、８１ シリコン基板 １２ 強誘電体膜 １３、５３、６３、８３ 常誘電体膜 １４、２４、５４、７４、８４ ソース領域 １５、２５、５５、７５、８４ ドレイン領域 １６ａ、１６ｂ、１６ｃ、１６ｄ ゲ−ト電極 ５６ａ、５６ｂ、５６ｃ、５６ｄ ゲ−ト電極 ６６ａ、６６ｂ、６６ｃ、６６ｄ ゲ−ト電極 ８６ａ、８６ｂ、８６ｃ、８６ｄ ゲ−ト電極 １７、２７、５７、７７、８７ ソース電極 １８、２８、５８、７８、８８ ドレイン電極 Ｃ1 、Ｃ2 強誘電体のヒステリシス曲線11, 51, 61, 81 Silicon substrate 12 Ferroelectric film 13, 53, 63, 83 Paraelectric film 14, 24, 54, 74, 84 Source region 15, 25, 55, 75, 84 Drain region 16a, 16b , 16c, 16d Gate electrodes 56a, 56b, 56c, 56d Gate electrodes 66a, 66b, 66c, 66d Gate electrodes 86a, 86b, 86c, 86d Gate electrodes 17, 27, 57, 77, 87 Source electrode 18, 28, 58, 78, 88 Drain electrode C 1 , C 2 Hysteresis curve of ferroelectric substance

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ 7377−4Ｍ ３０１ Ｈ (72)発明者 荻本 泰史 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 牛久保 真帆 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 川辺 武司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication location H01L 27/04 C 8427-4M 29/784 7377-4M H01L 29/78 301 G 7377-4M 301 H (72) Inventor Yasushi Ogimoto, 22-22 Nagaike-cho, Abeno-ku, Osaka, Osaka Inventor Takeshi Kawabe 22-22 Nagaike-cho, Abeno-ku, Osaka-shi, Osaka

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 第１の導電型を有する半導体基板の一主
面上に相対向して配設された第２の導電型を有しソース
領域及びドレイン領域を形成する一対の高濃度不純物領
域と、ソース領域及びドレイン領域に挟まれた半導体基
板表面に堆積されたゲート絶縁膜と、ゲート絶縁膜上に
設けた複数本のゲート電極並びにソース領域及びドレイ
ン領域上に設けられたソース電極及びドレイン電極を具
備する半導体装置であって、ゲート絶縁膜の少なくとも
一部が強誘電体膜からなり、該強誘電体膜はソース・ド
レイン方向と直交する方向において対応するゲート電極
毎に変化する膜厚を有することを特徴とする強誘電体を
用いた電気的に書換え可能な不揮発性多値メモリ。1. A pair of high-concentration impurity regions having a second conductivity type and arranged to face each other on one main surface of a semiconductor substrate having a first conductivity type and forming a source region and a drain region. A gate insulating film deposited on the surface of the semiconductor substrate sandwiched between the source region and the drain region, a plurality of gate electrodes provided on the gate insulating film, and a source electrode and a drain provided on the source region and the drain region A semiconductor device having an electrode, wherein at least a part of a gate insulating film is made of a ferroelectric film, and the ferroelectric film has a film thickness that changes for each corresponding gate electrode in a direction orthogonal to a source / drain direction. An electrically rewritable nonvolatile multi-valued memory using a ferroelectric substance. 【請求項２】 第１の導電型を有する半導体基板の一主
面上に相対向して配設された第２の導電型を有しソース
領域及びドレイン領域を形成する一対の高濃度不純物領
域と、ソース領域及びドレイン領域に挟まれた半導体基
板表面に堆積されたゲート絶縁膜と、ゲート絶縁膜上に
設けた複数本のゲート電極並びにソース領域及びドレイ
ン領域上に設けられたソース電極及びドレイン電極を具
備する半導体装置であって、ゲート絶縁膜の少なくとも
一部が強誘電体膜からなり、該主面上に形成されるチャ
ネルは対応するゲート毎にその特性が異なることを特徴
とする強誘電体を用いた電気的に書換え可能な不揮発性
多値メモリ。2. A pair of high-concentration impurity regions having a second conductivity type and arranged to face each other on one main surface of a semiconductor substrate having a first conductivity type and forming a source region and a drain region. A gate insulating film deposited on the surface of the semiconductor substrate sandwiched between the source region and the drain region, a plurality of gate electrodes provided on the gate insulating film, and a source electrode and a drain provided on the source region and the drain region A semiconductor device having an electrode, characterized in that at least a part of a gate insulating film is made of a ferroelectric film, and a channel formed on the main surface has different characteristics for each corresponding gate. An electrically rewritable nonvolatile multi-valued memory using a dielectric.
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