JPH05289904A - キャッシュメモリのデバッグツール - Google Patents
キャッシュメモリのデバッグツールInfo
- Publication number
- JPH05289904A JPH05289904A JP4115211A JP11521192A JPH05289904A JP H05289904 A JPH05289904 A JP H05289904A JP 4115211 A JP4115211 A JP 4115211A JP 11521192 A JP11521192 A JP 11521192A JP H05289904 A JPH05289904 A JP H05289904A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- address
- data
- memory
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 マルチプロセッサシステムの共通バスを観測
してキャッシュメモリのデバッグを行う場合に、小容量
のメモリで確実にキャッシュメモリのデバッグを行うこ
とを目的とする。 【構成】 共通バス６のアドレス・コマンド情報４とデ
ータ情報５を取り込むバスサンプリングブロック７と、
ストア制御ブロック１０内のデコーダ１１並びにデバッ
グの対象となるキャッシュメモリ１３のアソシアティビ
ティ及び、リプレースアルゴリズム及びキャッシュメモ
リ構成を設定できるキャッシュ設定ブロック１６並びに
前記デバッグの対象となるキャッシュメモリ１３に格納
されるべきアドレス・データを選定するアドレス・デー
タ選定ブロック１２と、前記デバッグの対象となるキャ
ッシュメモリ１３から通知されるリプレース情報１５を
管理するリプレース管理部１４と選定されたアドレスを
格納するアドレスメモリ８と、選定されたデータを格納
するデータメモリ９と表示ポート１８とより構成され
る。
してキャッシュメモリのデバッグを行う場合に、小容量
のメモリで確実にキャッシュメモリのデバッグを行うこ
とを目的とする。 【構成】 共通バス６のアドレス・コマンド情報４とデ
ータ情報５を取り込むバスサンプリングブロック７と、
ストア制御ブロック１０内のデコーダ１１並びにデバッ
グの対象となるキャッシュメモリ１３のアソシアティビ
ティ及び、リプレースアルゴリズム及びキャッシュメモ
リ構成を設定できるキャッシュ設定ブロック１６並びに
前記デバッグの対象となるキャッシュメモリ１３に格納
されるべきアドレス・データを選定するアドレス・デー
タ選定ブロック１２と、前記デバッグの対象となるキャ
ッシュメモリ１３から通知されるリプレース情報１５を
管理するリプレース管理部１４と選定されたアドレスを
格納するアドレスメモリ８と、選定されたデータを格納
するデータメモリ９と表示ポート１８とより構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリのデ
バッグツールに関し、特に共通バスを観測してキャッシ
ュメモリのデバッグを行うキャッシュメモリのデバッグ
ツールに関する。
バッグツールに関し、特に共通バスを観測してキャッシ
ュメモリのデバッグを行うキャッシュメモリのデバッグ
ツールに関する。
【０００２】
【従来の技術】従来のキャッシュメモリのデバッグツー
ルは、大容量のメモリを有し、取り込んだデータを全て
メモリに備えておいてデバッグするデバッグツールがあ
る。
ルは、大容量のメモリを有し、取り込んだデータを全て
メモリに備えておいてデバッグするデバッグツールがあ
る。
【０００３】
【発明が解決しようとする課題】この従来のキャッシュ
メモリのデバッグツールは、十分なデバッグを行おうと
すれば大容量のメモリを必要とした。また、大容量のメ
モリでもキャッシュメモリに格納されるべきデータを完
全には特定できない場合があった。
メモリのデバッグツールは、十分なデバッグを行おうと
すれば大容量のメモリを必要とした。また、大容量のメ
モリでもキャッシュメモリに格納されるべきデータを完
全には特定できない場合があった。
【０００４】本発明の目的はマルチプロセッサシステム
の共通バスを観測してキャッシュメモリのデバッグを行
うにさいし、小容量のメモリで確実にキャッシュメモリ
のデバッグを行うデバッグツールを提供することにあ
る。
の共通バスを観測してキャッシュメモリのデバッグを行
うにさいし、小容量のメモリで確実にキャッシュメモリ
のデバッグを行うデバッグツールを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明のマルチプロセッ
サシステムの共通バスを観測してキャッシュメモリのデ
バッグを行うデバッグツールにおいて、前記共通バスの
アドレス情報及びデータ情報を取り込むバスサンプリン
グブロックと、デバッグの対象となるキャッシュメモリ
のリプレース情報を管理するリプレース管理部と、前記
リプレース管理部の情報及び前記共通バスの観測により
前記デバッグの対象となるキャッシュに格納されるべき
アドレス及びデータを選定するストア制御ブロックと、
前記ストア制御ブロックにより選定された前記アドレス
及びデータを格納するアドレスメモリ及びデータメモリ
と格納した前記アドレス及びデータを表示装置に出力す
る表示ポートとを備えている。
サシステムの共通バスを観測してキャッシュメモリのデ
バッグを行うデバッグツールにおいて、前記共通バスの
アドレス情報及びデータ情報を取り込むバスサンプリン
グブロックと、デバッグの対象となるキャッシュメモリ
のリプレース情報を管理するリプレース管理部と、前記
リプレース管理部の情報及び前記共通バスの観測により
前記デバッグの対象となるキャッシュに格納されるべき
アドレス及びデータを選定するストア制御ブロックと、
前記ストア制御ブロックにより選定された前記アドレス
及びデータを格納するアドレスメモリ及びデータメモリ
と格納した前記アドレス及びデータを表示装置に出力す
る表示ポートとを備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】第１図は、本発明のキャッシュメモリのデ
バッグツールのブロック図及びデバッグの対象となるキ
ャッシュメモリとの関係を示したバス構成図である。本
発明の一実施例は、バスサンプリングブロック７とスト
ア制御ブロック１０とリプレース管理部１４とアドレス
メモリ８とデータメモリ９と表示ポート１８とから構成
されている。前記ストア制御ブロック１０は、デコーダ
１１とアドレス・データ選別部１２とキャッシュメモリ
設定ブロック１６とから構成されている。
バッグツールのブロック図及びデバッグの対象となるキ
ャッシュメモリとの関係を示したバス構成図である。本
発明の一実施例は、バスサンプリングブロック７とスト
ア制御ブロック１０とリプレース管理部１４とアドレス
メモリ８とデータメモリ９と表示ポート１８とから構成
されている。前記ストア制御ブロック１０は、デコーダ
１１とアドレス・データ選別部１２とキャッシュメモリ
設定ブロック１６とから構成されている。
【０００８】第２図は、デバッグツールの詳細説明図で
ある。前記バスサンプリングブロックは、コマンドレジ
スタ１９及びアドレスレジスタ２０及びデータレジスタ
２１から構成されている。前記キャッシュメモリ設定ブ
ロック１６は、アソシアティビティ設定レジスタ２２及
びリプレースアルゴリズム設定レジスタ２３及びキャッ
シュメモリ構成設定レジスタ２４より構成されている。
前記リプレース管理部１４は、ＬＲＵ情報記憶レジスタ
２５及びＦＩＦＯ情報記憶レジスタ２６及びバリッドビ
ットレジスタ２７より構成されている。
ある。前記バスサンプリングブロックは、コマンドレジ
スタ１９及びアドレスレジスタ２０及びデータレジスタ
２１から構成されている。前記キャッシュメモリ設定ブ
ロック１６は、アソシアティビティ設定レジスタ２２及
びリプレースアルゴリズム設定レジスタ２３及びキャッ
シュメモリ構成設定レジスタ２４より構成されている。
前記リプレース管理部１４は、ＬＲＵ情報記憶レジスタ
２５及びＦＩＦＯ情報記憶レジスタ２６及びバリッドビ
ットレジスタ２７より構成されている。
【０００９】次に本発明の一実施例の動作について説明
する。 キャッシュメモリ設定ブロック１６で、デバッグの対
象となるキャッシュメモリ１３のａアソシアティビティ
（ディレクトリの論理構成）及びｂリプレースアルゴリ
ズム及び、ｃキャッシュメモリ構成をプログラマブルに
設定する。
する。 キャッシュメモリ設定ブロック１６で、デバッグの対
象となるキャッシュメモリ１３のａアソシアティビティ
（ディレクトリの論理構成）及びｂリプレースアルゴリ
ズム及び、ｃキャッシュメモリ構成をプログラマブルに
設定する。
【００１０】ａアソシアティビティの設定は、前記アソ
シアティビティ設定レジスタ２２にダイレクトマッピン
グ方式または、２ウェイセットアソシアティブ方式また
は４ウェイセットアソシアティブ方式または、８ウェイ
セットアソシアティ ブ方式を設定する。
シアティビティ設定レジスタ２２にダイレクトマッピン
グ方式または、２ウェイセットアソシアティブ方式また
は４ウェイセットアソシアティブ方式または、８ウェイ
セットアソシアティ ブ方式を設定する。
【００１１】ｂリプレースアルゴリズムの設定は、前記
リプレースアルゴリズム設定レジスタ２３にＬＲＵ方式
またはＦＩＦＯ方式を設定する。前記リプレースアルゴ
リズム設定レジスタ２３は、前記アソシアティビティ設
定レジスタ２２にセ ットアソシアティブ方式を設定し
たときのみ有効となる。
リプレースアルゴリズム設定レジスタ２３にＬＲＵ方式
またはＦＩＦＯ方式を設定する。前記リプレースアルゴ
リズム設定レジスタ２３は、前記アソシアティビティ設
定レジスタ２２にセ ットアソシアティブ方式を設定し
たときのみ有効となる。
【００１２】ｃキャッシュメモリ構成は、キャッシュメ
モリ構成設定レジスタ２４にダイレクトマッピング方式
の場合にはディレクトリ数を、セットアソシアティブ方
式の場合には１ウェイのセット数を設定する。 前記リプレース管理部１４には、前記デバッグの対象
となるキャッシュメモリ１３から通知されるリプレース
情報１５を常に監視している。前記デバッグの対象とな
るキャッシュメモリ１３のアソシアティビティがダイレ
クトマッピング方式であれば、キャッシュヒットしたと
きのディレクトリが前記リプレース情報１５となる。ま
た、セットアソシアティブ方式であれば、キャッシュヒ
ットしたときのウェイとディレクトリが前記リプレース
情報１５となる。 共通バス６にアドレス情報４及び、コマンド情報１７
及びデータ情報５が出力されると、前記アドレスレジス
タ２０及び前記コマンドレジスタ１９及び前記データレ
ジスタ２１が、それぞれ前記アドレス情報４及び前記コ
マンド情報１７及び前記データ情報５を取り込む。 前記コマンドレジスタ１９が取り込んだ前記コマンド
情報１７を、前記デコーダ１１がデーコドして主記憶装
置３に対する読み出し／書き込みの情報及びバスマスタ
の情報を前記アドレス・データ選別部１２に通知する。 前記アドレス・データ選別部１２は、前記デコーダ１
１がデコードした前記読み出し／書き込みの情報及び、
バスマスタの情報と前記リプレース管理部１４が管理す
る前記リプレース情報１５を取り込み、前記デバッグの
対象となるキャッシュメモリ１３に格納されるべきアド
レス・データであると判定すれば、ダイレクトマッピン
グ方式の場合には適切なディレクトリに、セットアソシ
アティブ方式であれば適切なウェイの適切なディレクト
リに前記アドレスメモリ８、及び前記データメモリ９の
領域に相当するアドレス及びデータを格納する。 中央演算処理装置２の内部アクセスが前記デバッグの
対象となるキャッシュメモリ１３にヒットした場合に
は、前記リプレース管理１４が前記リプレース情報１５
をＬＲＵ情報記憶レジスタ２５または、ＦＩＦＯ情報記
憶レジスタ２６に管理する。 前記主記憶装置３に対する書き込みが行われると、前
記アドレス・データ選別部１２がスターピング管理を行
い、スタープヒットすれば前記バリッドビットレジスタ
２７のヒットしたディレクトリに対応するバリッドビッ
トをＯＦＦにする。
モリ構成設定レジスタ２４にダイレクトマッピング方式
の場合にはディレクトリ数を、セットアソシアティブ方
式の場合には１ウェイのセット数を設定する。 前記リプレース管理部１４には、前記デバッグの対象
となるキャッシュメモリ１３から通知されるリプレース
情報１５を常に監視している。前記デバッグの対象とな
るキャッシュメモリ１３のアソシアティビティがダイレ
クトマッピング方式であれば、キャッシュヒットしたと
きのディレクトリが前記リプレース情報１５となる。ま
た、セットアソシアティブ方式であれば、キャッシュヒ
ットしたときのウェイとディレクトリが前記リプレース
情報１５となる。 共通バス６にアドレス情報４及び、コマンド情報１７
及びデータ情報５が出力されると、前記アドレスレジス
タ２０及び前記コマンドレジスタ１９及び前記データレ
ジスタ２１が、それぞれ前記アドレス情報４及び前記コ
マンド情報１７及び前記データ情報５を取り込む。 前記コマンドレジスタ１９が取り込んだ前記コマンド
情報１７を、前記デコーダ１１がデーコドして主記憶装
置３に対する読み出し／書き込みの情報及びバスマスタ
の情報を前記アドレス・データ選別部１２に通知する。 前記アドレス・データ選別部１２は、前記デコーダ１
１がデコードした前記読み出し／書き込みの情報及び、
バスマスタの情報と前記リプレース管理部１４が管理す
る前記リプレース情報１５を取り込み、前記デバッグの
対象となるキャッシュメモリ１３に格納されるべきアド
レス・データであると判定すれば、ダイレクトマッピン
グ方式の場合には適切なディレクトリに、セットアソシ
アティブ方式であれば適切なウェイの適切なディレクト
リに前記アドレスメモリ８、及び前記データメモリ９の
領域に相当するアドレス及びデータを格納する。 中央演算処理装置２の内部アクセスが前記デバッグの
対象となるキャッシュメモリ１３にヒットした場合に
は、前記リプレース管理１４が前記リプレース情報１５
をＬＲＵ情報記憶レジスタ２５または、ＦＩＦＯ情報記
憶レジスタ２６に管理する。 前記主記憶装置３に対する書き込みが行われると、前
記アドレス・データ選別部１２がスターピング管理を行
い、スタープヒットすれば前記バリッドビットレジスタ
２７のヒットしたディレクトリに対応するバリッドビッ
トをＯＦＦにする。
【００１３】
【発明の効果】以上説明したように本発明は、キャッシ
ュメモリに残るべきアドレス及びデータのみをデバッグ
ツールのメモリに取り込むので、ツールのメモリが小容
量で済む。また、障害が発生した時にツールのメモリに
格納したアドレス及びデータを表示装置に出力すること
により、障害発生時のキャッシュメモリのデバッグを行
うことができるという結果を有する。
ュメモリに残るべきアドレス及びデータのみをデバッグ
ツールのメモリに取り込むので、ツールのメモリが小容
量で済む。また、障害が発生した時にツールのメモリに
格納したアドレス及びデータを表示装置に出力すること
により、障害発生時のキャッシュメモリのデバッグを行
うことができるという結果を有する。
【図１】本発明のキャッシュメモリのデバッグツールの
ブロック図及び、デバッグの対象となるキャッシュメモ
リとの関係を示したバス構成図。
ブロック図及び、デバッグの対象となるキャッシュメモ
リとの関係を示したバス構成図。
【図２】デバッグツールのバスサンプリングブロック及
び、キャッシュメモリ設定ブロック及びリプレース管理
部の詳細説明図。
び、キャッシュメモリ設定ブロック及びリプレース管理
部の詳細説明図。
１ 解析装置 ２ 中央演算処理装置 ３ 主記憶装置 ４ アドレス情報 ５ データ情報 ６ 共通バス ７ バスサンプリングブロック ８ アドレスメモリ ９ データメモリ １０ ストア制御ブロック １１ デコーダ １２ アドレス・データ選別部 １３ デバッグの対象となるキャッシュメモリ １４ リプレース管理部 １５ リプレース情報 １６ キャッシュメモリ設定ブロック １７ コマンド情報 １８ 表示ポート １９ コマンドレジスタ ２０ アドレスレジスタ ２１ データレジスタ ２２ アソシアティビティ設定レジスタ ２３ リプレースアルゴリズム設定レジスタ ２４ キャッシュメモリ構成レジスタ ２５ ＬＲＵ情報記憶レジスタ ２６ ＦＩＦＯ情報記憶レジスタ ２７ バリッドビッドレジスタ
Claims (1)
- 【請求項１】 マルチプロセッサシステムの共通バスを
観測して、キャッシュメモリのデバッグを行うデバッグ
ツールにおいて、前記共通バスのアドレス情報及びコマ
ンド情報及びデータ情報を取り込むバスサンプリングブ
ロックと、デバッグの対象となるキャッシュメモリのリ
プレース情報を管理するリプレース管理部と、前記リプ
レース管理部の情報及び前記共通バスの観測により前記
デバッグの対象となるキャッシュに格納されるべきアド
レス及びデータを選定するストア制御ブロックと、前記
ストア制御ブロックにより選定された前記アドレス及び
データを格納するアドレスメモリ及びデータメモリと格
納した前記アドレス及びデータを表示装置に出力する為
の表示ポートとを備えるキャッシュメモリのデバッグツ
ール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115211A JPH05289904A (ja) | 1992-04-09 | 1992-04-09 | キャッシュメモリのデバッグツール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115211A JPH05289904A (ja) | 1992-04-09 | 1992-04-09 | キャッシュメモリのデバッグツール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289904A true JPH05289904A (ja) | 1993-11-05 |
Family
ID=14657120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115211A Pending JPH05289904A (ja) | 1992-04-09 | 1992-04-09 | キャッシュメモリのデバッグツール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8612942B2 (en) | 2008-06-20 | 2013-12-17 | Kabushiki Kaisha Toshiba | System for debugging computer program |
| USRE47851E1 (en) * | 2006-09-28 | 2020-02-11 | Rambus Inc. | Data processing system having cache memory debugging support and method therefor |
-
1992
- 1992-04-09 JP JP4115211A patent/JPH05289904A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE47851E1 (en) * | 2006-09-28 | 2020-02-11 | Rambus Inc. | Data processing system having cache memory debugging support and method therefor |
| US8612942B2 (en) | 2008-06-20 | 2013-12-17 | Kabushiki Kaisha Toshiba | System for debugging computer program |
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