JPH05274222A - キャッシュ一致化方式 - Google Patents

キャッシュ一致化方式

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JPH05274222A
JPH05274222A JP4068385A JP6838592A JPH05274222A JP H05274222 A JPH05274222 A JP H05274222A JP 4068385 A JP4068385 A JP 4068385A JP 6838592 A JP6838592 A JP 6838592A JP H05274222 A JPH05274222 A JP H05274222A
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Abstract

(57)【要約】 【目的】クロスバ接続構成のマルチプロセッサ方式の情
報処理装置において、特に実質的なキャッシュヒット率
の向上が図れるようにする。 【構成】プロセッサ内キャッシュ13-0,13-1に比べ
低速大容量の非共有データのみを扱う非共有キャッシュ
17-0,17-1を、プロセッサ11-0,11-1に外付け
し、例えばプロセッサ11-0での非共有データリード
時、キャッシュ13-0でミスヒットしても、非共有キャ
ッシュ17-0でヒットしたなら、ヒットデータがプロセ
ッサ11-0に高速供給される構成とする。また、主記憶
14-0,14-1側にタグコピー機構16-0,16-1を設
け、主記憶14-0,14-1の共有データ更新が発生する
毎に他プロセッサ内キャッシュのタグのコピー(C0 ま
たはC1 )にヒットしているかを調べ、ヒットしていれ
ば、他プロセッサへ無効化要求を送出し、他プロセッサ
内キャッシュと主記憶との間のデータの一致化を図る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、複数の主記憶とこの
複数の主記憶を共有する複数のプロセッサの間をクロス
バスイッチ網にて接続した構成のマルチプロセッサ方式
の情報処理装置に係り、特に各プロセッサが持つキャッ
シュと各主記憶との間のデータの一貫性(コンシステン
シ、コヒーレンス)を維持するためのキャッシュ一致化
方式に関する。
【0002】
【従来の技術】近年、異なるアドレス空間が割当てられ
る複数の主記憶を共有する複数のプロセッサを備え、各
主記憶と各プロセッサの間をクロスバスイッチ網にて接
続した構成のマルチプロセッサ方式の情報処理装置が考
えられている。
【0003】図3は、このような情報処理装置の概略構
成を、プロセッサおよび主記憶が共に2台の場合を例に
示したものであり、2台のプロセッサ1-0,1-1は、い
ずれも主記憶4-0,4-1とクロスバスイッチ網5を介し
て接続されている。プロセッサ1-0,1-1には、仮想ア
ドレスを物理アドレスに高速に変換するためのアドレス
変換バッファ(以下、TLBと称する)2-0,2-1と、
主記憶4-0および4-1のデータの一部のコピーを保持す
るキャッシュ3-0,3-1が設けられている。
【0004】図3の構成の情報処理装置では、要求先が
重ならない限り、プロセッサ1-0,1-1と主記憶4-0,
4-1との間の通信を同時に並列して処理することがで
き、プロセッサ1-0,1-1の能力を十分に活かすことが
できる。このため、高いシステムスループットを実現す
ることが可能となる。
【0005】しかしながら、図3の構成の実現には、難
しい問題が含まれている。それは、プロセッサ1-0,1
-1内のキャッシュ3-0,3-1と主記憶4-0および4-1の
内容とを一致化させるキャッシュ一致化の実現である。
即ちキャッシュの一致化には、他のプロセッサの主記憶
更新動作を監視する必要があるが、図3の構成のように
並列して行われる全ての主記憶更新動作をチェックする
のは容易なことではない。
【0006】この主記憶更新動作を監視するための方法
として簡単に考えられるのは、クロスバ接続とは別に全
プロセッサ間を接続し、主記憶更新情報をお互いに連絡
しあうというもので、こうすることにより各プロセッサ
が自身のキャッシュを更新することが可能となる。しか
しこの方法は、接続用ハードウェアリソースが膨大であ
り、適用し難い。
【0007】そこで本出願人は、平成3年7月4日付け
提出の特願平3−164504号に示すように、複数の
主記憶と複数のプロセッサの間をクロスバスイッチ網に
て接続した構成のマルチプロセッサ方式の情報処理装置
において、簡単な構成でありながら各プロセッサが持つ
キャッシュと主記憶の内容の一致化を図ることができる
キャッシュ一致化方式を提案している。
【0008】図4はこのようなキャッシュ一致化方式を
適用する情報処理装置の概略構成を示しており、図3と
同一部分には同一符号を付してある。図4の装置の構成
の最大の特徴は、主記憶4-0,4-1とクロスバスイッチ
網5との間にタグコピー機構6-0,6-1が接続されてい
ることである。このタグコピー機構6-0,6-1には、対
応する主記憶4-0,4-1のデータをどのプロセッサがキ
ャッシングしているかを示すための、各プロセッサ1-
0,1-1が持つキャッシュ3-0,3-1のディレクトリ
(タグ)のコピー(タグコピー)C0 ,C1 が置かれて
いる。
【0009】タグコピー機構6-i(iは0または1)
は、プロセッサ1-j(jは0または1)からの主記憶4
-iに対するリードアクセス時には、そのプロセッサ1-j
に固有のタグコピーCj への登録処理を行う。また、タ
グコピー機構6-iは、プロセッサ1-jから主記憶4-iへ
のライトアクセス時には、他のプロセッサ1-k(kは0
または1、但しk≠j)に対応するタグコピーCk を対
象としてディレクトリチェックを行い、ヒットしている
プロセッサがあれば、そのプロセッサ1-kに対する無効
化要求Rikを出すことにより、キャッシュ一致化処理を
行う。
【0010】このように、図4に示したような先願発明
に係る情報処理装置では、複数の主記憶とクロスバース
イッチ網との間に接続されたタグコピー機構により、ク
ロスバースイッチ網を介して与えられる各プロセッサか
らのアクセス要求に応じて簡単にキャッシュ一致化が実
現できる。
【0011】さて、図4の構成において、プロセッサ1
-0,1-1内にキャッシュ3-0,3-1を設けるのに、2つ
の方法がある。第1は、プロセッサ1-0,1-1内におい
てRAMを外付けして、そのRAMによりキャッシュ3
-0,3-1を構成する方法である。この第1の方法は、大
容量のキャッシュを構成することができるものの、外付
けのRAMのためにアクセス速度が低速となり、キャッ
シュヒット時でも、キャッシュ3-0,3-1からプロセッ
サ1-0,1-1へのヒットデータの供給に数サイクルを要
し、高速な情報処理装置の実現が困難であるという問題
がある。また、大容量キャッシュとした場合、主記憶4
-0,4-1側に接続されたタグコピー機構5-0,5-1に置
かれるタグコピーC0 ,C1 の容量もそれに合わせて大
容量にしなければならないとう問題もある。
【0012】第2は、プロセッサ1-0,1-1を構成する
チップ(単一または複数のチップ)内にキャッシュ用R
AMを内蔵し、この内蔵RAMによりキャッシュ3-0,
3-1を構成する方法である。この第2の方法は、キャッ
シュとして高速なアクセスが可能となり、1サイクルで
必要なデータ(命令を含む)を供給することができるも
のの、チップ面積の制限から、キャッシュ容量はかなり
小容量とならざるを得ない。この場合、キャッシュヒッ
ト率が低下するため主記憶アクセスが頻繁に発生し、し
かもこの主記憶アクセスはクロスバスイッチ網5を通し
て行われることからペナルティが大きく(即ち、主記憶
からプロセッサにデータをリードするのに要するサイク
ル数が多く)、システムとしての動作速度に限界が発生
する。
【0013】
【発明が解決しようとする課題】上記したように従来
は、複数の主記憶と複数のプロセッサの間をクロスバス
イッチ網にて接続した構成のマルチプロセッサ方式の情
報処理装置において、各プロセッサが有するキャッシュ
を外付けのRAMで構成すると、キャッシュの大容量化
は可能であるものの、低速キャッシュとなるために、キ
ャッシュアクセス速度が低下し、しかもキャッシュ一致
化のためのタグコピー機構に置かれるタグコピーの大容
量化を招くという問題があった。また、各プロセッサが
有するキャッシュを、そのプロセッサを構成するチップ
に内蔵させた場合には、キャッシュの高速化は可能であ
るものの、小容量キャッシュとなるために、キャッシュ
ヒット率が低下し、多くのサイクル数を必要とするクロ
スバスイッチ網を通した主記憶アクセスが頻繁に発生す
るという問題があった。
【0014】この発明は上記事情に鑑みてなされたもの
でその目的は、複数の主記憶と複数のプロセッサの間を
クロスバ接続した構成のマルチプロセッサ方式の情報処
理装置において、各プロセッサに高速小容量のキャッシ
ュを内蔵していても、実質的なキャッシュヒット率の向
上が図れ、しかもプロセッサ内キャッシュと主記憶との
間のデータの一貫性を維持するためにタグコピー機構が
保持するタグコピー容量は少なくて済むキャッシュ一致
化方式を提供することにある。
【0015】
【課題を解決するための手段】この発明は、複数の主記
憶と複数のプロセッサの間がクロスバ接続されるマルチ
プロセッサ方式の情報処理装置において、主記憶のデー
タの一部のコピーを各プロセッサ間で共有される共有デ
ータであるか否か(非共有データであるか)に無関係に
保持するための第1のキャッシュ(プロセッサ内キャッ
シュ)を、各プロセッサ内に設けると共に、主記憶のデ
ータの一部のコピーを非共有データについてのみ保持す
るための、第1のキャッシュより低速で大容量の第2の
キャッシュ(非共有キャッシュ)を、各プロセッサとク
ロスバスイッチ網との間に、各プロセッサ毎に設け、且
つこの非共有キャッシュでは、対応するプロセッサから
の主記憶に対する非共有データアクセス要求時にのみキ
ャッシュ動作が行われる構成とし、さらに各主記憶側
に、各プロセッサ内キャッシュが持つ対応する主記憶上
の共有データについてのタグのコピーをそれぞれ有する
タグコピー機構が接続された構成とすることを特徴とす
る。
【0016】このタグコピー機構は、対応する主記憶の
共有データ更新が発生する毎に自身が有する各タグコピ
ーをもとに、関係するプロセッサ内のキャッシュにヒッ
トしているか否かをチェックし、このチェック結果に応
じて同キャッシュと主記憶との間のデータの一致化を行
うように構成される。
【0017】また、この発明は、各プロセッサ内に設け
られるTLB(アドレス変換バッファ)の各エントリ
(TLBエントリ)中に、仮想アドレスを物理アドレス
に高速に変換するためのタグの他に、該当アドレスのデ
ータが共有データであるか非共有データであるかを示す
共有フラグを持たせ、そのプロセッサから主記憶へのア
クセス要求発行時には、TLBエントリの情報を用いて
変換されたアドレスの他に、同エントリ中の共有フラグ
を出力することにより、共有データアクセスか非共有デ
ータアクセスかを通知するようにしたことをも特徴とす
る。
【0018】
【作用】上記の構成において、プロセッサとクロスバス
イッチ網との間に設けられ、非共有データのみを扱う非
共有キャッシュは、このプロセッサとクロスバスイッチ
網との間の信号の流れをスヌープしており、非共有デー
タに対するリード/ライトリクエストを検出した場合
に、キャッシュ動作を行う。
【0019】ここで、非共有データに対するアクセスか
否かは、要求元のプロセッサからリード/ライトリクエ
ストと共に送出されるTLBエントリ中の共有フラグを
参照することで判別される。
【0020】もし、非共有データリード時に、プロセッ
サ内キャッシュでミスヒット、且つそのプロセッサに対
応する非共有キャッシュでヒットの場合には、この非共
有キャッシュでのヒットデータがそのプロセッサに比較
的に高速に供給され、そのプロセッサ内のキャッシュに
登録される。この際、非共有キャッシュからは主記憶へ
のリードリクエストをキャンセルするための信号が出力
される。
【0021】また、非共有データリード時に、プロセッ
サ内キャッシュでミスヒット、且つそのプロセッサに対
応する非共有キャッシュでもミスヒットの場合には、主
記憶に対するリードアクセスが行われる。この主記憶か
らのレスポンスデータはプロセッサに返されて、そのプ
ロセッサ内のキャッシュに登録される。この際、非共有
キャッシュでは、主記憶からのレスポンスデータがスヌ
ープされて、登録される。タグコピー機構は、非共有デ
ータアクセスのため、処理をしない。これは、或るプロ
セッサがアクセスする非共有データは、他のプロセッサ
からアクセスされることはないため、非共有データにつ
いては一致化処理に必要なタグコピーを持つ必要がない
ことによる。
【0022】次に、共有データリード時に、プロセッサ
内キャッシュでミスヒットの場合には、そのプロセッサ
に対応する非共有キャッシュではキャッシュ動作は行わ
れず、主記憶に対するリードアクセスが行われる。この
主記憶からのレスポンスデータはプロセッサに返され
て、そのプロセッサ内のキャッシュに登録される。この
際、タグコピー機構では、プロセッサ内キャッシュに登
録されたデータのタグのコピーが登録される。次に、非
共有データライト時に、非共有キャッシュでヒットの場
合には、同キャッシュへの非共有データ登録と主記憶へ
の非共有データライトが行われる。
【0023】次に、共有データライト時には非共有キャ
ッシュではキャッシュ動作は行われず、主記憶への共有
データライトが行われる。この際、タグコピー機構で
は、ライトリクエスト元以外の各プロセッサ(他プロセ
ッサ)内キャッシュについてのタグコピーをチェック
し、他プロセッサ内キャッシュにヒットしているなら
ば、他プロセッサへの無効化要求を送出し、他プロセッ
サ内キャッシュと主記憶との間のデータの一致化を図
る。
【0024】
【実施例】図1はこの発明を適用するマルチプロセッサ
方式の情報処理装置の一実施例をプロセッサ2台、主記
憶2台の場合を例に示すブロック構成図である。
【0025】図1において、11-0,11-1はプロセッ
サ、12-0,12-1はプロセッサ11-0,11-1に搭載
されたTLB、13-0,13-1は同じくプロセッサ11
-0,11-1に搭載された高速小容量のキャッシュ(キャ
ッシュメモリ)である。TLB12-0,12-1の各エン
トリには、仮想アドレスを物理アドレスに高速に変換す
るためのタグの他に、該当アドレスのデータがプロセッ
サ11-0,11-1間で共有される共有データであるか否
かを示す共有フラグF(F=1で共有データ、F=0で
非共有データを示す)が設定される。
【0026】14-0,14-1はそれぞれ異なるアドレス
空間が割当てられた主記憶、15は各プロセッサ11-
0,11-1と各主記憶14-0,14-1を適宜必要に応じ
てスイッチ接続するためのクロスバスイッチ網である。
なお、プロセッサ11-0〜11-1等からの要求によりク
ロスバスイッチ網15の各クロスバスイッチの制御等を
司るシステム制御ユニットは省略されている。
【0027】主記憶14-0,14-1は、アドレス、デー
タおよび共有フラグF等の転送に供される信号線21-
0,21-1に接続されている。この信号線21-0,21-
1には、タグコピー機構16-0,16-1が接続されてい
る。このタグコピー機構16-0,16-1は、いずれも、
プロセッサ11-0,11-1に置かれたキャッシュ13-
0,13-1のタグ(図示せず)のうち、そのタグコピー
機構が接続された主記憶に割当てられた共有データのア
ドレス空間に該当する部分のコピー(タグコピー)C0
,C1 を持つ。
【0028】プロセッサ11-0,11-1とクロスバスイ
ッチ網15とは、アドレス、データおよび共有フラグF
等の転送に供される信号線22-0,22-1を介して相互
接続されている。この信号線22-0,22-1には、キャ
ッシュ13-0,13-1よりは低速で大容量の非共有キャ
ッシュ17-0,17-1が接続されている。
【0029】非共有キャッシュ17-0,17-1は、いず
れも主記憶14-0および14-1のデータの一部のコピー
を非共有データについてのみ保持するためのものであ
る。非共有キャッシュ17-0,17-1では、対応するプ
ロセッサ11-0,11-1内のTLB12-0,12-1のエ
ントリの共有フラグFにより非共有データであることが
示されているアドレスへの主記憶アクセス要求時にのみ
キャッシュ動作が行われる。非共有キャッシュ17-0,
17-1は、プロセッサ11-0,11-1からの主記憶14
-0,14-1に対するリードリクエスト時にキャッシュヒ
ットとなった場合、そのリードリクエストをキャンセル
するためのリードリクエストキャンセル信号RRC0 ,
RRC1 を出力するようになっている。
【0030】非共有キャッシュ17-0,17-1とクロス
バスイッチ網15とは、上記の信号線22-0,22-1の
他、非共有キャッシュ17-0,17-1からの上記リード
リクエストキャンセル信号RRC0 ,RRC1 の転送に
供される信号線24-0,24-1によっても相互接続され
ている。
【0031】クロスバスイッチ網15と信号線21-0,
21-1との間には、キャンセル回路18-0,18-1が設
けられている。キャンセル回路18-i(iは0または
1)は、信号線22-0または22-1を介して転送される
プロセッサ11-0または11-1からのリードリクエスト
(を含む主記憶アクセス情報)がクロスバスイッチ網1
5を介して信号線21-iに伝達されるのを、クロスバス
イッチ網15を介して伝達される信号線24-i上のリー
ドリクエストキャンセル信号RRCi に応じて禁止す
る。
【0032】以上のキャッシュ(プロセッサ内キャッシ
ュ)13-0,13-1、非共有キャッシュ17-0,17-
1、タグコピー機構16-0,16-1および主記憶14-
0,14-1の相対的な速度並びに容量と、扱うデータと
を次に整理して示す。 特徴 扱うデータ プロセッサ内キャッシュ:高速/小容量 共有/非共有データ 非共有キャッシュ :中速/中容量 非共有データのみ タグコピー機構 :高速/小容量 共有データのみ 主記憶 :低速/大容量 共有/非共有データ
【0033】図2は、図1におけるプロセッサ11-0お
よび非共有キャッシュ17-0の構成を示すブロック図で
ある。なお、プロセッサ11-1および非共有キャッシュ
17-1についても、図2と同様の構成である。
【0034】まず、プロセッサ11-0は、TLB12-0
およびキャッシュ13-0の他に、信号線22-0(中のデ
ータ線)との間で入出力されるデータを保持するための
レジスタ111、信号線22-0(中のリード/ライトフ
ァンクション線)に出力される(アクセス種別を示すた
めの)リード/ライトファンクション情報(R/W)を
保持するためのレジスタ112、信号線22-0(中のア
ドレス線)との間で入出力されるアドレスを保持するた
めのレジスタ113、および信号線22-0中の共有フラ
グ線23-0に出力される共有フラグFを保持するための
レジスタ114を有している。なお、図1のタグコピー
機構16-0,16-1からクロスバスイッチ網15、信号
線22-0を介して転送される無効化要求R00,R10を保
持するためのレジスタ等は省略されている。
【0035】次に、プロセッサ11-0に設けられたキャ
ッシュ13-0は、TLB12-0を用いて高速変換された
アドレス(物理アドレス)によって参照されるキャッシ
ュタグ部(キャッシュディレクトリ)131、およびキ
ャッシュタグ部131から読出されたタグ(アドレスタ
グ)と上記のアドレスとを比較してキャッシュヒットの
有無を検出するためのヒット検出回路132など、周知
の構成を有している。なお、データを保持するためのキ
ャッシュデータ部は省略されている。
【0036】一方、非共有キャッシュ17-0は、信号線
22-0上のアドレスによって参照されるキャッシュタグ
部171、キャッシュデータ部172、キャッシュタグ
部171から読出されたタグと上記のアドレスとを比較
してキャッシュヒットの有無を検出するためのヒット検
出回路173、および非共有キャッシュ動作検出回路1
74を有している。
【0037】非共有キャッシュ動作検出回路174は、
信号線22-0中の共有フラグ線23-0を介して伝達され
る共有フラグFが非共有データを示している場合だけ、
キャッシュタグ部171およびキャッシュデータ部17
2の動作を許可するイネーブル信号ENを出力する。ま
た非共有キャッシュ動作検出回路174は、信号線22
-0を介して伝達されるリード/ライトファンクションR
/Wがリードリクエストを示している状態で、ヒット検
出回路173によりヒットが検出された場合に、リード
リクエストキャンセル信号RRC0 を出力する。
【0038】次に、図1および図2の構成の動作を、
(1)プロセッサ11-0からの非共有データリード、
(2)プロセッサ11-0からの共有データリード、
(3)プロセッサ11-0からの非共有データライト、
(4)プロセッサ11-0からの共有データライト、
(5)非共有キャッシュ17-0内データと主記憶14-
0,14-1の一致化処理を例に、順に説明する。
【0039】(1)プロセッサ11-0からの非共有デー
タリード (1-1) TLBアクセス まず、プロセッサ11-0からの非共有データリード時に
おけるプロセッサ11-0でのTLBアクセスについて説
明する。
【0040】プロセッサ11-0にて、主記憶14-0(ま
たは14-1)をリードアクセスする必要が生じると、T
LB12-0をアクセスして仮想アドレスから物理アドレ
スに変換するアドレス変換が行われる。このとき、TL
B12-0内のヒットしたエントリ(TLBエントリ)に
設定されている共有フラグFがレジスタ114に保存さ
れる。
【0041】TLB12-0により変換された物理アドレ
ス(ヒットエントリ中の物理アドレス)は、キャッシュ
(プロセッサ内キャッシュ)13-0に供給される。これ
により、キャッシュタグ部131から同アドレスに対応
するタグが読出され、このタグと同アドレスとがヒット
検出回路132にて比較される。
【0042】このヒット検出回路132での比較によ
り、不一致、即ちキャッシュミスヒットが検出された場
合には、主記憶14-0(または14-1)に対するリード
リクエスト発行を行うために、レジスタ112,113
を通してリードリクエストファンクションR/W,アド
レスが信号線22-0上に出力される。同時に、レジスタ
114に保存されていた共有フラグFが信号線22-0中
の共有フラグ線23-0上に出力される。
【0043】(1-2) プロセッサ内キャッシュヒット プロセッサ11-0内のキャッシュ13-0のヒット検出回
路132でキャッシュヒットが検出された場合、キャッ
シュ13-0からヒットしたデータが高速に取出される。
このキャッシュ13-0でのヒット時の動作の詳細は、本
発明に直接関係しないため省略する。
【0044】(1-3) プロセッサ内キャッシュミスヒット
&非共有キャッシュヒット プロセッサ11-0は、キャッシュ13-0でキャッシュミ
スヒットが検出された場合、上記(1-1) で述べたよう
に、信号線22-0を通して主記憶14-0(または14-
1)に対するリードリクエストを出力する。
【0045】非共有キャッシュ17-0は、信号線22-0
を介してプロセッサ11-0からのリクエストをスヌープ
しており、非共有データに対するリクエストを検出した
場合には、そのリクエストのアドレスでヒットチェック
を行う。即ち、非共有キャッシュ17-0内の非共有キャ
ッシュ動作検出回路174は、プロセッサ11-0のレジ
スタ112を通して信号線22-0(中のリクエストファ
ンクション線)に出力されるリクエストファンクション
R/Wと、プロセッサ11-0のレジスタ114を通して
信号線22-0中の共有フラグ線23-0に出力される共有
フラグFをスヌープしており、非共有データに対するリ
クエスト(ここでは、リードリクエスト)であることが
示されている場合には、ヒットチェックモードにし、キ
ャッシュタグ部171およびキャッシュデータ部172
の動作を許可するためのイネーブル信号ENを出力す
る。
【0046】これにより、キャッシュタグ部171およ
びキャッシュデータ部172は、プロセッサ11-0のレ
ジスタ113を通して信号線22-0(中のアドレス線)
に出力されているアドレスによりアクセスされ、キャッ
シュタグ部171からは対応するタグが読出される。ヒ
ット検出回路173は、このキャッシュタグ部171か
らのタグと上記のアドレスとを比較し、その一致/不一
致によりキャッシュヒット/ミスヒットを検出する。
【0047】ヒット検出回路173のキャッシュヒット
/ミスヒット検出結果は非共有キャッシュ動作検出回路
174に導かれる。非共有キャッシュ動作検出回路17
4は、ヒット検出回路173によってキャッシュヒット
が検出された場合、プロセッサ11-0から信号線22-0
に出力された主記憶14-0(または14-1)に対するリ
ードリクエストをキャンセルするために、リードリクエ
ストキャンセル信号RRC0 を信号線24-0に出力す
る。
【0048】このとき、非共有キャッシュ17-0のヒッ
トデータが信号線22-0(中のデータ線)を介してプロ
セッサ11-0に供給され、キャッシュ13-0に登録され
る。この非共有キャッシュ17-0からのデータ供給シー
ケンスは、主記憶14-0,14-1へのリードリクエスト
に対する、この主記憶14-0,14-1からのレスポンス
と同様のシーケンスである。
【0049】さて、信号線24-0上のリードリクエスト
キャンセル信号RRC0 は、クロスバスイッチ網15を
介してキャンセル回路18-0(または18-1)に供給さ
れる。キャンセル回路18-0(または18-1)は、この
リードリクエストキャンセル信号RRC0 が有効な場
合、(プロセッサ11-0から出力された)信号線22-0
上のリードリクエストがクロスバスイッチ網15を介し
て信号線21-0(または21-1)に伝達されるのを禁止
する。
【0050】(1-4) プロセッサ内キャッシュミスヒット
&非共有キャッシュミスヒット 次に、非共有データに対するリードアクセスで、プロセ
ッサ11-0内のキャッシュ13-0でミスヒットが検出さ
れ、このミスヒット検出によりプロセッサ11-0から主
記憶14-0(または14-1)に対するリードリクエスト
が発行され、そのリクエストに応じて非共有キャッシュ
17-0でヒットチェックが行われ、上記(1-3) と異なっ
てキャッシュミスが検出されたものとする。
【0051】非共有キャッシュ17-0内の非共有キャッ
シュ動作検出回路174は、非共有キャッシュミスヒッ
トの検出時には、信号線24-0へのリードリクエストキ
ャンセル信号RRC0 の出力を行わない。
【0052】この場合、プロセッサ11-0から信号線2
2-0に発行された主記憶14-0(または14-1)に対す
るリードリクエストは、クロスバスイッチ網15、キャ
ンセル回路18-0(または18-1)を介して信号線21
-0(または21-1)に伝達され、この信号線21-0(ま
たは21-1)から主記憶14-0(14-1)に導かれる。
【0053】主記憶14-0(または14-1)では、信号
線21-0(または21-1)を介して導かれたプロセッサ
11-0からのリードリクエストに応じて、リードアクセ
スが行われ、その(アドレスを含む)レスポンスデータ
が信号線21-0(または21-1)に出力される。この信
号線21-0(または21-1)上のレスポンスデータは、
キャンセル回路18-0(または18-1)、クロスバスイ
ッチ網15を介して信号線22-0に伝達され、プロセッ
サ11-0および非共有キャッシュ17-0に導かれる。
【0054】非共有キャッシュ17-0は、信号線22-0
上の主記憶14-0(または14-1)からのレスポンスデ
ータをスヌープし、キャッシュデータ部172に登録す
ると共に、そのアドレスに対応するタグをキャッシュタ
グ部171に登録する。同時に、プロセッサ11-0内の
キャッシュ13-0にもそのデータが対応するタグと共に
登録される。
【0055】また、主記憶14-0(または14-1)から
信号線21-0(または21-1)に出力されたレスポンス
データは、信号線21-0(または21-1)に接続された
タグコピー機構16-0(または16-1)にも導かれる。
このタグコピー機構16-0(または16-1)には、信号
線22-0中の共有フラグ線23-0上の共有フラグFが、
クロスバスイッチ網15、キャンセル回路18-0(また
は18-1)を介して導かれている。タグコピー機構16
-0(または16-1)は、本実施例のように、共有フラグ
Fが非共有データを示している場合には、主記憶14-0
(または14-1)からのレスポンスデータを無視し、タ
グコピーの登録処理を行わない。
【0056】(2)プロセッサ11-0からの共有データ
リード (2-1) TLBアクセス プロセッサ11-0からの共有データリード時におけるプ
ロセッサ11-0でのTLBアクセスは、前記の(1-1) で
述べた非共有データリード時の場合と同様である。但
し、レジスタ114には、共有データを示す共有フラグ
Fが保存されることになる。
【0057】(2-2) プロセッサ内キャッシュヒット この場合の動作も、前記の(1-2) で述べた非共有データ
リード時の場合と同様である。
【0058】(2-3) プロセッサ内キャッシュミスヒット プロセッサ11-0内のキャッシュ13-0でキャッシュミ
スヒットが検出された場合、前記した非共有データリー
ド時におけるプロセッサ内キャッシュミスヒットの場合
と同様に、主記憶14-0(または14-1)に対するリー
ドリクエストが信号線22-0に出力され、この信号線2
2-0中の共有フラグ線23-0には共有フラグFが出力さ
れる。
【0059】非共有キャッシュ17-0内の非共有キャッ
シュ動作検出回路174は、共有フラグ線23-0上の共
有フラグFをスヌープしており、本実施例のように共有
データを示している場合には、イネーブル信号ENの出
力を控え、非共有キャッシュ17-0のキャッシュ動作を
行わせない。
【0060】さて、信号線22-0上のリードリクエスト
は、クロスバスイッチ網15、キャンセル回路18-0
(または18-1)を介して信号線21-0(または21-
1)に伝達され、この信号線21-0(または21-1)か
ら主記憶14-0(または14-1)に導かれる。
【0061】主記憶14-0(または14-1)では、信号
線21-0(または21-1)を介して導かれたプロセッサ
11-0からのリードリクエストに応じて、リードアクセ
スが行われ、その(アドレスを含む)レスポンスデータ
が信号線21-0(または21-1)に出力される。この信
号線21-0(または21-1)上のレスポンスデータは、
キャンセル回路18-0(または18-1)、クロスバスイ
ッチ網15を介して信号線22-0に伝達される。
【0062】信号線22-0上のレスポンスデータは、プ
ロセッサ11-0で受取られ、キャッシュ13-0へのデー
タ登録が行われる。これに対し、共有データ(共有デー
タリード)の故にキャッシュ動作が行われなかった非共
有キャッシュ17-0では、キャッシュ登録動作も行われ
ない。
【0063】また、主記憶14-0(または14-1)から
信号線21-0(または21-1)にレスポンスデータが出
力された際、タグコピー機構16-0(または16-1)
は、そのデータが共有データであることから、対応する
タグをタグコピーC0 に登録する。なお、レスポンスデ
ータが共有データであるか否かは、クロスバスイッチ網
15、キャンセル回路18-0(または18-1)を介して
導かれる共有フラグ線23-0上の共有フラグFにより示
される。
【0064】(3)プロセッサ11-0からの非共有デー
タライト (3-1) TLBアクセス プロセッサ11-0からの非共有データライト時における
プロセッサ11-0でのTLBアクセスは、非共有データ
リード時の場合と同様である。
【0065】(3-2) プロセッサ内キャッシュミスヒット
&非共有キャッシュミスヒット 非共有データに対するライトアクセスで、プロセッサ1
1-0内のキャッシュ13-0でミスヒットが検出された場
合、プロセッサ11-0ではキャッシュ13-0へのライト
は行われない。
【0066】この場合、プロセッサ11-0からは、主記
憶14-0(または14-1)に対するライトリクエストが
信号線22-0に出力され、この信号線22-0中の共有フ
ラグ線23-0にはレジスタ114に保存されている共有
フラグFが出力される。
【0067】非共有キャッシュ17-0では、共有フラグ
線23-0上の共有フラグFが本実施例のように非共有デ
ータを示している場合には、信号線22-0上のライトリ
クエストに応じてヒット検出回路132によるヒットチ
ェックが行われる。ここで、ミスヒット(非共有キャッ
シュミスヒット)が検出されたならば、非共有キャッシ
ュ17-0へのライトは行われない。
【0068】さて、信号線22-0上のライトリクエスト
は、クロスバスイッチ網15を介して主記憶14-0(ま
たは14-1)およびタグコピー機構16-0(または16
-1)に導かれる。主記憶14-0(または14-1)では、
このプロセッサ11-0からのライトリクエストに応じ
て、ライトアクセスが行われる。一方、タグコピー機構
16-0(または16-1)は、このライトアクセスが非共
有データライトであることを認識し、処理を行わない。
【0069】(3-3) プロセッサ内キャッシュミスヒット
&非共有キャッシュヒット 上記(3-2)で述べたように、非共有データに対するライ
トアクセスで、プロセッサ11-0内のキャッシュ13-0
でミスヒットが検出された場合、プロセッサ11-0では
キャッシュ13-0へのライトは行われない。
【0070】この場合、プロセッサ11-0からは、主記
憶14-0(または14-1)に対するリードリクエストが
信号線22-0に出力され、この信号線22-0中の共有フ
ラグ線23-0には共有フラグFが出力される。
【0071】非共有キャッシュ17-0では、上記(3-2)
で述べたように、信号線22-0上のライトリクエストに
応じてヒット検出回路132によるヒットチェックが行
われる。もし、ヒット(非共有キャッシュヒット)が検
出された場合、非共有キャッシュ動作検出回路174
は、キャッシュデータ部172へのデータライトを行
い、ライトリクエスト中のライトデータ(非共有デー
タ)に更新する。主記憶14-0(または14-1)へのラ
イトアクセスは、上記(3-2) の場合と同様である。
【0072】(3-4) プロセッサ内キャッシュヒット&非
共有キャッシュヒット 非共有データに対するライトアクセスで、プロセッサ1
1-0内のキャッシュ13-0でヒットが検出された場合、
プロセッサ11-0ではキャッシュ13-0へのライトが行
われる。このキャッシュライトが行われる点を除く動作
は、上記(3-3)で述べた処理と同様である。
【0073】 (4)プロセッサ11-0からの共有データライト (4-1) TLBアクセス プロセッサ11-0からの共有データライト時におけるプ
ロセッサ11-0でのTLBアクセスは、非共有データリ
ード時の場合と同様である。但し、レジスタ114に
は、共有データを示す共有フラグFが保存されることに
なる。
【0074】(4-2) プロセッサ内キャッシュミスヒット 共有データに対するライトアクセスで、プロセッサ11
-0内のキャッシュ13-0でミスヒットが検出された場
合、プロセッサ11-0ではキャッシュ13-0へのライト
は行われない。
【0075】そして、プロセッサ11-0からは、主記憶
14-0(または14-1)に対するライトリクエストが信
号線22-0に出力され、この信号線22-0中の共有フラ
グ線23-0には共有フラグFが出力される。共有フラグ
線23-0上の共有フラグFにより共有データであること
が示されている本実施例では、非共有キャッシュ17-0
でのキャッシュ動作は行われない。
【0076】さて、信号線22-0上のライトリクエスト
は、クロスバスイッチ網15を介して主記憶14-0(ま
たは14-1)およびタグコピー機構16-0(または16
-1)に導かれる。主記憶14-0(または14-1)では、
このプロセッサ11-0からのライトリクエストに応じ
て、ライトアクセスが行われる。
【0077】一方、タグコピー機構16-0(または16
-1)は、このライトアクセスが共有データライトである
ことを認識し、以下の動作を行う。即ちタグコピー機構
16-0(または16-1)は、ライトリクエスト元プロセ
ッサ11-0以外のプロセッサに対応するタグコピー、即
ちプロセッサ11-1に対応するタグコピーC1 に、ライ
ト先に対応するタグのコピーが存在するか否か(したが
って、ライトデータに対応する未更新のデータがプロセ
ッサ11-1のキャッシュ13-1に登録されているか否
か)を調べる。もし、存在するならば、タグコピー機構
16-0(または16-1)は、無効化要求R01(またはR
11)を、ライトリクエスト中のアドレス(ライトアドレ
ス)と共に信号線21-0(または21-1)に出力し、キ
ャンセル回路18-0(または18-1)、クロスバスイッ
チ網15および信号線22-1を介して、プロセッサ11
-1に転送する。
【0078】プロセッサ11-1内のキャッシュ13-1で
は、タグコピー機構16-0(または16-1)からの無効
化要求R01(またはR11)が信号線22-1を介して転送
されると、その要求されたタグを無効化する。この無効
化は、タグに付された有効ビットをオフすればよい。
【0079】(4-3) プロセッサ内キャッシュヒット 共有データに対するライトアクセスで、プロセッサ11
-0内のキャッシュ13-0でヒットが検出された場合、プ
ロセッサ11-0ではキャッシュ13-0へのライトが行わ
れる。
【0080】そして、プロセッサ11-0からは、主記憶
14-0(または14-1)に対するライトリクエストが信
号線22-0に出力され、この信号線22-0中の共有フラ
グ線23-0には共有フラグFが出力される。共有フラグ
線23-0上の共有フラグFにより共有データであること
が示されている本実施例では、非共有キャッシュ17-0
でのキャッシュ動作は行われない。
【0081】さて、信号線22-0上のライトリクエスト
は、クロスバスイッチ網15を介して主記憶14-0(ま
たは14-1)に導かれ、これにより主記憶14-0(また
は14-1)では、ライトアクセスが行われる。
【0082】このとき、タグコピー機構16-0(または
16-1)は、このライトアクセスが共有データライトで
あることを認識し、ライトリクエスト元以外のプロセッ
サ11-1に対応するタグコピーC1 に、ライト先に対応
するタグのコピーが存在するならば、プロセッサ11-1
に対する無効化要求R01(またはR11)を、ライトリク
エスト中のアドレス(ライトアドレス)と共に出力す
る。
【0083】プロセッサ11-1内のキャッシュ13-1で
は、タグコピー機構16-0(または16-1)からの無効
化要求R01(またはR11)が信号線22-1を介して転送
されると、その要求されたタグを無効化する。
【0084】(5)非共有キャッシュ17-0内データと
主記憶14-0,14-1の一致化処理 本実施例では、プロセッサ11-0からの非共有データア
クセスに対して、前記(1)〜(4)の処理を行うこと
により、非共有キャッシュ17-0内データと主記憶14
-0,14-1の一致化が図られる。但し、一旦非共有キャ
ッシュ17-0に登録された主記憶データ(非共有デー
タ)を書換えるのは、その非共有キャッシュ17-0と接
続されたプロセッサ11-0からのライトだけに制限する
必要がある。そこで、プロセッサ11-0以外の主記憶ア
クセス要因、例えばディスク装置からのDMA転送を、
主記憶14-0,14-1上の非共有データ領域に直接行わ
ないようにしている。なお、主記憶14-0,14-1上の
非共有データと、そのデータを割当てられるプロセッサ
11-0,11-1との具体的な対応関係は、本発明に直接
関係しないため説明を省略する。
【0085】以上は、プロセッサ11-0からの共有/非
共有データアクセスを例に説明したが、プロセッサ11
-1からの共有/非共有データアクセスについても同様で
ある。
【0086】また、前記実施例では、2台のプロセッサ
と2台の主記憶とがクロスバスイッチ網により接続され
たマルチプロセッサ方式の情報処理装置に実施した場合
について説明したが、本発明は、m台のプロセッサとn
台(m,nは2以上の整数)の主記憶とがクロスバスイ
ッチ網により接続されたマルチプロセッサ方式の情報処
理装置全般に応用可能である。
【0087】
【発明の効果】以上詳述したようにこの発明によれば、
複数の主記憶と複数のプロセッサの間がクロスバ接続さ
れるマルチプロセッサ方式の情報処理装置において、主
記憶のデータの一部のコピーを非共有データについての
み保持するための、プロセッサ内キャッシュ(第1のキ
ャッシュ)より低速で大容量の非共有キャッシュ(第2
のキャッシュ)を、各プロセッサとクロスバスイッチ網
との間に、各プロセッサ毎に設けると共に、各主記憶側
に、各プロセッサ内キャッシュが持つ対応する主記憶上
の共有データについてのタグのコピーをそれぞれ有する
タグコピー機構を接続し、主記憶での共有データ更新が
発生する毎に、その主記憶に接続されたタグコピー機構
にて各タグコピーをもとに、関係するプロセッサ内のキ
ャッシュにヒットしているか否かをチェックし、このチ
ェック結果に応じて同キャッシュと主記憶との間のデー
タの一致化を行う構成としたので、次に列挙する作用効
果を得ることができる。
【0088】(1)非共有データリード時に、高速小容
量のプロセッサ内キャッシュにミスヒットしても、その
プロセッサとクロスバスイッチ網との間に設けられた非
共有キャッシュにヒットした場合には、その非共有キャ
ッシュからプロセッサにヒットデータが比較的高速に供
給されるため、プロセッサ内キャッシュにミスヒットし
て主記憶リードが行われ、そのリードデータがプロセッ
サに供給される従来方式に比べて、アクセス時間が著し
く高速化され、キャッシュヒット率が上がったのと等価
となる。しかも非共有キャッシュは、プロセッサを構成
するチップに外付け可能なため、プロセッサ内キャッシ
ュに比べ、速度は少し低下するものの、大容量化が可能
であり、ヒット率を大幅に向上できる。この結果、クロ
スバ接続構成の主記憶とプロセッサの能力を十二分に引
出すことが可能となる。
【0089】また、主記憶へのアクセスと非共有キャッ
シュへのアクセスとは並行して行うことができるため、
たとえ非共有キャッシュがミスヒットの場合でも、主記
憶のアクセス時間に悪影響が及ぶことはない。
【0090】(2)プロセッサ内キャッシュと主記憶と
の間のデータの一貫性を維持するためにタグコピー機構
が保持するタグコピーは、小容量のプロセッサ内キャッ
シュのタグのうち非共有データについてのタグのコピー
のみであるため、タグコピー容量が極めて少なくて済
む。
【図面の簡単な説明】
【図1】この発明を適用するマルチプロセッサ方式の情
報処理装置の一実施例を示すブロック構成図。
【図2】図1におけるプロセッサ11-0および非共有キ
ャッシュ17-0の構成を示すブロック図。
【図3】従来のクロスバ接続構成のマルチプロセッサ方
式の情報処理装置のブロック図。
【図4】先願発明に係るクロスバ接続構成のマルチプロ
セッサ方式の情報処理装置のブロック図。
【符号の説明】
11-0,11-1…プロセッサ、12-0,12-1…TLB
(アドレス変換バッファ)、13-0,13-1…キャッシ
ュ(プロセッサ内キャッシュ、第1のキャッシュ)、1
4-0,14-1…主記憶、15…クロスバスイッチ網、1
6-0,16-1…タグコピー機構、17-0,17-1…非共
有キャッシュ(第2のキャッシュ)、18-0,18-1…
キャンセル回路、132,173…ヒット検出回路、1
74…非共有キャッシュ動作検出回路、F…共有フラ
グ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 それぞれ異なるアドレス空間が割当てら
    れる複数の主記憶を共有する複数のプロセッサを備え、
    上記各主記憶と各プロセッサの間をクロスバスイッチ網
    にて接続した構成のマルチプロセッサ方式の情報処理装
    置において、 前記各プロセッサにそれぞれ設けられた、前記各主記憶
    のデータの一部のコピーを前記各プロセッサ間で共有さ
    れる共有データであるか共有されない非共有データであ
    るかに無関係に保持するための第1のキャッシュと、 前記各プロセッサと前記クロスバスイッチ網の間に前記
    各プロセッサ毎に設けられた、前記各主記憶のデータの
    一部のコピーを前記非共有データについてのみ保持する
    ための、前記第1のキャッシュより低速で大容量の第2
    のキャッシュであって、対応するプロセッサから前記主
    記憶への非共有データについてのアクセス要求時にのみ
    キャッシュ動作が行われる第2のキャッシュと、 前記各主記憶側にそれぞれ接続されたタグコピー機構で
    あって、対応する前記主記憶上の共有データについての
    前記各プロセッサが持つ前記第1のキャッシュのタグの
    コピーをそれぞれ有し、対応する前記主記憶の共有デー
    タ更新が発生する毎に自身が有する各タグコピーをもと
    に、関係するプロセッサが持つ前記第1のキャッシュに
    ヒットしているか否かをチェックするタグコピー機構
    と、 を具備し、前記タグコピー機構によるヒットチェック結
    果に応じて前記主記憶と前記第1のキャッシュとの間の
    データの一致化を行うようにしたことを特徴とするキャ
    ッシュ一致化方式。
  2. 【請求項2】 前記各プロセッサは、各エントリに、仮
    想アドレスを物理アドレスに高速に変換するためのタグ
    および該当アドレスのデータが前記共有データであるか
    否かを示す共有フラグを持つアドレス変換バッファを備
    え、前記主記憶へのアクセス要求発行時には、前記アド
    レス変換バッファ内のエントリの情報を用いて変換され
    たアドレスと共に同エントリ中の前記共有フラグを出力
    し、 前記第2のキャッシュおよび前記タグコピー機構は、こ
    の共有フラグにより共有データアクセスか非共有データ
    アクセスかを判別するようにしたことを特徴とする請求
    項1記載のキャッシュ一致化方式。
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