JPH05268054A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH05268054A JPH05268054A JP4065736A JP6573692A JPH05268054A JP H05268054 A JPH05268054 A JP H05268054A JP 4065736 A JP4065736 A JP 4065736A JP 6573692 A JP6573692 A JP 6573692A JP H05268054 A JPH05268054 A JP H05268054A
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- voltage
- power supply
- input buffer
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 外部のインターフェイス・レベル振幅の信号
を内部論理振幅の信号に変換・増幅するための入力バッ
ファ回路における反転電圧の電源電圧依存性を低減す
る。 【構成】 入力バッファ回路を含む集積回路装置は、電
圧分割により電源電圧を検出して出力信号Ｖｃｃｈを形
成する検出回路を有する。入力バッファ回路には、電源
電圧との間に、検出回路の出力信号Ｖｃｃｈによってオ
ン・オフが制御されるＰＭＯＳトランジスタが接続され
る。このＰＭＯＳトランジスタのＶｃｃｈの信号レベル
による動作により上記入力バッファ回路への供給電流を
制御して反転電圧を制御する。
を内部論理振幅の信号に変換・増幅するための入力バッ
ファ回路における反転電圧の電源電圧依存性を低減す
る。 【構成】 入力バッファ回路を含む集積回路装置は、電
圧分割により電源電圧を検出して出力信号Ｖｃｃｈを形
成する検出回路を有する。入力バッファ回路には、電源
電圧との間に、検出回路の出力信号Ｖｃｃｈによってオ
ン・オフが制御されるＰＭＯＳトランジスタが接続され
る。このＰＭＯＳトランジスタのＶｃｃｈの信号レベル
による動作により上記入力バッファ回路への供給電流を
制御して反転電圧を制御する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置に関し、特
に外部のインターフェイス・レベル振幅の信号を内部論
理振幅の信号に変換・増幅する入力バッファ回路に関す
る。
に外部のインターフェイス・レベル振幅の信号を内部論
理振幅の信号に変換・増幅する入力バッファ回路に関す
る。
【０００２】
【従来の技術】各種の電子機器は通常種々の機能部分が
組合わされてなり、これら各部はそれぞれの機能に最適
の集積回路を用いて構成される。機器が全体として所期
の機能を果たすために、これら各部の機能を互いに結合
することが必要になるが、このとき結合する集積回路の
入出力信号間に整合が採れていなければならない。従っ
て集積回路の入力部には信号間の整合を採るためにバッ
ファ回路が組み込まれている。
組合わされてなり、これら各部はそれぞれの機能に最適
の集積回路を用いて構成される。機器が全体として所期
の機能を果たすために、これら各部の機能を互いに結合
することが必要になるが、このとき結合する集積回路の
入出力信号間に整合が採れていなければならない。従っ
て集積回路の入力部には信号間の整合を採るためにバッ
ファ回路が組み込まれている。
【０００３】従来の一般的な入力バッファ回路及びその
入出力特性を図３（ａ），（ｂ）に示す。入力バッファ
回路は電源Ｖｃｃと接地レベル間にＰＭＯＳトランジス
タとＮＭＯＳトランジスタを接続して構成され、入力さ
れた信号（Ｖｉｎ）は高・低レベルが反転された信号と
なり、出力信号Ｖｏｕｔが形成される。このような入力
バッファ回路において、高レベル入力（Ｖｉｈ）及び低
レベル入力（Ｖｉｌ）の特性は、入力バッファ回路の反
転電圧（Ｖｉｎｖ）に依存する。例えば、外部のインタ
ーフェイス・レベル振幅がＴＴＬレベルの場合、入力バ
ッファ回路は、低レベル入力（Ｖｉｌ）０．８ｖ、高レ
ベル入力（Ｖｉｈ）２．２ｖに対して、それぞれ応答す
るようにＮＭＯＳ，ＰＭＯＳトランジスタが設定され、
反転電圧（Ｖｉｎｖ）が決定される。
入出力特性を図３（ａ），（ｂ）に示す。入力バッファ
回路は電源Ｖｃｃと接地レベル間にＰＭＯＳトランジス
タとＮＭＯＳトランジスタを接続して構成され、入力さ
れた信号（Ｖｉｎ）は高・低レベルが反転された信号と
なり、出力信号Ｖｏｕｔが形成される。このような入力
バッファ回路において、高レベル入力（Ｖｉｈ）及び低
レベル入力（Ｖｉｌ）の特性は、入力バッファ回路の反
転電圧（Ｖｉｎｖ）に依存する。例えば、外部のインタ
ーフェイス・レベル振幅がＴＴＬレベルの場合、入力バ
ッファ回路は、低レベル入力（Ｖｉｌ）０．８ｖ、高レ
ベル入力（Ｖｉｈ）２．２ｖに対して、それぞれ応答す
るようにＮＭＯＳ，ＰＭＯＳトランジスタが設定され、
反転電圧（Ｖｉｎｖ）が決定される。
【０００４】
【発明が解決しようとする課題】上記回路において、電
源電圧Ｖｃｃが上昇すると入力バッファ回路の反転電圧
（Ｖｉｎｖ）も上昇する。さらに実際の集積回路では、
ＰＭＯＳ，ＮＭＯＳトランジスタ特性である閾値電圧の
量産によるバラツキを考慮すると、高レベル入力信号と
反転電圧との差（Ｖｉｈ−Ｖｉｎｖ）が小さくなり、十
分なノイズマージン確保が困難になるという傾向にあ
る。図４に特性のバラツキを含めた入力反転電圧の電源
電圧依存性を示し、この図から電源電圧Ｖｃｃの上昇に
伴って（Ｖｉｈ−Ｖｉｎｖ）が小さくなっていることが
判る。
源電圧Ｖｃｃが上昇すると入力バッファ回路の反転電圧
（Ｖｉｎｖ）も上昇する。さらに実際の集積回路では、
ＰＭＯＳ，ＮＭＯＳトランジスタ特性である閾値電圧の
量産によるバラツキを考慮すると、高レベル入力信号と
反転電圧との差（Ｖｉｈ−Ｖｉｎｖ）が小さくなり、十
分なノイズマージン確保が困難になるという傾向にあ
る。図４に特性のバラツキを含めた入力反転電圧の電源
電圧依存性を示し、この図から電源電圧Ｖｃｃの上昇に
伴って（Ｖｉｈ−Ｖｉｎｖ）が小さくなっていることが
判る。
【０００５】本発明は上記従来の集積回路の問題点に鑑
みてなされたもので、入力バッファ回路の反転電圧にお
ける電源電圧依存性を低減することにより、入力バッフ
ァ回路特性の電源電圧マージンの拡大を図ることを目的
とする。
みてなされたもので、入力バッファ回路の反転電圧にお
ける電源電圧依存性を低減することにより、入力バッフ
ァ回路特性の電源電圧マージンの拡大を図ることを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、外部のインターフェイス・レベル振幅の信
号を内部論理振幅の信号に変換・増幅する入力バッファ
回路を含む集積回路において、電源電圧を検出する検出
手段と、上記検出手段の出力が与えられて上記入力バッ
ファ回路の反転電圧を制御する制御回路とを備えて構成
する。
に本発明は、外部のインターフェイス・レベル振幅の信
号を内部論理振幅の信号に変換・増幅する入力バッファ
回路を含む集積回路において、電源電圧を検出する検出
手段と、上記検出手段の出力が与えられて上記入力バッ
ファ回路の反転電圧を制御する制御回路とを備えて構成
する。
【０００７】入力バッファ回路はＣＭＯＳトランジスタ
からなり、電源電圧検出回路の出力が与えられたＰＭＯ
Ｓトランジスタからなる制御回路を上記ＣＭＯＳトラン
ジスタに接続して集積回路を構成する。
からなり、電源電圧検出回路の出力が与えられたＰＭＯ
Ｓトランジスタからなる制御回路を上記ＣＭＯＳトラン
ジスタに接続して集積回路を構成する。
【０００８】
【作用】電源電圧の検出信号が与えられた制御回路の動
作により、入力バッファ回路への電流供給を低減するこ
とでバッファ回路の反転電圧を下げ、入力電圧マージン
を大きくする。
作により、入力バッファ回路への電流供給を低減するこ
とでバッファ回路の反転電圧を下げ、入力電圧マージン
を大きくする。
【０００９】
【実施例】以下に一実施例を挙げて本発明を詳細に説明
する。図１（ａ）は外部のインターフェイス・レベル振
幅の入力信号Ｖｉｎを集積回路本体の論理振幅が持つべ
き信号Ｖｏｕｔに変換・増幅する入力バッファ回路であ
る。入力バッファ回路は、直列に接続されたＮＭＯＳト
ランジスタＱｎ１とＰＭＯＳトランジスタＱｐ３の両ゲ
ートに共通に入力信号Ｖｉｎが与えられ、両トランジス
タのドレインから出力信号Ｖｏｕｔが取り出される。上
記ＮＭＯＳトランジスタＱｎ１のソースは接地レベルに
接続され、他方ＰＭＯＳトランジスタＱｐ３のソースは
ゲートが接地されたＰＭＯＳトランジスタＱｐ２を介し
て電源電圧Ｖｃｃに接続されている。
する。図１（ａ）は外部のインターフェイス・レベル振
幅の入力信号Ｖｉｎを集積回路本体の論理振幅が持つべ
き信号Ｖｏｕｔに変換・増幅する入力バッファ回路であ
る。入力バッファ回路は、直列に接続されたＮＭＯＳト
ランジスタＱｎ１とＰＭＯＳトランジスタＱｐ３の両ゲ
ートに共通に入力信号Ｖｉｎが与えられ、両トランジス
タのドレインから出力信号Ｖｏｕｔが取り出される。上
記ＮＭＯＳトランジスタＱｎ１のソースは接地レベルに
接続され、他方ＰＭＯＳトランジスタＱｐ３のソースは
ゲートが接地されたＰＭＯＳトランジスタＱｐ２を介し
て電源電圧Ｖｃｃに接続されている。
【００１０】ここで上記ＰＭＯＳトランジスタＱｐ２に
は並列に制御回路が挿入されている。この制御回路は、
後述する電源電圧検出回路の出力信号Ｖｃｃｈがゲート
に入力されたＰＭＯＳトランジスタＱｐ１からなり、こ
のＰＭＯＳトランジスタＱｐ１のソースは電源電圧Ｖｃ
ｃに、ドレインは上記入力バッファ回路のＰＭＯＳトラ
ンジスタＱｐ３のソースに接続されている。
は並列に制御回路が挿入されている。この制御回路は、
後述する電源電圧検出回路の出力信号Ｖｃｃｈがゲート
に入力されたＰＭＯＳトランジスタＱｐ１からなり、こ
のＰＭＯＳトランジスタＱｐ１のソースは電源電圧Ｖｃ
ｃに、ドレインは上記入力バッファ回路のＰＭＯＳトラ
ンジスタＱｐ３のソースに接続されている。
【００１１】上記制御回路をなすＰＭＯＳトランジスタ
Ｑｐ１のゲートに入力する電圧検出信号Ｖｃｃｈは、電
源電圧検出回路の出力信号から与えられる。電源電圧検
出回路は例えば図１（ｂ）に示す回路からなり、電源電
圧Ｖｃｃと接地レベル間に接続された負荷１と複数のダ
イオード接続されたＭＯＳトランジスタ２，３，・・・
との接続点からインバータ４を介して電源電圧検出信号
Ｖｃｃｈが導き出される。
Ｑｐ１のゲートに入力する電圧検出信号Ｖｃｃｈは、電
源電圧検出回路の出力信号から与えられる。電源電圧検
出回路は例えば図１（ｂ）に示す回路からなり、電源電
圧Ｖｃｃと接地レベル間に接続された負荷１と複数のダ
イオード接続されたＭＯＳトランジスタ２，３，・・・
との接続点からインバータ４を介して電源電圧検出信号
Ｖｃｃｈが導き出される。
【００１２】図２は上記実施例の入力バッファ回路にお
ける入力反転電圧の電源電圧依存性を示し、次に上記入
力バッファ回路の動作を説明する。
ける入力反転電圧の電源電圧依存性を示し、次に上記入
力バッファ回路の動作を説明する。
【００１３】ここで電源電圧検出信号Ｖｃｃｈのレベル
は、図２に示すように、反転電圧Ｖｉｎｖが高レベル入
力Ｖｉｈと低レベルＶｉｌとのほぼ中間になるときの電
源電圧Ｖａで高・低レベルが反転するように電源電圧検
出回路の分割電圧が設計されている。
は、図２に示すように、反転電圧Ｖｉｎｖが高レベル入
力Ｖｉｈと低レベルＶｉｌとのほぼ中間になるときの電
源電圧Ｖａで高・低レベルが反転するように電源電圧検
出回路の分割電圧が設計されている。
【００１４】電源電圧Ｖｃｃが上記Ｖａ以下において
は、図１のＭＯＳトランジスタ２，３，・・・がＯＦＦ
となるため（イ）点の電位が上がる。この電位はインバ
ータ４で反転されるため電源電圧検出回路の出力信号Ｖ
ｃｃｈが低レベルとなる。そのためＰＭＯＳトランジス
タＱｐ１がオン状態にあり、このトランジスタＱｐ１を
流れた電流がＰＭＯＳトランジスタＱｐ３に供給され、
入力バッファ回路の反転電圧はＮＭＯＳトランジスタＱ
ｎ１，ＰＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｐ３で
決定される。次に電源電圧Ｖｃｃが上昇して上記Ｖａ以
上になると、電源電圧検出回路の出力信号ＶｃｃｈはＭ
ＯＳトランジスタ２，３，・・・がＯＮになるため低レ
ベルから高レベルに変化する。これにより、ＰＭＯＳト
ランジスタＱｐ１はオフ状態になり、トランジスタＱｐ
３への電流ＩｐはトランジスタＱｐ２からのみとなって
低減し、入力バッファ回路の反転電圧はＮＭＯＳトラン
ジスタＱｎ１及びＰＭＯＳトランジスタＱｐ２，Ｑｐ３
により決定されることになる。
は、図１のＭＯＳトランジスタ２，３，・・・がＯＦＦ
となるため（イ）点の電位が上がる。この電位はインバ
ータ４で反転されるため電源電圧検出回路の出力信号Ｖ
ｃｃｈが低レベルとなる。そのためＰＭＯＳトランジス
タＱｐ１がオン状態にあり、このトランジスタＱｐ１を
流れた電流がＰＭＯＳトランジスタＱｐ３に供給され、
入力バッファ回路の反転電圧はＮＭＯＳトランジスタＱ
ｎ１，ＰＭＯＳトランジスタＱｐ１，Ｑｐ２，Ｑｐ３で
決定される。次に電源電圧Ｖｃｃが上昇して上記Ｖａ以
上になると、電源電圧検出回路の出力信号ＶｃｃｈはＭ
ＯＳトランジスタ２，３，・・・がＯＮになるため低レ
ベルから高レベルに変化する。これにより、ＰＭＯＳト
ランジスタＱｐ１はオフ状態になり、トランジスタＱｐ
３への電流ＩｐはトランジスタＱｐ２からのみとなって
低減し、入力バッファ回路の反転電圧はＮＭＯＳトラン
ジスタＱｎ１及びＰＭＯＳトランジスタＱｐ２，Ｑｐ３
により決定されることになる。
【００１５】以上のように、電源電圧がＶａ以上に上昇
した場合には、入力バッファ回路に供給される電流が低
減し、従来の入力バッファ回路に比べて反転電圧を下げ
ることができる。このことはまた消費電流も抑えること
になる。
した場合には、入力バッファ回路に供給される電流が低
減し、従来の入力バッファ回路に比べて反転電圧を下げ
ることができる。このことはまた消費電流も抑えること
になる。
【００１６】
【発明の効果】本発明によれば、電源電圧に対する入力
電圧のマージンの拡大及びノイズ・マージンの拡大を図
ることができ、集積回路設計時の負担が軽減され、また
周辺回路との結合による制約が緩和され、電子機器の設
計をも容易する。また入力バッファ回路での消費電流を
抑えることができる。
電圧のマージンの拡大及びノイズ・マージンの拡大を図
ることができ、集積回路設計時の負担が軽減され、また
周辺回路との結合による制約が緩和され、電子機器の設
計をも容易する。また入力バッファ回路での消費電流を
抑えることができる。
【図１】 本発明の一実施例を示す入力バッファ回路図
及び電源電圧検出回路図。
及び電源電圧検出回路図。
【図２】 同実施例の入力バッファ回路における反転電
圧の電源電圧依存性を示す図。
圧の電源電圧依存性を示す図。
【図３】 従来の入力バッファ回路図及びその入出力特
性図。
性図。
【図４】 従来の入力バッファ回路における反転電圧の
電源電圧依存性を示す図。
電源電圧依存性を示す図。
Ｖｉｎ 入力信号 Ｖｏｕｔ 出力信号 Ｖｃｃｈ 電源電圧検出回路出力信号 Ｑｐ１，Ｑｐ２，Ｑｐ３ ＰＭＯＳトランジスタ Ｑｎ１ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 7342−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｄ
Claims (2)
- 【請求項１】 外部のインターフェイス・レベル振幅の
信号を内部論理振幅の信号に変換・増幅する入力バッフ
ァ回路を含む集積回路装置において、電源電圧を検出す
る検出手段と、上記検出手段の出力が与えられて上記入
力バッファ回路の反転電圧を制御する制御回路とを備え
てなることを特徴とする集積回路装置。 - 【請求項２】 前記入力バッファ回路はＣＭＯＳトラン
ジスタからなり、電源電圧検出回路の出力が与えられた
ＰＭＯＳトランジスタからなる制御回路により、上記Ｃ
ＭＯＳトランジスタへの供給電流を制御して反転電圧を
制御することを特徴とする請求項１記載の集積回路装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065736A JPH05268054A (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
| DE69327125T DE69327125T2 (de) | 1992-03-12 | 1993-03-12 | Halbleiterspeicher |
| EP93301888A EP0560623B1 (en) | 1992-03-12 | 1993-03-12 | A semiconductor memory |
| US08/031,177 US5402387A (en) | 1992-03-12 | 1993-03-12 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065736A JPH05268054A (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268054A true JPH05268054A (ja) | 1993-10-15 |
Family
ID=13295606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065736A Pending JPH05268054A (ja) | 1992-03-12 | 1992-03-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19706069C1 (de) * | 1997-02-17 | 1998-07-02 | Siemens Ag | Integrierte Buffer-Schaltung |
| US6069491A (en) * | 1997-02-17 | 2000-05-30 | Siemens Aktiengesellschaft | Integrated buffer circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256220A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | 入力回路 |
-
1992
- 1992-03-24 JP JP4065736A patent/JPH05268054A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01256220A (ja) * | 1988-04-05 | 1989-10-12 | Nec Corp | 入力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19706069C1 (de) * | 1997-02-17 | 1998-07-02 | Siemens Ag | Integrierte Buffer-Schaltung |
| US6069491A (en) * | 1997-02-17 | 2000-05-30 | Siemens Aktiengesellschaft | Integrated buffer circuit |
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