JPH05265979A - 並列プロセッサシステムおよびそのためのスイッチ回路 - Google Patents

並列プロセッサシステムおよびそのためのスイッチ回路

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JPH05265979A
JPH05265979A JP4063068A JP6306892A JPH05265979A JP H05265979 A JPH05265979 A JP H05265979A JP 4063068 A JP4063068 A JP 4063068A JP 6306892 A JP6306892 A JP 6306892A JP H05265979 A JPH05265979 A JP H05265979A
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circuit
input
switch
port
ports
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JP4063068A
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English (en)
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Shinichi Shudo
信一 首藤
Junji Nakakoshi
順二 中越
Naoki Hamanaka
直樹 濱中
Shigeo Takeuchi
茂雄 武内
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Hitachi ULSI Engineering Corp
Hitachi Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
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    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L49/15—Interconnection of switching modules
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04Q11/00—Selecting arrangements for multiplex systems
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Abstract

(57)【要約】 （修正有） 【目的】 ブロードキャストパケットが同一のプロセッ
サに複数個転送されるのを防ぐ。 【構成】 異なる入力ポートから、同じ受信ＰＥ番号の
パケットが入力されても、入力ポートごとに受信ＰＥ番
号にその入力ポートが属する分割クロスバスイッチの先
頭のポートの番号を加算回路１０５で加算して、そのパ
ケットの転送先出力ポートを決定することにより、この
クロスバスイッチ４０１から、入出力ポート数の異なる
複数の分割クロスバスイッチを構成する。さらに、出力
ポートごとに設けた入力ポート選択回路１０６により、
その出力ポートが属する分割クロスバスイッチに属する
入力ポートからのパケットの出力要求を受け付け、他の
分割クロスバスイッチに属する入力ポートからのパケッ
トの出力要求を受け付けないようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は同一種類のパケット転送
用スイッチ回路、例えば、クロスバスイッチを論理的に
分割して得られる複数の分割スイッチ回路を複数個結合
したネットワークで複数のプロセッサを結合した並列プ
ロセッサおよびそのためのスイッチ回路に関する。
【０００２】
【従来の技術】並列プロセッサ用ネットワークは色々な
種類があるが、その中でも多数のクロスバスイッチを相
互に結合したクロスバスイッチネットワークがデータ転
送速度の高速性の点で注目されている。その一例が特開
昭６３−１２４１６２に記載されている。このようなク
ロスバスイッチネットワークは任意の次元の空間に対応
させて構成できるが、以下では簡単に２次元クロスバス
イッチネットワークを例にして説明する。
【０００３】この２次元クロスバスイッチネットワーク
は、２次元マトリクス状に配列されたプロセッサのう
ち、同一行に属するプロセッサを相互に接続する複数の
行クロスバスイッチと、同一列に属するプロセッサを相
互に接続する複数の列クロスバスイッチとからなる。し
たがって、プロセッサの行数と列数が異なる場合に、入
出力ポート数の異なる複数種類のクロスバスイッチを使
用しなければならない。複数種類のクロスバスイッチを
用いると、設計工数が増大し、あるいはプロセッサ数を
増減させるときにその数に応じてクロスバスイッチを変
えなければならないといった欠点がある。
【０００４】そこで、同一種類のクロスバスイッチを分
割し、２つ以上のクロスバスイッチ（以下、これを分割
クロスバスイッチと呼ぶ）として使用することが望まし
い。このための一つの方法が本出願人の出願にかかる、
特開平０２−８３０の「並列プロセッサのプロセッサ間
データ転送装置」に記載されている。すなわち、この公
知技術ではｎ入力ｎ出力のクロスバスイッチをＫ個に分
割（Ｋ＝ｌｏｇ2ｎ）して、ｎ／２入力ｎ／２出力の２
つの分割クロスバスイッチあるいは、ｎ／４入力ｎ／４
出力の４つの分割クロスバスイッチを実現している。
【０００５】さらに、クロスバスイッチ内での１つの入
力ポートから全ての出力ポートに転送する、ブロードキ
ャストをこのような分割されたクロスバスイッチから構
成されたネットワークでも行うことを開示しているが、
そこでは、ブロードキャスト時には、ブロードキャスト
パケットを、物理的に同一のクロスバスイッチに属する
論理的に分割された複数のクロスバスイッチの全ての出
力ポートに転送している。
【０００６】
【発明が解決しようとする課題】この公知技術では、本
発明者による検討の結果、次の２つの問題があることが
分かった。
【０００７】第１の問題は、この公知技術では一つのク
ロスバスイッチから得られる分割クロスバスイッチの種
類が制限されていることである。すなわち、この従来技
術では、ｎ入力ｎ出力の一つのクロスバスイッチから得
られる分割クロスバスイッチの数にはＫ＝ｌｏｇ2ｎに
固定し、さらに、出力ポート番号を決定する際、パケッ
トの受信ＰＥ番号とＳＶＰなどにより事前に設定した値
の一部とを入れ替えているため、決定する出力ポート番
号に制限があり、例えば９入力９出力のクロスバスイッ
チから、２入力２出力の分割クロスバスイッチと５入力
５出力の分割クロスバスイッチといった、入出力ポート
数の異なる複数の分割クロスバスイッチあるいは、奇数
ポート数の分割クロスバスイッチを実現できない。
【０００８】奇数ポート数のクロスバスイッチは例えば
次のような場合に必要となる。プロセッサを８行８列に
並べ、Ｉ／Ｏと通信するためのＩ／Ｏプロセッサをプロ
セッサと同じように並べようとすると９行目９列目が必
要になり、９入力９出力のクロスバスイッチが必要とな
る。
【０００９】第２の問題は、前述のようにブロードキャ
ストを行うと、同一のプロセッサに同一のブロードキャ
ストパケットが複数の異なる経路を経由して到着してし
まうことである。
【００１０】本発明の第１の目的は、種々の数の入出力
ポートを有する複数の分割スイッチ回路に分割しやすい
物理的に同一の構造の複数のスイッチ回路を使用した並
列プロセッサシステムおよびそのためのスイッチ回路を
提供することにある。
【００１１】本発明の第２の目的は、物理的に同一の構
造の複数のスイッチ回路を分割して得られる複数の分割
スイッチ回路を使用し、それでいて、ブロードキャスト
時に同一のブロードキャストパケットが同一のプロセッ
サに複数の異なる経路を経由して到着することのない並
列プロセッサシステムおよびそのためのスイッチ回路を
提供することである。
【００１２】
【課題を解決するための手段】上記目的のために、本願
の第１の発明では、複数のプロセッサを接続する複数の
スイッチ回路の各々は、複数の入力ポートに対応して設
けられ、それぞれ対応する入力ポートから入力されたメ
ッセージ内の、そのスイッチ回路内での転送先出力ポー
トを定める転送先アドレスを修正する複数のアドレス修
正回路と、該複数の入力ポートの内の各入力ポートから
入力されたメッセージを、その入力ポートに対応して設
けられたアドレス修正回路が、そのメッセージに対して
出力する、修正された転送先アドレスにより定まる出力
ポートに転送する回路とを有し、各アドレス修正回路
は、そのアドレス修正回路に対応する入力ポートに入力
されたメッセージ内の転送先アドレスと該対応する入力
ポートに対して予め指定されたアドレス修正値に対する
演算回路からなる。
【００１３】さらに、本願の第２の発明では、各スイッ
チ回路は、該複数の入力ポートの内の各入力ポートから
入力された一対一転送メッセージを、そのスイッチ回路
を分割して得られる複数の分割スイッチ回路のうち、そ
の入力ポートが属する一つのスイッチ回路に属し、その
メッセージ内の、そのスイッチ回路内での転送先出力ポ
ートを定める転送先アドレスにより定まる一つの出力ポ
ートに転送し、該複数の入力ポートの内のいずれか一つ
の入力ポートから入力された放送メッセージを、該複数
の出力ポートに並列に転送する回路と、該転送回路に接
続され、該入力された放送メッセージを、該複数の出力
ポートの内、その入力ポートが属する分割スイッチ内の
複数の出力ポート以外の出力ポートに転送するのを禁止
する回路とを有する。
【００１４】
【作用】本願の第１の発明によれば、演算回路を使用し
てパケット内の転送アドレスを修正できるので、分割ス
イッチ回路の先頭の入出力ポートの番号によらずにアド
レス修正できるの。従って、奇数の入出力ポート数の分
割スイッチ回路に分割することも可能になる。
【００１５】さらに、本願の第２の発明によれば、ネッ
トワークを構成している論理的に複数の分割スイッチ回
路を含む物理的に一つのスイッチ回路は、そこに入力さ
れたブロードキャストパケットを、そのパケットが入力
された入力ポートが属する分割スイッチ回路以外の分割
スイッチ回路には転送しないので、同一のプロセッサに
同一のブロードキャストパケットが複数の異なる経路を
経由して到着することはなくなる。
【００１６】
【実施例】本発明の実施例を説明する前に、従来のクロ
スバネットワークにおける１対１転送パケットとブロー
ドキャストパケットの転送方式について述べる。
【００１７】図５はクロスバネットワークを用いた並列
プロセッサの構成である。並列プロセッサは８１個のプ
ロセッサ（ＰＥ：Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎ
ｔ）が２次元格子状にＸ軸方向に９個、Ｙ軸方向に９個
並んでいる。Ｘ軸方向に９本、Ｙ軸方向に９本の９入力
９出力のクロスバスイッチを配置して、Ｘ軸とＹ軸のク
ロスバスイッチが交差する箇所に乗換えスイッチ（Ｅ
Ｘ：Ｅｘｃｈａｎｇｅｒ）を設け、対応するＰＥを対応
する一対のＸ軸方向のクロスバスイッチとＹ軸方向のク
ロスバスイッチに接続するとともに、それら一対のクロ
スバスイッチをＥＸに接続する。ＰＥはマイクロプロセ
ッサでもよい。
【００１８】クロスバネットワークのパケットのルーテ
ィングは、常にＸ軸方向のクロスバスイッチを通ってか
ら、Ｙ軸方向のクロスバスイッチを通ると仮定する。
【００１９】以下に、従来方式の１対１転送パケットと
ブロードキャストパケットの転送について述べる。
【００２０】（１）１対１転送パケットの転送 ＰＥ００からＰＥ８８への転送を例に説明する。パケッ
トは図２に示すように、転送先のＰＥへ到達するための
転送経路情報２０１と、受信したＰＥ５０１の主記憶に
データを書き込むためのアドレスと、１対１転送である
かブロードキャストであるかを判断するビット（ＢＣ
Ｂ：Ｂｒｏａｄｃａｓｔ ｂｉｔ）２０３を備えてい
る。１対１転送パケットは図２（ａ）のようにＢＣＢ２
０３が”０”である。転送経路情報２０１は、転送先Ｐ
ＥのＸ，Ｙ座標値からなる。今の例ではともに”８”で
ある。
【００２１】ＰＥ００は、１対１転送パケットをＥＸ０
０に転送する。
【００２２】ＥＸ００は、ＢＣＢ２０３が”０”である
のを確認した上で、ＰＥ５０１から転送されたパケット
をＸ軸方向のクロスバスイッチへ、Ｘ軸方向のクロスバ
スイッチから転送されたパケットをＹ軸方向のクロスバ
スイッチへ、Ｙ軸方向のクロスバスイッチから転送され
たパケットをＰＥ５０１へ転送する。このパケットはＰ
Ｅ５０１から転送されたので、入力ポートＸ００を介し
てＸ軸方向のクロスバスイッチ１０２−０に転送する。
【００２３】クロスバスイッチ１０２は、ＢＣＢ２０３
が”０”であるのを確認した上で、クロスバスイッチ１
０２自身の軸方向に相当する座標値にしたがって、その
値の出力ポートに出力する。クロスバスイッチ１０２−
０は、Ｘ軸方向のクロスバスイッチであるため、Ｘ座標
値の”８”にしたがって出力ポートＸ８０に出力する。
【００２４】クロスバスイッチ１０２−０の出力ポート
Ｘ８０に接続されたＥＸ８０は、転送されたパケットが
Ｘ軸方向のクロスバスイッチから転送されたので、入力
ポートＹ８０を介してＹ軸方向のクロスバスイッチ１０
２−１７に転送する。
【００２５】クロスバスイッチ１０２−１７は、Ｙ軸方
向のクロスバスイッチであるため、Ｙ座標値の”８”に
したがって出力ポートＹ８８に出力する。
【００２６】クロスバスイッチ１０２−１７の出力ポー
トＹ８８に接続されたＥＸ８８は、転送されたパケット
がＸ軸方向のクロスバスイッチから転送されたので、Ｐ
Ｅ８８に転送する。
【００２７】（２）ブロードキャストパケットの転送 ＰＥ００から全ＰＥ５０１への転送を例に説明する。ブ
ロードキャストパケットは図２（ｂ）のようにＢＣＢ２
０３が”１”で、転送経路情報２０１のＸ，Ｙ座標値は
使用しないためどんな値でもよい。
【００２８】ＰＥ００は、ブロードキャストパケットを
ＥＸ００に転送する。
【００２９】パケットのＢＣＢ２０３が”１”であると
ＥＸ００は、ＰＥ５０１から転送されたパケットをＸ軸
方向のクロスバスイッチへ、Ｘ軸方向のクロスバスイッ
チから転送されたパケットをＹ軸方向のクロスバスイッ
チへ、Ｙ軸方向のクロスバスイッチから転送されたパケ
ットをＰＥ５０１へ転送する。ＥＸ００は、このパケッ
トのＢＣＢ２０３の値が”１”で、かつＰＥ５０１より
転送されたため、入力ポートＸ００を介してＸ軸方向の
クロスバスイッチ１０２−０に転送する。
【００３０】ＢＣＢ２０３が”１”であるとクロスバス
イッチ１０２は、全ての出力ポートに出力する。このパ
ケットのＢＣＢは”１”であるので、クロスバスイッチ
１０２−０は全ての出力ポートＸ００〜８０に出力す
る。
【００３１】クロスバスイッチ１０２−０の各出力ポー
トＸ００〜８０に接続されたＥＸ００〜８０は、パケッ
トのＢＣＢ２０３の値が”１”で、かつＸ軸方向のクロ
スバスイッチより転送されたため、それぞれＹ軸方向の
クロスバスイッチ１０２−９〜１７の入力ポートＹ００
〜８０に転送する。
【００３２】各パケットのＢＣＢは”１”であるので、
各クロスバスイッチ１０２−９〜１７は、全ての出力ポ
ート〔Ｙ００〜０８〕〜〔Ｙ８０〜８８〕に出力する。
【００３３】各クロスバスイッチ１０２−９〜１７の全
ての出力ポート〔Ｙ００〜０８〕〜〔Ｙ８０〜８８〕に
接続されたＥＸ００〜８８は、パケットのＢＣＢ２０３
の値が”１”で、かつＹ軸方向のクロスバスイッチより
転送されたため、それぞれＰＥ００〜８８に転送する。
【００３４】以下、本発明の実施例を詳細に説明する。
【００３５】１．クロスバネットワークに分割クロスバ
スイッチを使った並列プロセッサの構成 図３は５行２列に並んだＰＥ００〜１４を接続するクロ
スバネットワークに、９入力９出力のクロスバスイッチ
を分割して得られる、分割クロスバスイッチを使った並
列プロセッサシステムの論理的な構成である。行方向す
なわちＸ軸方向のクロスバスイッチには、２入力２出力
の分割クロスバスイッチ３０１−０〜３を用い、列方向
すなわちＹ軸方向のクロスバスイッチには、５入力５出
力のクロスバスイッチ３０２−０〜１を用いる。図で破
線部分で接続された２つの分割クロスバスイッチは、同
一の９入力９出力のクロスバスイッチ属す。全てのクロ
スバスイッチ３０１，３０２には各入出力ポートに本発
明で特徴的な加算回路１０５と入力ポート選択回路１０
６が設けられている。
【００３６】図４は図３に示したクロスバネットワーク
を構成する、９入力９出力の分割クロスバスイッチ４０
１−０〜４０１−２とＥＸ，ＰＥとの物理的な接続を示
す図である。図３に示したクロスバネットワークは２入
力２出力のクロスバスイッチを５本と、５入力５出力の
クロスバスイッチを２本から構成されていたが、実際に
はこのように９入力９出力のクロスバスイッチ４０１−
０〜２の３本から構成されている。
【００３７】クロスバスイッチ４０１−０の９つの入出
力ポートには、図の左から順に０〜８の物理的なポート
番号が与えられている。しかし、図では説明のために、
これらのポートに与えた物理的番号として、Ｘ００〜１
０，Ｙ１０〜１４，Ｘ０１〜１１という番号を示してあ
る。これらの物理的なポート番号は、それぞれのポート
にＥＸ００〜１０，ＥＸ１０〜１４，ＥＸ０１〜１１が
接続されることを示す。なお、クロスバスイッチ４０１
−０〜４０１−２の物理的入出力ポート番号と、論理的
入出力ポート番号との対応を図６に示す。すなわち、ク
ロスバスイッチ４０１−０は図３における２入力２出力
のクロスバスイッチ３０１−０〜１と５入力５出力のク
ロスバスイッチ３０２−１を荷なっている。
【００３８】クロスバスイッチ４０１−１の９つの入出
力ポートは、Ｘ０２〜１２，Ｙ００〜０４，Ｘ０３〜１
３という物理的ポート番号で示されており、それぞれの
ポートにＥＸ０２〜１２，ＥＸ００〜０４，ＥＸ０３〜
１３が接続される。すなわち、クロスバスイッチ４０１
−１は図３における２入力２出力のクロスバスイッチ３
０１−２〜３と５入力５出力のクロスバスイッチ３０２
−０を荷なっている。
【００３９】クロスバスイッチ４０１−０の９つの入出
力ポートの内２つの入出力ポートは、Ｘ０４〜１４とい
う物理的ポート番号で示されており、それぞれにはＥＸ
０４〜１４が接続される。なお、他の７つのポートは使
用されないため、図示していない。すなわち、クロスバ
スイッチ４０１−１は図３における２入力２出力のクロ
スバスイッチ３０１−４を荷なっている。
【００４０】２．分割クロスバスイッチの構成と動作 図１に、９入力９出力ポートのクロスバスイッチ４０１
の構成と、そのクロスバスイッチ４０１とＳＶＰ１０１
との接続状態を示す。クロスバスイッチ４０１は、既存
のクロスバスイッチにあるように、入力ポートからパケ
ットを読み出すためのＲＥ（Ｒｅａｄ Ｅｎａｂｌｅ）
制御回路１０３、セレクタ１０７、同一の出力ポートに
複数のパケットの転送要求を調停してセレクタ１０７を
制御する調停回路１０４を各入出力ポートごとに有して
いる。本発明の特徴は加算回路１０５と入力ポート選択
回路１０６をそれぞれの入出力ポートに設けている点で
ある。
【００４１】なお、線１０８および１０９はデータ線、
線１１３はパケット開始信号ＢＯＭ（Ｂｅｇｉｎ ｏｆ
Ｍｅｓｓａｇｅ）、線１１４はパケット終了信号ＥＯ
Ｍ（Ｅｎｄ ｏｆ Ｍｅｓｓａｇｅ）、線１１５はパケ
ット有効信号ＣＭＤ（Ｃｏｍｍａｎｄ）、線１１８はＲ
Ｅ（Ｒｅａｄ Ｅｎａｂｌｅ）信号、線１２２はＦＵＬ
Ｌ信号、線１１３はＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）
信号を示す。
【００４２】各加算回路１０５−ｉ（ｉ＝０，…又は
８）は、各入力ポートに対応して設けられ、入力された
一対一転送パケット内の転送先ＰＥの座標値から、その
クロスバスイッチ４０１内の出力ポートを決定するため
の転送先の座標値を生成するためのものである。入力さ
れたパケット内の転送先ＰＥの座標値は、その加算回路
に対応する入力ポートが属する分割クロスバスイッチ内
の出力ポートの論理的な番号を決める、いわば論理的座
標値である。この加算回路は、この論理的な座標値をそ
のクロスバ４０１内の物理的座標値に変換し、それでも
って転送先の出力ポートの決定に使用するためのもので
ある。
【００４３】各加算回路１０５−ｉの構成を図７に示
す。加算回路１０５−ｉは座標系レジスタ７０１、加算
値レジスタ７０２、フルビットアダー７０３、セレクタ
７０４、デコーダ７０５から構成される。クロスバ種別
レジスタ７０１には、この加算器７０３に対応するｉ番
目の入出力ポートがＸ方向のクロスバスイッチの入出力
ポートとして使用するか、Ｙ方向のクロスバスイッチの
入出力ポートとして使用するか否かを示す値”０”又
は”１”のクロスバの種別情報を保持する。この種別情
報に応じて、セレクタ７０４が、入力されたパケット内
のＸ座標またはＹ座標を、転送先出力ポートを決定する
ための座標として選択するようになっている。なお、ク
ロスバスイッチ４０１−０〜４０１−２の各入出力ポー
トにあるクロスバ種別レジスタ７０１に格納される値を
図６に示す。
【００４４】座標変換レジスタ７０２は、その入出力ポ
ートが属する分割クロスバスイッチに属する一連の入出
力ポートの先頭の入出力ポートの物理的なポート番号が
セットされる。この先頭の入出力ポートとしては、０か
ら（最大入出力ポート数−１）までの値の物理的ポート
番号のものを使用できる。なお、クロスバスイッチ４０
１−０〜４０１−２の各入出力ポートにある加算回路の
座標変換レジスタ７０２に格納される値も図６に示す。
【００４５】座標変換レジスタ７０２に保持されたポー
ト番号は、このクロスバスイッチ４０２内の全ての入出
力ポートの物理的な番号を表すのに必要な有効桁数、今
の例では、４ビットこの有効桁数を有している。つま
り、上記先頭の入出力ポートには、任意の番号の入出力
ポートを使用出来るようになっている。つまり、クロス
バスイッチ４０２の分割点および分割によりえられる分
割クロスバスイッチ内の入出力ポートの数は任意であ
る。
【００４６】フルビットアダー７０３は、この座標変換
レジスタ７０２に保持されたポート番号を、入力された
パケット内のＸ座標またはＹ座標にフルビットアダー７
０３で加算し、修正後の転送先を決定する座標値を生成
する。フルビットアダー７０３は、上述の分割点の任意
性および分割クロスバスイッチ内の入出力ポートの数の
任意性を保証するために、上述の有効桁数でもって加算
を行う。なお、入力されたパケット内のＸ座標とＹ座標
は、全てのプロセッサを識別するのに必要な有効桁数を
有し、この有効桁数は、上記の出力ポート番号の有効桁
数とは異なっていてもよい。今の例では、５行２列に配
置されたプロセッサを識別するためには、パケット内の
Ｘ座標とＹ座標はそれぞれ１ビット、３ビットである。
【００４７】図８に入力ポート選択回路１０６−ｉ（ｉ
＝０，…又は８）の構成を示す。入力ポート選択回路１
０６−ｉは、入力ポート選択レジスタ群８０１と、出力
ポートごとにＢＣＢ２０３を格納するレジスタ８０２
と、これらのレジスタの出力に依存して信号の転送を制
御する複数のマスク用のゲートからなる。からなる。
【００４８】各入力ポート選択回路１０６−ｉは、各出
力ポートに対応して設けられ、クロスバスイッチ４０２
−ｉ内の、その出力ポートと同じ分割クロスバスイッチ
に属する入力ポートから転送されたパケットをその出力
ポートに出力するが、その出力ポートが属さな分割クロ
スバスイッチに属する他の入力ポートからのパケットを
その出力ポートに出力しないように動作する。これによ
り、ある入力ポートから入力されたパケットは、その入
力ポートが属する分割クロスバスイッチと異なる分割ク
ロスバスイッチに属する出力ポートに転送されないよう
になっている。このことにより、同一の放送パケットが
異なる経路を経由して同じぽプロセッサに複数個転送さ
れるという問題が生じないようにしている。
【００４９】入力ポート選択回路１０６−ｉは、上記転
送制御のために、分割情報レジスタ群８０１を有する。
分割情報レジスタ群８０１は、このレジスタ群８０１の
値は、同じクロスバスイッチ４０１−ｉ内の各入出力ポ
ートに対応するビットからなり、そのレジスタ群８０１
が属する入出力ポートと同じ分割クロスバスイッチに属
するときには、それぞれのビットの値が”１”、そうで
ないときには”０”となるように、ＳＶＰ１０２（図
１）よりあらかじめセットされる。クロスバスイッチ４
０１−０〜４０１−２の各出力ポートにある入力ポート
選択回路１０６−ｉ内の分割情報レジスタ群８０１に格
納される値は図６に示すとおりである。
【００５０】例えば、ＰＥ００が接続されるクロスバス
イッチ４０１−０内の先頭の入出力ポートＸ００に対し
ては、”１１０００００００”が設定されている。この
レジスタ群内の分割情報は、これらに接続されたゲート
によりパケットの転送をするかしないかを制御するのに
使用される。
【００５１】以下に、１つのクロスバスイッチで複数の
異なる種類のクロスバスイッチを構成する分割クロスバ
スイッチの構成と動作について、上記のクロスバスイッ
チを例に並列プロセッサ用ネットワークとして実現可能
であることを証明する。加えて、色々な入出力ポートを
有する異なる種類のクロスバスイッチを実現可能である
ことも証明する。
【００５２】図４のクロスバスイッチ４０１−０を例
に、この分割クロスバスイッチ１０２の構成と、１対１
転送パケットとブロードキャストパケットの転送時の動
作を説明する。
【００５３】（１）１対１転送パケットの転送 クロスバスイッチ４０１−０内では、図３から分かるよ
うに、ＥＸ００を接続したＸ００ポートとＥＸ１０を接
続したＸ１０ポート間でのパケット転送、つまりＸ方向
クロスバスイッチとしてのパケット転送と、ＥＸ１０を
接続したＹ１０ポートからＥＸ１４を接続したＹ１４ポ
ートの間でのパケット転送、つまりＹ方向クロスバスイ
ッチとしてのパケット転送がある。ここでは、ＥＸ００
からＥＸ１０への転送を図１を用いて説明する。さら
に、入力ポート番号０のＲＥ制御回路１０３−０と加算
回路１０５−０および、出力ポート番号１の入力ポート
選択回路１０６−１と調停回路１０４−１の４つを中心
に説明する。
【００５４】Ｘ００のポートにパケットの先頭が到着す
ると、ＢＯＭ信号とＣＭＤ信号が発行（”１”）され
る。
【００５５】ＲＥ制御回路１０３−０は、ＢＯＭ信号が
発行されると、データ線１０８−０よりパケットのＢＣ
Ｂ２０３を読み出して値が”０”であるのを確認し、出
力ポートから来るＲＥ信号１１６−００〜０８の論理和
をＲＥ信号１１８−０に出力するようにセットされる。
この状態は、再度ＢＯＭ信号が発行されるまで変わらな
い。
【００５６】座標系レジスタ７０１と加算値レジスタ７
０２はＳＶＰ１０２よりあらかじめ前者は”０”、後者
は図６に示すように”０”が設定されている。加算回路
１０５−０は、座標系レジスタ７０１の値が”０”であ
るので、線７０６を使ってセレクタ７０４を制御してデ
ータ線１０８−０より転送経路情報のＸ座標値”１”を
読み出す。線７０５と線７０８を介してＸ座標値と加算
値とをフルビットアダー７０３で加算（”１”＋”０”
＝”１”）し、線７０９を介してデコーダ７０５により
線１１７−１を発行（この場合は”１”）する。このよ
うに、あらかじめ設定された値を転送経路情報にフルビ
ットアダー７０３で加算して出力ポートの番号を換えら
れるため、どのようなクロスバスイッチの分割も可能で
ある。
【００５７】入力ポート選択回路１０６−ｉは、ＢＯＭ
信号が発行されるとＢＣＢ２０３をレジスタ８０２−０
に格納する。この状態は、再度ＢＯＭ信号が発行される
まで変わらない。そのため、図８に示す論理によって擬
似ＢＯＭ１１９−１と擬似ＣＭＤ１２１−１が発行され
る。
【００５８】調停回路１０４は、複数の擬似ＢＯＭ信号
と擬似ＣＭＤ信号が発行されると、任意の調停方法にし
たがって１つの擬似ＢＯＭ信号と擬似ＣＭＤ信号を選択
し、線１２４−１を介してセレクタ１０７を制御する。
さらに、ＲＥ信号１１６を発行する。調停回路１０４−
１は、他からの擬似ＢＯＭ信号と擬似ＣＭＤ信号が発行
されていなければ、線１２４−１を介してセレクタ１０
７−１を使ってデータ線１０９−１への出力線を１０８
−０に選択し、ＦＵＬＬ信号１２２−１が発行されるま
で、ＲＥ信号１１６−０１とＷＥ信号１２３−１を発行
する。これによって、Ｘ００からＸ１０への転送が開始
される。
【００５９】Ｘ００のポートにパケットの末尾が到着す
ると、ＥＯＭ信号とＣＭＤ信号が発行（”１”）され
る。
【００６０】入力ポート選択回路１０６−１は、ＥＯＭ
信号とＣＭＤ信号が発行（”１”）されることにより、
図８に示す論理によって擬似ＥＯＭ信号と擬似ＣＭＤ信
号が発行される。
【００６１】調停回路１０４−１は、擬似ＥＯＭ信号と
擬似ＣＭＤ信号が発行されると、ＲＥ信号１１６−０と
ＷＥ信号１２３−１の発行を抑止（”０”）する。これ
によって、Ｘ００からＸ１０への転送が終了する。
【００６２】（２）ブロードキャストパケットの転送 クロスバスイッチ４０１−０を通るパケットは、ＥＸ０
０を接続したＸ００ポートからＸ００〜１０ポート、Ｅ
Ｘ１０を接続したＹ１０ポートからＹ１０〜１４ポート
への２つの転送があるため、ＥＸ００からＥＸ００〜１
０への転送を図１を用いて説明する。ここでは、入力ポ
ート番号０のＲＥ制御回路１０３−０と加算回路１０５
−０および、出力ポート番号０〜１の入力ポート選択回
路１０６−０〜１と調停回路１０４−０〜１の６つを中
心に説明する。
【００６３】Ｘ００のポートにパケットの先頭が到着す
ると、ＢＯＭ信号とＣＭＤ信号が発行（”１”）され
る。
【００６４】ＲＥ制御回路１０３−０は、ＢＯＭ信号が
発行されると、データ線１０８−０よりパケットのＢＣ
Ｂ２０３を読み出して値が”１”であるのを確認し、出
力ポートから来るＲＥ信号１１６−００〜０８の論理積
をＲＥ信号１１８−０に出力するようにセットされる。
この状態は、再度ＢＯＭ信号が発行されるまで変わらな
い。
【００６５】加算回路１０５−０は動作するが、ＢＣＢ
２０３が”１”であるため、全ての調停回路では線１１
７の値が無視されるので説明を省略する。
【００６６】入力ポート選択回路１０６−０〜１は、Ｂ
ＯＭ信号が発行されるとＢＣＢ２０３をレジスタ８０２
−０に格納する。この状態は、再度ＢＯＭ信号が発行さ
れるまで変わらない。それぞれの分割情報レジスタ群８
０１は、ＳＶＰ１０２よりあらかじめ図６に示すよう
に”１１０００００００”が設定されている。そのた
め、図８に示す論理によって擬似ＢＯＭ信号１１９−０
〜１と擬似ＣＭＤ信号１２１−０〜１が発行される。こ
の分割情報レジスタ群８０１と論理によって、入力ポー
トＸ００〜１０からのブロードキャスト転送要求つま
り、ＢＯＭ信号１０３−０〜１しか受け付けないように
動作している。
【００６７】調停回路１０４−０〜１は、それぞれ独立
に次の動作を行なう。他からの擬似ＢＯＭ信号と擬似Ｃ
ＭＤ信号が発行されていなければ、線１２４−１を介し
てセレクタ１０７−０〜１を使ってデータ線１０９−０
〜１への出力線を１０８−０に選択し、ＦＵＬＬ信号１
２２−０〜１が発行されるまで、ＲＥ信号１１６−００
〜０１とＷＥ信号１２３−０〜１を発行する。これによ
って、Ｘ００からＸ００〜１０への転送が開始される。
【００６８】Ｘ００のポートにパケットの末尾が到着す
ると、ＥＯＭ信号とＣＭＤ信号が発行（”１”）され
る。
【００６９】入力ポート選択回路１０６−０〜１は、Ｅ
ＯＭ信号とＣＭＤ信号が発行（”１”）されることによ
り、図８に示す論理によってそれぞれ擬似ＥＯＭ信号１
２０−０〜１と擬似ＣＭＤ信号１２１−０〜１が発行さ
れる。
【００７０】調停回路１０４−０〜１は、擬似ＥＯＭ信
号１２０−０〜１と擬似ＣＭＤ信号１２１−０〜１が発
行されると、それぞれＲＥ信号１１６−００〜０１とＷ
Ｅ信号１２３−０〜１の発行を抑止（”０”）する。こ
れによって、Ｘ００からＸ００〜１０への転送が終了す
る。
【００７１】以上に述べたことから、１対１パケット転
送とブロードキャストパケットの転送を従来のクロスバ
スイッチと同様に行えることはあきらかであるが、図３
を参照しながら並列プロセッサシステムの全体の動作と
して説明する。
【００７２】（１）１対１転送パケットの転送 ＰＥ００からＰＥ１４への転送を例に説明する。パケッ
トは図２に示すように、従来のものと変わらない。１対
１転送パケットは図２（ａ）のようにＢＣＢ２０３が”
０”で、転送経路情報２０１のＸ座標値は”１”、Ｙ座
標値は”４”である。
【００７３】ＰＥ００は、１対１転送パケットをＥＸ０
０に転送する。
【００７４】このパケットのＸ座標値は”１”であるた
めＥＸ００は、入力ポートＸ００を介してＸ軸方向のク
ロスバスイッチ３０１−０に転送する。
【００７５】クロスバスイッチ３０１−０は、Ｘ軸方向
のクロスバスイッチであるため、Ｘ座標値の”１”にし
たがって出力ポートＸ１０に出力する。このときに、パ
ケットのＸ座標値を”０”に置き換える。
【００７６】クロスバスイッチ３０１−０の出力ポート
Ｘ１０に接続されたＥＸ１０は、パケットのＸ座標値を
見るが、値が”０”であるためＹ座標値（値は”４”）
を見て入力ポートＹ１０を介してＹ軸方向のクロスバス
イッチ３０２−１に転送する。 クロスバスイッチ３０
２−１は、Ｙ軸方向のクロスバスイッチであるため、Ｙ
座標値の”４”にしたがって出力ポートＹ１４に出力す
る。このときに、パケットのＹ座標値を”０”に置き換
える。
【００７７】クロスバスイッチ３０２−１の出力ポート
Ｙ１４に接続されたＥＸ１４は、パケットのＸ，Ｙ座標
値を見るが双方とも値が”０”であるためＰＥ１４に転
送する。
【００７８】（２）ブロードキャストパケットの転送 ＰＥ００から全ＰＥ５０１への転送を例に説明する。ブ
ロードキャストパケットは図２（ｂ）のようにＢＣＢ２
０３が”１”で、転送経路情報２０１のＸ，Ｙ座標値は
使用しないためどんな値でもよい。
【００７９】ＰＥ００は、ブロードキャストパケットを
ＥＸ００に転送する。
【００８０】パケットのＢＣＢ２０３が”１”であると
ＥＸ００は、このパケットのＢＣＢ２０３の値が”１”
で、かつＰＥ５０１より転送されたため、入力ポートＸ
００を介してＸ軸方向のクロスバスイッチ３０１−０に
転送する。
【００８１】このパケットのＢＣＢは”１”であるの
で、クロスバスイッチ３０１−０は全ての出力ポートＸ
００〜１０に出力する。
【００８２】クロスバスイッチ３０１−０の各出力ポー
トＸ００〜１０に接続されたＥＸ００〜１０は、パケッ
トのＢＣＢ２０３の値が”１”で、かつＸ軸方向のクロ
スバスイッチより転送されたため、それぞれＹ軸方向の
クロスバスイッチ３０２−０〜１の入力ポートＹ００〜
１０に転送する。
【００８３】各パケットのＢＣＢは”１”であるので、
各クロスバスイッチ３０２−０〜１は、全ての出力ポー
ト〔Ｙ００〜０４〕〜〔Ｙ１０〜１４〕に出力する。
【００８４】各クロスバスイッチ３０２−０〜１の全て
の出力ポート〔Ｙ００〜０４〕〜〔Ｙ１０〜１４〕に接
続されたＥＸ００〜０４とＥＸ１０〜１４は、パケット
のＢＣＢ２０３の値が”１”で、かつＹ軸方向のクロス
バスイッチより転送されたため、それぞれＰＥ００〜０
４とＰＥ１０〜１４に転送し、ブロードキャストパケッ
トの転送が完了する。
【００８５】上記の実施例は、クロスバスイッチを用い
たクロスバネットワークをであったが、多段スイッチネ
ットワークの各スイッチをクロスバスイッチとすれば、
多段スイッチネットワークにも適用可能である。
【００８６】
【発明の効果】本発明によれば、物理的に同じ構成のス
イッチ回路から入出力ポート数の異なる、ネットワーク
を構成するための複数の論理的に分割されたスイッチ回
路を構成できる。
【００８７】さらに、物理的に同じ構成のスイッチ回路
を論理的に分割して生成された複数の分割スイッチ回路
を使用してネットワークを構成しても、同一のブロード
キャストパケットが同一のプロセッサに複数の経路を経
由して転送されるということがなくなる。
【図面の簡単な説明】
【図１】本発明の９入力９出力の分割クロスバスイッチ
の実施例を示す図。
【図２】図１の構成におけるパケットのフォーマットを
示す図。
【図３】本発明の９入力９出力の分割クロスバスイッチ
を用いて、５行２列のプロセッサ群を接続したハイパー
クロスバネットワ−クの論理的な構成を示す図。
【図４】本発明の９入力９出力の分割クロスバスイッチ
を用いて、５行２列のプロセッサ群を接続したハイパー
クロスバネットワークの物理的な構成を示す図。
【図５】従来の９入力９出力のクロスバスイッチを用い
て、９行９列のプロセッサ群を接続したネットワークの
論理的な構成および物理的な構成を示す図。
【図６】図３または該図４における９入力９出力の分割
クロスバスイッチの書く入出力ポートにある加算回路内
の加算値と、入力ポート選択回路内の入力ポート選択レ
ジスタの値を示す図。
【図７】図１の構成における加算回路の実施例を示す
図。
【図８】図１の構成における入力ポート選択回路の実施
例を示す図。
【符号の説明】
１０１…ＳＶＰ、１０２…分割クロスバスイッチ、１０
３ＲＥ制御回路…、１０４…調停回路、１０５…加算回
路、１０６…入力ポート選択回路、１０７…セレクタ、
７０３…フルビットアダー、８０１…入力ポート選択レ
ジスタ群
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中越 順二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 濱中 直樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武内 茂雄 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のスイッチ回路からなり、 各スイッチ回路は、 複数の入力ポートに対応して設けられ、それぞれ対応す
    る入力ポートから入力されたメッセージ内の、そのスイ
    ッチ回路内での転送先出力ポートを定める転送先アドレ
    スを修正する複数のアドレス修正回路と、 該複数の入力ポートの内の各入力ポートから入力された
    メッセージを、その入力ポートに対応して設けられたア
    ドレス修正回路が、そのメッセージに対して出力する、
    修正された転送先アドレスにより定まる出力ポートに転
    送する回路とを有し、 各アドレス修正回路は、そのアドレス修正回路に対応す
    る入力ポートに入力されたメッセージ内の転送先アドレ
    スと該対応する入力ポートに対して予め指定されたアド
    レス修正値に対する演算回路からなる並列プロセッサシ
    ステム。
  2. 【請求項２】各アドレス修正回路内の該演算回路は、該
    複数の出力ポートの番号を表すに必要な有効桁数で演算
    を行う演算回路である請求項１記載の並列プロセッサシ
    ステム。
  3. 【請求項３】各アドレス修正回路内の該演算回路は、加
    算回路である請求項１記載の並列プロセッサシステム。
  4. 【請求項４】各アドレス修正回路が使用するアドレス修
    正値は、そのスイッチ回路を複数に分割して得られる複
    数の分割スイッチ回路のうち、そのアドレス修正回路に
    対応する入力ポートが属する一つの分割スイッチ回路の
    端の出力ポートにより定まる値である請求項１記載の並
    列プロセッサシステム。
  5. 【請求項５】該端の入力ポートは、該一つの分割スイッ
    チ回路に属する複数の出力ポートの先頭の出力ポートの
    番号であり、 各アドレス修正回路内の該演算回路は、加算回路である
    請求項４記載の並列プロセッサシステム。
  6. 【請求項６】該スイッチ回路は、クロスバスイッチであ
    る請求項１記載の並列プロセッサシステム。
  7. 【請求項７】該スイッチ回路は、クロスバスイッチであ
    る請求項４記載の並列プロセッサシステム。
  8. 【請求項８】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のスイッチ回路からなり、 各スイッチ回路は、 複数の入力ポートに対応して設けられ、それぞれ対応す
    る入力ポートから入力されたメッセージ内の、そのスイ
    ッチ回路内での転送先出力ポートを定める転送先アドレ
    スを修正する複数のアドレス修正回路と、 該複数の入力ポートの内の各入力ポートから入力された
    メッセージを、その入力ポートに対応して設けられたア
    ドレス修正回路が、そのメッセージに対して出力する、
    修正された転送先アドレスにより定まる出力ポートに転
    送する回路とを有し、 各アドレス修正回路は、該複数の出力ポートの番号を表
    すに必要な有効桁数のアドレス修正値を使用して、その
    アドレス修正回路に対応する入力ポートに入力されたメ
    ッセージ内の転送先アドレスを修正する回路からなる並
    列プロセッサシステム。
  9. 【請求項９】各アドレス修正回路が使用する該アドレス
    修正値は、そのスイッチ回路を複数に分割して得られる
    複数の分割スイッチ回路のうち、そのアドレス修正回路
    に対応する入力ポートが属する一つの分割スイッチ回路
    の端の出力入力ポートの番号により定まる値である請求
    項１０記載の並列プロセッサシステム。
  10. 【請求項１０】該スイッチ回路は、クロスバスイッチで
    ある請求項９記載の並列プロセッサシステム。
  11. 【請求項１１】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のスイッチ回路からなり、 各スイッチ回路は、 複数の入力ポートに対応して設けられ、それぞれ対応す
    る入力ポートから入力されたメッセージ内の、そのスイ
    ッチ回路内での転送先出力ポートを定める転送先アドレ
    スを修正する複数のアドレス修正回路と、 該複数の入力ポートの内の各入力ポートから入力された
    メッセージを、その入力ポートに対応して設けられたア
    ドレス修正回路が、そのメッセージに対して出力する、
    修正された転送先アドレスにより定まる出力ポートに転
    送する回路とを有し、 各アドレス修正回路は、 そのスイッチ回路を複数に分割して得られる複数の分割
    スイッチ回路のうち、そのアドレス修正回路に対応する
    入力ポートが属する一つの分割スイッチ回路に属する複
    数の出力ポートの先頭の出力ポートの番号を保持するレ
    ジスタと、 そのアドレス修正回路に対応する入力ポートに入力され
    たメッセージ内の転送先アドレスを、その保持された番
    号で修正し、該スイッチ回路の該複数の出力ポートの番
    号を表すに必要な有効桁数の修正された転送先アドレス
    を生成する回路よりなる並列プロセッサシステム。
  12. 【請求項１２】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のクロスバスイッチからなり、 各クロスバスイッチは、 複数の入力ポートと複数の入力ポートを有し、それらの
    間で複数のメッセージを並列に転送するクロスバスイッ
    チであって、 複数の入力ポートに対応して設けられ、それぞれ対応す
    る入力ポートから入力されたメッセージ内の、そのスイ
    ッチ回路内での転送先出力ポートを定める転送先アドレ
    スを修正する複数のアドレス修正回路と、 該複数の入力ポートの内の各入力ポートから入力された
    メッセージを、その入力ポートに対応して設けられたア
    ドレス修正回路が、そのメッセージに対して出力する、
    修正された転送先アドレスにより定まる出力ポートに転
    送する回路とを有し、 各アドレス修正回路は、 そのクロスバスイッチを分割して得られる複数の分割ク
    ロスバスイッチのうち、そのアドレス修正回路に対応す
    る入力ポートが属する一つの分割クロスバスイッチに属
    する複数の出力ポートの先頭の出力ポートの番号を保持
    するレジスタと、 そのアドレス修正回路に対応する入力ポートに入力され
    たメッセージ内の転送先アドレスにその保持された番号
    を、該スイッチ回路の該複数の出力ポートの番号を表す
    に必要な有効桁数で加算する回路よりなる並列プロセッ
    サシステム。
  13. 【請求項１３】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のスイッチ回路からなり、 各スイッチ回路は、 該複数の入力ポートの内の各入力ポートから入力された
    一対一転送メッセージを、そのスイッチ回路を分割して
    得られる複数の分割スイッチ回路のうち、その入力ポー
    トが属する一つのスイッチ回路に属し、そのメッセージ
    内の、そのスイッチ回路内での転送先出力ポートを定め
    る転送先アドレスにより定まる一つの出力ポートに転送
    し、該複数の入力ポートの内のいずれか一つの入力ポー
    トから入力された放送メッセージを、該複数の出力ポー
    トに並列に転送する回路と、 該転送回路に接続され、該入力された放送メッセージ
    を、該複数の出力ポートの内、その入力ポートが属する
    分割スイッチ内の複数の出力ポート以外の出力ポートに
    転送するのを禁止する回路とを有する並列プロセッサシ
    ステム。
  14. 【請求項１４】該転送回路は、いずれかの入力ポートに
    入力された放送メッセージを、該スイッチ回路の該複数
    の出力ポートに向けて転送する回路からなり、 該禁止回路は、各出力ポートに対応して設けられ、その
    出力ポートが属する一つの分割スイッチに属する入力ポ
    ートからその対応する出力ポートに向けて転送された放
    送メッセージを、その出力ポートに転送し、その出力ポ
    ートが属する一つの分割スイッチに属さない入力ポート
    からその対応する出力ポートに向けて転送された放送メ
    ッセージを、その出力ポートに転送しない転送制御回路
    からなる請求項１３記載の並列プロセッサシステム。
  15. 【請求項１５】各出力ポートに対応して設けられた該転
    送制御回路は、 該スイッチ回路の各入力ポートがその対応する出力ポー
    トが属する分割スイッチに属するか否かの情報を保持す
    るレジスタと、 該スイッチ回路の各入力ポートから転送された放送メッ
    セージを、該レジスタ内のその入力ポートの対応して記
    憶された情報によりマスクする回路からなる請求項１４
    記載の並列プロセッサシステム。
  16. 【請求項１６】該スイッチ回路は、クロスバスイッチで
    あり、該複数の分割スイッチは、それぞれクロスバスイ
    ッチとして動作する回路である請求項１３記載の並列プ
    ロセッサシステム。
  17. 【請求項１７】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のスイッチ回路からなり、 各スイッチ回路は、 複数の入力ポートに対応して設けられ、それぞれ対応す
    る入力ポートから入力された一対一転送メッセージ内
    の、そのスイッチ回路内での転送先出力ポートを定める
    転送先アドレスを修正する複数のアドレス修正回路と、 該複数の入力ポートの内の各入力ポートから入力された
    一対一転送メッセージを、その入力ポートに対応して設
    けられたアドレス修正回路が、そのメッセージに対して
    出力する、修正された転送先アドレスにより定まる出力
    ポートに転送する第１の転送回路と、 該複数の入力ポートの内のいずれか一つの入力ポートか
    ら入力された放送メッセージを、該複数の出力ポートに
    並列に転送する第２の転送回路と、 該第２の転送回路に接続され、該入力された放送メッセ
    ージを、そのスイッチ回路を複数に分割して得られる複
    数の分割スイッチ回路のうち、その入力ポートが属する
    分割スイッチ回路内の複数の出力ポート以外の出力ポー
    トに転送するのを禁止する回路とを有し、 各アドレス修正回路は、該複数の出力ポートの番号を表
    すに必要な有効桁数のアドレス修正値を使用して、その
    アドレス修正回路に対応する入力ポートに入力されたメ
    ッセージ内の転送先アドレスを修正する回路からなる並
    列プロセッサシステム。
  18. 【請求項１８】複数のプロセッサと、 複数の入力ポートと複数の入力ポートを有し、該複数の
    プロセッサから送出された複数のメッセージを並列に転
    送するための複数のクロスバスイッチからなり、 各クロスバスイッチは、 複数の入力ポートに対応して設けられ、それぞれ対応す
    る入力ポートから入力されたメッセージ内の、そのスイ
    ッチ回路内での転送先出力ポートを定める転送先アドレ
    スを修正する複数のアドレス修正回路と、 該複数の入力ポートの内の各入力ポートから入力された
    一対一転送メッセージを、その入力ポートに対応して設
    けられたアドレス修正回路が、そのメッセージに対して
    出力する、修正された転送先アドレスにより定まる出力
    ポートに転送する第１の回路と、 該複数の入力ポートの内のいずれか一つの入力ポートか
    ら入力された放送メッセージを、該複数の出力ポートに
    並列に転送する第２の転送回路と、 該第２転送回路に接続され、そのクロスバスイッチを分
    割して得られる複数の分割クロスバスイッチのうち、そ
    の入力ポートが属する分割スイッチ内の複数の出力ポー
    ト以外の出力ポートに該入力された放送メッセージを転
    送するのを禁止する回路とを有し、 該第２の転送回路は、いずれかの入力ポートに入力され
    た放送メッセージを、該スイッチ回路の該複数の出力ポ
    ートに向けて転送する回路からなり、 該禁止回路は、該複数の出力ポートに対応して設けられ
    た複数の転送制御回路からなり、 各転送制御回路は、 該スイッチ回路の各入力ポートがその転送制御回路に対
    応する出力ポートが属する分割クロスバスイッチに属す
    るか否かの情報を保持するレジスタと、 該スイッチ回路の各入力ポートから転送された放送メッ
    セージを、該レジスタ内のその入力ポートに対応して記
    憶された情報に依存してマスクする回路からなり、 各アドレス修正回路は、 該複数の分割クロスバスイッチのうち、そのアドレス修
    正回路に対応する入力ポートが属する一つの分割クロス
    バスイッチに属する複数の出力ポートの先頭の出力ポー
    トの番号を保持するレジスタと、 そのアドレス修正回路に対応する入力ポートに入力され
    たメッセージ内の転送先アドレスにその保持された番号
    を、該スイッチ回路の該複数の出力ポートの番号を表す
    に必要な有効桁数で加算する回路よりなる並列プロセッ
    サシステム。
  19. 【請求項１９】請求項１記載のスイッチ回路。
  20. 【請求項２０】請求項８記載のスイッチ回路。
  21. 【請求項２１】請求項１１記載のスイッチ回路。
  22. 【請求項２２】請求項１２記載のクロスバスイッチ。
  23. 【請求項２３】請求項１３記載のスイッチ回路。
  24. 【請求項２４】請求項１７記載のスイッチ回路。
  25. 【請求項２５】請求項１８記載のクロスバスイッチ。
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