JPH05265584A - 電圧設定回路 - Google Patents
電圧設定回路Info
- Publication number
- JPH05265584A JPH05265584A JP5844192A JP5844192A JPH05265584A JP H05265584 A JPH05265584 A JP H05265584A JP 5844192 A JP5844192 A JP 5844192A JP 5844192 A JP5844192 A JP 5844192A JP H05265584 A JPH05265584 A JP H05265584A
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- JP
- Japan
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- voltage setting
- setting circuit
- voltage
- zener diodes
- zener
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Abstract
(57)【要約】
【目的】 より少ないチップ面積で高精度の電圧を設定
する電圧設定回路に関し、ツェナーザップ方式による電
圧設定回路において、大電流を流すパッド数及び配線領
域を減少させ、ビット数の多いトリミングを、より少な
いチップ面積で実現できる電圧設定回路を提供すること
を目的とする。 【構成】 複数のツェナーダイオードＤＺ1 〜ＤＺ3 及
び電圧設定抵抗Ｒ1 〜Ｒ 3 を備え、ツェナーダイオード
ＤＺ1 〜ＤＺ3 をザップして当該電圧設定回路の電圧を
設定する電圧設定回路であって、ツェナーダイオードＤ
Ｚ1 〜ＤＺ3 と直列に接続される複数のトランジスタＴ
r1〜Ｔr3と、ツェナーダイオードＤＺ1 〜ＤＺ3 と並列
に接続される複数のアナログスイッチＳＷ1 〜ＳＷ3 と
を有して構成し、ツェナーダイオードＤＺ1 〜ＤＺ3 の
ザップのための電流は、トランジスタＴr1〜Ｔr3を制御
して印加される。
する電圧設定回路に関し、ツェナーザップ方式による電
圧設定回路において、大電流を流すパッド数及び配線領
域を減少させ、ビット数の多いトリミングを、より少な
いチップ面積で実現できる電圧設定回路を提供すること
を目的とする。 【構成】 複数のツェナーダイオードＤＺ1 〜ＤＺ3 及
び電圧設定抵抗Ｒ1 〜Ｒ 3 を備え、ツェナーダイオード
ＤＺ1 〜ＤＺ3 をザップして当該電圧設定回路の電圧を
設定する電圧設定回路であって、ツェナーダイオードＤ
Ｚ1 〜ＤＺ3 と直列に接続される複数のトランジスタＴ
r1〜Ｔr3と、ツェナーダイオードＤＺ1 〜ＤＺ3 と並列
に接続される複数のアナログスイッチＳＷ1 〜ＳＷ3 と
を有して構成し、ツェナーダイオードＤＺ1 〜ＤＺ3 の
ザップのための電流は、トランジスタＴr1〜Ｔr3を制御
して印加される。
Description
【０００１】
【産業上の利用分野】本発明は電圧設定回路に係り、特
により少ないチップ面積で高精度の電圧を設定する電圧
設定回路に関する。
により少ないチップ面積で高精度の電圧を設定する電圧
設定回路に関する。
【０００２】近年の半導体装置は、高精度動作を実現す
るため、基準電圧を正確に設定し、検出電圧や電流値を
制御することが要求されている。そのため、半導体製造
後に特性をトリミング（合わせ込み）する必要がある。
るため、基準電圧を正確に設定し、検出電圧や電流値を
制御することが要求されている。そのため、半導体製造
後に特性をトリミング（合わせ込み）する必要がある。
【０００３】
【従来の技術】従来のツェナーザップ方式によるトリミ
ングにおいては、抵抗と並列または直列に接続されたツ
ェナーダイオードに過電流を流して、ツェナーダイオー
ドを短絡させることにより、所定の抵抗値を回路内に形
成し、高精度の電圧を設定している。
ングにおいては、抵抗と並列または直列に接続されたツ
ェナーダイオードに過電流を流して、ツェナーダイオー
ドを短絡させることにより、所定の抵抗値を回路内に形
成し、高精度の電圧を設定している。
【０００４】図３は、従来のツェナーザップ方式による
電圧設定回路の回路図である。抵抗Ｒ1 ，Ｒ2 ，及びＲ
3 の接続の（８通りの）組み合わせから、電圧ＶREFが
最適な設定値となる状態を選択し、その状態となるよう
に、ツェナーダイオードＤＺ1 ，ＤＺ2 ，及びまたはＤ
Ｚ3 に過電流Ｉz を流して、ツェナーダイオードの両端
を短絡させることにより調整する。
電圧設定回路の回路図である。抵抗Ｒ1 ，Ｒ2 ，及びＲ
3 の接続の（８通りの）組み合わせから、電圧ＶREFが
最適な設定値となる状態を選択し、その状態となるよう
に、ツェナーダイオードＤＺ1 ，ＤＺ2 ，及びまたはＤ
Ｚ3 に過電流Ｉz を流して、ツェナーダイオードの両端
を短絡させることにより調整する。
【０００５】ところが、このツェナーザップ方式による
トリミングの場合、図４に示すように、過電流を流すた
めに、ツェナーダイオードＤＺ1 ，ＤＺ2 ，及びＤＺ3
の両端に、ザップ用としてツェナーダイオード数＋１個
以上のパッド（図３において、ＶZA，ＺC ，ＺD ，
ＺE ）と、ツェナーダイオードＤＺ1 ，ＤＺ2 ，及びＤ
Ｚ 3 とパッドＶZA，ＺC ，ＺD ，及びＺE との間の幅の
広い配線が必要となっていた。
トリミングの場合、図４に示すように、過電流を流すた
めに、ツェナーダイオードＤＺ1 ，ＤＺ2 ，及びＤＺ3
の両端に、ザップ用としてツェナーダイオード数＋１個
以上のパッド（図３において、ＶZA，ＺC ，ＺD ，
ＺE ）と、ツェナーダイオードＤＺ1 ，ＤＺ2 ，及びＤ
Ｚ 3 とパッドＶZA，ＺC ，ＺD ，及びＺE との間の幅の
広い配線が必要となっていた。
【０００６】
【発明が解決しようとする課題】従って、従来のツェナ
ーザップ方式による電圧設定回路では、ザップのビット
数（ツェナーダイオードの数）が増えるに伴ってパッド
数も増加し、チップ面積が大きくなるという問題があっ
た。
ーザップ方式による電圧設定回路では、ザップのビット
数（ツェナーダイオードの数）が増えるに伴ってパッド
数も増加し、チップ面積が大きくなるという問題があっ
た。
【０００７】本発明は、上記問題点を解決するもので、
ツェナーザップ方式による電圧設定回路において、大電
流を流すパッド数及び配線領域を減少させ、ビット数の
多いツェナーザップ方式によるトリミングを、より少な
いチップ面積で実現できる電圧設定回路を提供すること
を目的とする。
ツェナーザップ方式による電圧設定回路において、大電
流を流すパッド数及び配線領域を減少させ、ビット数の
多いツェナーザップ方式によるトリミングを、より少な
いチップ面積で実現できる電圧設定回路を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の電圧設定回路は、図１（１）
に示す如く、複数のツェナーダイオードＤＺ1 〜ＤＺ3
及び電圧設定抵抗Ｒ1〜Ｒ3 を備え、ツェナーダイオー
ドＤＺ1 〜ＤＺ3 をザップして当該電圧設定回路の電圧
を設定する電圧設定回路であって、前記ツェナーダイオ
ードＤＺ1 〜ＤＺ3 と直列に接続される複数のトランジ
スタＴr1〜Ｔr3を有して構成し、前記ツェナーダイオー
ドＤＺ1 〜ＤＺ3 のザップのための電流は、前記トラン
ジスタＴ r1〜Ｔr3を制御して印加される。
に、本発明の第１の特徴の電圧設定回路は、図１（１）
に示す如く、複数のツェナーダイオードＤＺ1 〜ＤＺ3
及び電圧設定抵抗Ｒ1〜Ｒ3 を備え、ツェナーダイオー
ドＤＺ1 〜ＤＺ3 をザップして当該電圧設定回路の電圧
を設定する電圧設定回路であって、前記ツェナーダイオ
ードＤＺ1 〜ＤＺ3 と直列に接続される複数のトランジ
スタＴr1〜Ｔr3を有して構成し、前記ツェナーダイオー
ドＤＺ1 〜ＤＺ3 のザップのための電流は、前記トラン
ジスタＴ r1〜Ｔr3を制御して印加される。
【０００９】また、本発明の第２の特徴の電圧設定回路
は、請求項１に記載の電圧設定回路において、図１
（１）に示す如く、前記ツェナーダイオードＤＺ1 〜Ｄ
Ｚ3 と並列に接続される複数のアナログスイッチＳＷ1
〜ＳＷ3 を有して構成する。
は、請求項１に記載の電圧設定回路において、図１
（１）に示す如く、前記ツェナーダイオードＤＺ1 〜Ｄ
Ｚ3 と並列に接続される複数のアナログスイッチＳＷ1
〜ＳＷ3 を有して構成する。
【００１０】更に、本発明の第３の特徴の電圧設定回路
は、請求項１または２に記載の電圧設定回路において、
図１（２）に示す如く、前記トランジスタＴr1〜Ｔr3の
制御端子数より少ない入力信号に基づいて、前記トラン
ジスタＴr1〜Ｔr3の制御端子ＣＴ1 〜ＣＴ3 の電位を決
定する制御回路ＳＲまたはＤＥＣを有して構成する。
は、請求項１または２に記載の電圧設定回路において、
図１（２）に示す如く、前記トランジスタＴr1〜Ｔr3の
制御端子数より少ない入力信号に基づいて、前記トラン
ジスタＴr1〜Ｔr3の制御端子ＣＴ1 〜ＣＴ3 の電位を決
定する制御回路ＳＲまたはＤＥＣを有して構成する。
【００１１】
【作用】本発明の第１の特徴の電圧設定回路では、図１
（１）に示す如く、複数のツェナーダイオードＤＺ1 〜
ＤＺ3 と直列に接続される複数のトランジスタＴr1〜Ｔ
r3を制御して、ツェナーダイオードＤＺ1 〜ＤＺ3 をザ
ップするための電流経路を決定している。
（１）に示す如く、複数のツェナーダイオードＤＺ1 〜
ＤＺ3 と直列に接続される複数のトランジスタＴr1〜Ｔ
r3を制御して、ツェナーダイオードＤＺ1 〜ＤＺ3 をザ
ップするための電流経路を決定している。
【００１２】このため、過電流を流すためのパッドは
（ＶZA及びＶZBの）２個だけでよく、大電流を流す配線
の領域も小さくなる。従って、ツェナーザップ方式によ
る電圧設定回路において、大電流を流すパッド数及び配
線領域を減少させ、ビット数の多いツェナーザップ方式
によるトリミングにおいても、より少ないチップ面積の
電圧設定回路で実現できる。
（ＶZA及びＶZBの）２個だけでよく、大電流を流す配線
の領域も小さくなる。従って、ツェナーザップ方式によ
る電圧設定回路において、大電流を流すパッド数及び配
線領域を減少させ、ビット数の多いツェナーザップ方式
によるトリミングにおいても、より少ないチップ面積の
電圧設定回路で実現できる。
【００１３】また、本発明の第２の特徴の電圧設定回路
では、図１（１）に示す如く、ツェナーダイオードＤＺ
1 〜ＤＺ3 と並列にアナログスイッチＳＷ1 〜ＳＷ3 を
接続して、このアナログスイッチＳＷ1 〜ＳＷ3 を制御
することによりザップすべきツェナーダイオードＤＺ1
〜ＤＺ3 を決定している。また、アナログスイッチＳＷ
1 〜ＳＷ3 の制御信号を、トランジスタＴr1〜Ｔr3の制
御信号と共用することも可能である。
では、図１（１）に示す如く、ツェナーダイオードＤＺ
1 〜ＤＺ3 と並列にアナログスイッチＳＷ1 〜ＳＷ3 を
接続して、このアナログスイッチＳＷ1 〜ＳＷ3 を制御
することによりザップすべきツェナーダイオードＤＺ1
〜ＤＺ3 を決定している。また、アナログスイッチＳＷ
1 〜ＳＷ3 の制御信号を、トランジスタＴr1〜Ｔr3の制
御信号と共用することも可能である。
【００１４】更に、本発明の第３の特徴の電圧設定回路
では、図１（２）に示す如く、制御回路ＳＲまたはＤＥ
Ｃにより、トランジスタＴr1〜Ｔr3の制御端子数より少
ない入力信号に基づいて、トランジスタＴr1〜Ｔr3の制
御端子ＣＴ1 〜ＣＴ3 の電位を決定するようにしてい
る。
では、図１（２）に示す如く、制御回路ＳＲまたはＤＥ
Ｃにより、トランジスタＴr1〜Ｔr3の制御端子数より少
ない入力信号に基づいて、トランジスタＴr1〜Ｔr3の制
御端子ＣＴ1 〜ＣＴ3 の電位を決定するようにしてい
る。
【００１５】従って、制御端子としての外部端子数をよ
り少なくすることができ、より少ないチップ面積の電圧
設定回路を実現できる。
り少なくすることができ、より少ないチップ面積の電圧
設定回路を実現できる。
【００１６】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１（１）に本発明の一実施例に係る電圧設
定回路の構成図を示す。同図において、図３（従来例）
と重複する部分には同一の符号を附す。
説明する。図１（１）に本発明の一実施例に係る電圧設
定回路の構成図を示す。同図において、図３（従来例）
と重複する部分には同一の符号を附す。
【００１７】本実施例の電圧設定回路は、電源Ｖｃｃと
グランドＧＮＤとの間に、電流源、電圧設定部、及び電
源ＶBGを構成し、電圧設定部は、並列接続の４個の電圧
設定抵抗Ｒ及びＲ1 〜Ｒ3 と、電圧設定抵抗Ｒ1 〜Ｒ3
に直列に接続される３個のツェナーダイオードＤＺ1 〜
ＤＺ3 と、ツェナーダイオードＤＺ1 〜ＤＺ3 と直列に
接続され、個別の制御信号によりその開閉状態が定まる
３個のトランジスタＴr1〜Ｔr3と、ツェナーダイオード
ＤＺ1 〜ＤＺ3 に並列に接続され、個別の制御信号によ
りその開閉状態が定まる３個のアナログスイッチＳＷ1
〜ＳＷ3 と、ザップ時に過電流を流すためのパッドＶZA
及びＶZBと、制御信号線に接続される制御用パッドＣＴ
1 〜ＣＴ3 とから構成されている。
グランドＧＮＤとの間に、電流源、電圧設定部、及び電
源ＶBGを構成し、電圧設定部は、並列接続の４個の電圧
設定抵抗Ｒ及びＲ1 〜Ｒ3 と、電圧設定抵抗Ｒ1 〜Ｒ3
に直列に接続される３個のツェナーダイオードＤＺ1 〜
ＤＺ3 と、ツェナーダイオードＤＺ1 〜ＤＺ3 と直列に
接続され、個別の制御信号によりその開閉状態が定まる
３個のトランジスタＴr1〜Ｔr3と、ツェナーダイオード
ＤＺ1 〜ＤＺ3 に並列に接続され、個別の制御信号によ
りその開閉状態が定まる３個のアナログスイッチＳＷ1
〜ＳＷ3 と、ザップ時に過電流を流すためのパッドＶZA
及びＶZBと、制御信号線に接続される制御用パッドＣＴ
1 〜ＣＴ3 とから構成されている。
【００１８】本実施例では、基準電圧ＶREF は、電圧Ｖ
BGと定電流ＩR による抵抗Ｒ及びＲ 1 〜Ｒ3 の電圧降下
により設定される。つまり、電圧設定抵抗Ｒ1 〜Ｒ3 に
直列に接続されるツェナーダイオードＤＺ1 〜ＤＺ3 を
ザップするかしないかで、抵抗Ｒ1 〜Ｒ3 による合成抵
抗値を調整し、基準電圧ＶREF を調整する。
BGと定電流ＩR による抵抗Ｒ及びＲ 1 〜Ｒ3 の電圧降下
により設定される。つまり、電圧設定抵抗Ｒ1 〜Ｒ3 に
直列に接続されるツェナーダイオードＤＺ1 〜ＤＺ3 を
ザップするかしないかで、抵抗Ｒ1 〜Ｒ3 による合成抵
抗値を調整し、基準電圧ＶREF を調整する。
【００１９】本実施例の電圧設定回路のトリミングは、
以下のようにして行なわれる。先ずプローブテストにお
いて、ツェナーダイオードＤＺ1 〜ＤＺ3 をザップする
場合、どのツェナーダイオードＤＺi をザップすれば、
目的値に最も近い電圧設定が可能かを、アナログスイッ
チＳＷ1 〜ＳＷ3 のオン／オフ動作の組み合わせによっ
て選択する。
以下のようにして行なわれる。先ずプローブテストにお
いて、ツェナーダイオードＤＺ1 〜ＤＺ3 をザップする
場合、どのツェナーダイオードＤＺi をザップすれば、
目的値に最も近い電圧設定が可能かを、アナログスイッ
チＳＷ1 〜ＳＷ3 のオン／オフ動作の組み合わせによっ
て選択する。
【００２０】次に、オン動作としたアナログスイッチＳ
Ｗi と並列に接続されているツェナーダイオードＤＺi
に過電流を流してザップすることにより、基準電圧Ｖ
REF が設定される。この時、ザップするための電流経路
は、トランジスタＴr1〜Ｔr3を制御して決定される。
Ｗi と並列に接続されているツェナーダイオードＤＺi
に過電流を流してザップすることにより、基準電圧Ｖ
REF が設定される。この時、ザップするための電流経路
は、トランジスタＴr1〜Ｔr3を制御して決定される。
【００２１】つまり、アナログスイッチＳＷ1 〜ＳＷ3
の制御信号を、トランジスタＴr1〜Ｔr3の制御信号と共
用し、アナログスイッチＳＷ1 〜ＳＷ3 の動作制御に対
応したトランジスタＴr1〜Ｔr3の動作制御により、即
ち、選択時にアナログスイッチＳＷi をオン動作させた
制御端子ＣＴi により、ザップ時にトランジスタＴriを
オン動作させることで、目標のツェナーダイオードＤＺ
i をザップすることができる。
の制御信号を、トランジスタＴr1〜Ｔr3の制御信号と共
用し、アナログスイッチＳＷ1 〜ＳＷ3 の動作制御に対
応したトランジスタＴr1〜Ｔr3の動作制御により、即
ち、選択時にアナログスイッチＳＷi をオン動作させた
制御端子ＣＴi により、ザップ時にトランジスタＴriを
オン動作させることで、目標のツェナーダイオードＤＺ
i をザップすることができる。
【００２２】尚、アナログスイッチＳＷ1 〜ＳＷ3 とト
ランジスタＴr1〜Ｔr3の動作は反対であり、制御端子Ｃ
Ｔi が”Ｈ”レベルの時、アナログスイッチＳＷi はオ
フでトランジスタＴriはオンであり、”Ｌ”レベルの時
はその逆である。また、ザップ時以外は、パッドＶZBは
開放である。
ランジスタＴr1〜Ｔr3の動作は反対であり、制御端子Ｃ
Ｔi が”Ｈ”レベルの時、アナログスイッチＳＷi はオ
フでトランジスタＴriはオンであり、”Ｌ”レベルの時
はその逆である。また、ザップ時以外は、パッドＶZBは
開放である。
【００２３】本実施例のレイアウト図の一例を図２に示
す。このように本実施例では、ザップ時に過電流を流す
ためのパッドはＶZA及びＶZBの２個だけでよく、しかも
大電流を流す配線の領域が小さくなる。
す。このように本実施例では、ザップ時に過電流を流す
ためのパッドはＶZA及びＶZBの２個だけでよく、しかも
大電流を流す配線の領域が小さくなる。
【００２４】また、本実施例の変形例として、図１
（１）に示すような、シフトレジスタＳＲまたはデコー
ダＤＥＣ等のロジック回路を付加して、制御端子ＣＴ1
〜ＣＴ3への制御信号を供給する構成とすることもでき
る。これにより、制御端子としての外部パッド数を減ら
すことが可能であり、パッド面積を減少させることがで
きる。
（１）に示すような、シフトレジスタＳＲまたはデコー
ダＤＥＣ等のロジック回路を付加して、制御端子ＣＴ1
〜ＣＴ3への制御信号を供給する構成とすることもでき
る。これにより、制御端子としての外部パッド数を減ら
すことが可能であり、パッド面積を減少させることがで
きる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
複数のツェナーダイオードと直列に接続される複数のト
ランジスタを制御して、ツェナーダイオードをザップす
るための電流経路を決定しているので、過電流を流すた
めのパッドが２個だけでよく、大電流を流す配線の領域
も小さくなり、結果として、ツェナーザップ方式による
電圧設定回路において、大電流を流すパッド数及び配線
領域を減少させ、ビット数の多いトリミングにおいて
も、より少ないチップ面積の電圧設定回路を提供するこ
とができる。
複数のツェナーダイオードと直列に接続される複数のト
ランジスタを制御して、ツェナーダイオードをザップす
るための電流経路を決定しているので、過電流を流すた
めのパッドが２個だけでよく、大電流を流す配線の領域
も小さくなり、結果として、ツェナーザップ方式による
電圧設定回路において、大電流を流すパッド数及び配線
領域を減少させ、ビット数の多いトリミングにおいて
も、より少ないチップ面積の電圧設定回路を提供するこ
とができる。
【００２６】また、本発明によれば、制御回路により、
トランジスタの制御端子数より少ない入力信号に基づい
て、トランジスタの制御端子の電位を決定することとし
たので、制御端子としての外部端子数をより少なくする
ことができ、より少ないチップ面積の電圧設定回路を提
供することができる。
トランジスタの制御端子数より少ない入力信号に基づい
て、トランジスタの制御端子の電位を決定することとし
たので、制御端子としての外部端子数をより少なくする
ことができ、より少ないチップ面積の電圧設定回路を提
供することができる。
【図１】図１（１）は本発明の一実施例に係る電圧設定
回路の構成図、図１（２）は制御回路の回路図である。
回路の構成図、図１（２）は制御回路の回路図である。
【図２】実施例のレイアウト図である。
【図３】従来の電圧設定回路の構成図である。
【図４】従来例のレイアウト図である。
ＤＺ1 〜ＤＺ3 …ツェナーダイオード Ｒ，Ｒ1 〜Ｒ3 …電圧設定抵抗 Ｔr1〜Ｔr3…トランジスタ ＳＷ1 〜ＳＷ3 …アナログスイッチ ＳＲ…シフトレジスタ（制御回路） ＤＥＣ…デコーダ（制御回路） Ｖｃｃ…電源 ＧＮＤ…グランド ＶREF …基準電圧 ＶBG…電源 ＩR …定電流 ＶZA，ＶZB…パッド ＣＴ1 〜ＣＴ3 ，ＣＴk ，ＣＴA ，ＣＴB …制御用パッ
ド（端子）
ド（端子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲斎▼藤 清市 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐竹 信夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 複数のツェナーダイオード（ＤＺ1 〜Ｄ
Ｚ3 ）及び電圧設定抵抗（Ｒ1 〜Ｒ3 ）を備え、ツェナ
ーダイオード（ＤＺ1 〜ＤＺ3 ）をザップして当該電圧
設定回路の電圧を設定する電圧設定回路であって、 前記ツェナーダイオード（ＤＺ1 〜ＤＺ3 ）と直列に接
続される複数のトランジスタ（Ｔr1〜Ｔr3）を有し、 前記ツェナーダイオード（ＤＺ1 〜ＤＺ3 ）のザップの
ための電流は、前記トランジスタ（Ｔr1〜Ｔr3）を制御
して印加されることを特徴とする電圧設定回路。 - 【請求項２】 前記電圧設定回路は、前記ツェナーダイ
オード（ＤＺ1 〜ＤＺ3 ）と並列に接続される複数のア
ナログスイッチ（ＳＷ1 〜ＳＷ3 ）を有することを特徴
とする請求項１に記載の電圧設定回路。 - 【請求項３】 前記電圧設定回路は、前記トランジスタ
（Ｔr1〜Ｔr3）の制御端子数より少ない入力信号に基づ
いて、前記トランジスタ（Ｔr1〜Ｔr3）の制御端子（Ｃ
Ｔ1 〜ＣＴ3 ）の電位を決定する制御回路（ＳＲまたは
ＤＥＣ）を有することを特徴とする請求項１または２に
記載の電圧設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5844192A JPH05265584A (ja) | 1992-03-16 | 1992-03-16 | 電圧設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5844192A JPH05265584A (ja) | 1992-03-16 | 1992-03-16 | 電圧設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265584A true JPH05265584A (ja) | 1993-10-15 |
Family
ID=13084486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5844192A Withdrawn JPH05265584A (ja) | 1992-03-16 | 1992-03-16 | 電圧設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158771A (ja) * | 2005-12-06 | 2007-06-21 | Denso Corp | 演算増幅回路 |
-
1992
- 1992-03-16 JP JP5844192A patent/JPH05265584A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158771A (ja) * | 2005-12-06 | 2007-06-21 | Denso Corp | 演算増幅回路 |
| JP4626503B2 (ja) * | 2005-12-06 | 2011-02-09 | 株式会社デンソー | 演算増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |