JPH05259888A - エミッタフォロア出力回路 - Google Patents
エミッタフォロア出力回路Info
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- JPH05259888A JPH05259888A JP4054630A JP5463092A JPH05259888A JP H05259888 A JPH05259888 A JP H05259888A JP 4054630 A JP4054630 A JP 4054630A JP 5463092 A JP5463092 A JP 5463092A JP H05259888 A JPH05259888 A JP H05259888A
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- base
- potential
- npn
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Abstract
(57)【要約】
【構成】本発明はｎｐｎマルチエミッタトランジスタの
エミッタの一つを出力端子に、もう一つのエミッタの電
圧でｐｎｐトランジスタのコレクタ電流を制御するアク
ティブプルダウン型のエミッタフォロア回路において、
負荷の放電電流に正帰還をかける。 【効果】本発明のエミッタフォロア回路は、動作時は高
速動作をするが定常時には貫通電流がほとんど流れず低
消費電力である。。
エミッタの一つを出力端子に、もう一つのエミッタの電
圧でｐｎｐトランジスタのコレクタ電流を制御するアク
ティブプルダウン型のエミッタフォロア回路において、
負荷の放電電流に正帰還をかける。 【効果】本発明のエミッタフォロア回路は、動作時は高
速動作をするが定常時には貫通電流がほとんど流れず低
消費電力である。。
Description
【０００１】
【産業上の利用分野】本発明はエミッタフォロア出力回
路に関する。特に、アクティブプルダウン回路により高
速化と低消費電力化を進めたエミッタ結合論理回路の出
力段エミッタフォロア回路に関する。
路に関する。特に、アクティブプルダウン回路により高
速化と低消費電力化を進めたエミッタ結合論理回路の出
力段エミッタフォロア回路に関する。
【０００２】
【従来の技術】バイポーラトランジスタを用いた論理回
路の中でもＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）はＴＴＬ（Ｔｒａｎｓｉｓｔｅｒ Ｔｒａｎ
ｓｉｓｔｅｒ Ｌｏｇｉｃ）等と比較して動作が高速で
ある。これは、ＴＴＬ等のバイポーラロジックと違い、
すべてのトランジスタが非飽和領域で動作するためであ
る。従って、大型計算機のＣＰＵや周辺回路、計測機等
で使用されている。
路の中でもＥＣＬ（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄ Ｌ
ｏｇｉｃ）はＴＴＬ（Ｔｒａｎｓｉｓｔｅｒ Ｔｒａｎ
ｓｉｓｔｅｒ Ｌｏｇｉｃ）等と比較して動作が高速で
ある。これは、ＴＴＬ等のバイポーラロジックと違い、
すべてのトランジスタが非飽和領域で動作するためであ
る。従って、大型計算機のＣＰＵや周辺回路、計測機等
で使用されている。
【０００３】典型的なＥＣＬインバータ回路を［図４］
示す。ＥＣＬ論理回路は、抵抗Ｒ、Ｒ' 、バイポーラト
ランジスタＱ、Ｑ' 、定電流源Ｉcsからなるバイポーラ
エミッタ結合差動部１０１と、バイポーラトランジスタ
Ｑf と定電流源Ｉefからなるエミッタフォロア部１０３
とで構成されている。入力Ｖinがハイレベル（以下、”
Ｈ”と略記する）からロウレベル（以下、”Ｌ”と略記
する）になると、バイポーラトランジスタＱはオフ状
態、バイポーラトランジスタＱ' はオン状態となる。従
って負荷抵抗Ｒに流れる電流が減少し、ノードＡの電位
は上がる。それにともない、エミッタフォロア部１０３
のバイポーラトランジスタＱf がオン状態になり、バイ
ポーラトランジスタＱf のエミッタである出力端子に接
続された負荷容量Ｃout を急速に充電する。つまり出力
Ｖout は”Ｈ”になる。一方、Ｖinが”Ｌ”から”Ｈ”
に変ると、バイポーラトランジスタＱはオン状態、バイ
ポーラトランジスタＱ' はオフ状態となる。従って負荷
抵抗Ｒに流れる電流が増大し、ノードＡの電位は下が
る。それにともない、エミッタフォロア部１０３のバイ
ポーラトランジスタＱf はオフ状態となる。これにとも
ない、負荷容量Ｃout を電流源Ｉefが放電する。従って
出力Ｖout は”Ｌ”になる。
示す。ＥＣＬ論理回路は、抵抗Ｒ、Ｒ' 、バイポーラト
ランジスタＱ、Ｑ' 、定電流源Ｉcsからなるバイポーラ
エミッタ結合差動部１０１と、バイポーラトランジスタ
Ｑf と定電流源Ｉefからなるエミッタフォロア部１０３
とで構成されている。入力Ｖinがハイレベル（以下、”
Ｈ”と略記する）からロウレベル（以下、”Ｌ”と略記
する）になると、バイポーラトランジスタＱはオフ状
態、バイポーラトランジスタＱ' はオン状態となる。従
って負荷抵抗Ｒに流れる電流が減少し、ノードＡの電位
は上がる。それにともない、エミッタフォロア部１０３
のバイポーラトランジスタＱf がオン状態になり、バイ
ポーラトランジスタＱf のエミッタである出力端子に接
続された負荷容量Ｃout を急速に充電する。つまり出力
Ｖout は”Ｈ”になる。一方、Ｖinが”Ｌ”から”Ｈ”
に変ると、バイポーラトランジスタＱはオン状態、バイ
ポーラトランジスタＱ' はオフ状態となる。従って負荷
抵抗Ｒに流れる電流が増大し、ノードＡの電位は下が
る。それにともない、エミッタフォロア部１０３のバイ
ポーラトランジスタＱf はオフ状態となる。これにとも
ない、負荷容量Ｃout を電流源Ｉefが放電する。従って
出力Ｖout は”Ｌ”になる。
【０００４】ここで、出力Ｖout に接続された負荷容量
は”Ｌ”から”Ｈ”に遷移するときはバイポーラトラン
ジスタＱf のエミッタ電流で急速に充電されるのに対
し、”Ｈ”から”Ｌ”に遷移するときは定電流源Ｉefに
よって放電される。従って高負荷容量を高速で駆動する
際にはＩefを大きくとる必要がある。しかし、Ｉefは常
時流れ続けているためＩefを大きくすると消費電力が増
大するという問題があった。
は”Ｌ”から”Ｈ”に遷移するときはバイポーラトラン
ジスタＱf のエミッタ電流で急速に充電されるのに対
し、”Ｈ”から”Ｌ”に遷移するときは定電流源Ｉefに
よって放電される。従って高負荷容量を高速で駆動する
際にはＩefを大きくとる必要がある。しかし、Ｉefは常
時流れ続けているためＩefを大きくすると消費電力が増
大するという問題があった。
【０００５】この問題を解決するために、出力遷移時
（特に”Ｈ”から”Ｌ”）にのみ大電流で負荷容量を駆
動し、定常的なエミッタフォロア部１０３の電流を絞っ
たアクティブプルダウン型のエミッタフォロア回路が提
案されている。アクティブプルダウン型のエミッタフォ
ロア回路を用いたＥＣＬインバータの具体的な構成を
［図５］に示す。
（特に”Ｈ”から”Ｌ”）にのみ大電流で負荷容量を駆
動し、定常的なエミッタフォロア部１０３の電流を絞っ
たアクティブプルダウン型のエミッタフォロア回路が提
案されている。アクティブプルダウン型のエミッタフォ
ロア回路を用いたＥＣＬインバータの具体的な構成を
［図５］に示す。
【０００６】差動部１０１は［図４］の回路と同じであ
る。エミッタフォロア部１０３はマルチエミッタトラン
ジスタＱef、ダイオードＤi 、抵抗Ｒef、ｐｎｐトラン
ジスタＱcfとから構成されている。差動部１０１の動作
は［図４］に示した回路とまったく同じなので省略し、
エミッタフォロア部１０３の動作を説明する。ノードＡ
の電位が降下するとノードＢの電位はダイオードの順方
向電圧Ｖf だけノードＡと比較して降下し、ノードＣの
電位はさらにＶf だけ降下する。一方、出力端子は負荷
容量Ｃout に接続されているので放電に時間がかかり、
過渡的にノードＢよりも電圧の降下が遅れる。従って、
ノードＢの電位が出力端子電圧よりも過渡的にΔＶだけ
低くなり、ｐｎｐバイポーラトランジスタＱcfのベー
ス、エミッタ間に過渡的にＶf ＋ΔＶのバイアスがかか
る。Ｉ2 はｅｘｐ（ΔＶ／Ｖt ）倍となり、大電流が流
れ負荷容量Ｃout を急速に放電する。但し、Ｖt は熱電
圧である。出力Ｖout は”Ｌ”になる。この動作を［図
６］にグラフで示した。
る。エミッタフォロア部１０３はマルチエミッタトラン
ジスタＱef、ダイオードＤi 、抵抗Ｒef、ｐｎｐトラン
ジスタＱcfとから構成されている。差動部１０１の動作
は［図４］に示した回路とまったく同じなので省略し、
エミッタフォロア部１０３の動作を説明する。ノードＡ
の電位が降下するとノードＢの電位はダイオードの順方
向電圧Ｖf だけノードＡと比較して降下し、ノードＣの
電位はさらにＶf だけ降下する。一方、出力端子は負荷
容量Ｃout に接続されているので放電に時間がかかり、
過渡的にノードＢよりも電圧の降下が遅れる。従って、
ノードＢの電位が出力端子電圧よりも過渡的にΔＶだけ
低くなり、ｐｎｐバイポーラトランジスタＱcfのベー
ス、エミッタ間に過渡的にＶf ＋ΔＶのバイアスがかか
る。Ｉ2 はｅｘｐ（ΔＶ／Ｖt ）倍となり、大電流が流
れ負荷容量Ｃout を急速に放電する。但し、Ｖt は熱電
圧である。出力Ｖout は”Ｌ”になる。この動作を［図
６］にグラフで示した。
【０００７】ノードＡの電位が上昇しマルチエミッタト
ランジスタＱefがオンするとエミッタ電流により負荷容
量Ｃout は急速に充電される。このとき、ノードＣの電
位が上昇するのでトランジスタＱcfのベース、エミッタ
間には過渡的にＶf よりも小さくなり、Ｉ2 はほとんど
流れなくなる。従って、Ｑefのエミッタ電流は分岐する
ことなく負荷容量Ｃout を急速に充電する。つまり、出
力Ｖout は”Ｈ”になる。定常的には、ｐｎｐバイポー
ラトランジスタＱcfに印加される電圧はＶf であり、Ｉ
2 はＩ1 と等しくなる。
ランジスタＱefがオンするとエミッタ電流により負荷容
量Ｃout は急速に充電される。このとき、ノードＣの電
位が上昇するのでトランジスタＱcfのベース、エミッタ
間には過渡的にＶf よりも小さくなり、Ｉ2 はほとんど
流れなくなる。従って、Ｑefのエミッタ電流は分岐する
ことなく負荷容量Ｃout を急速に充電する。つまり、出
力Ｖout は”Ｈ”になる。定常的には、ｐｎｐバイポー
ラトランジスタＱcfに印加される電圧はＶf であり、Ｉ
2 はＩ1 と等しくなる。
【０００８】このようにアクティブプルダウン型エミッ
タフォロア回路は出力が”Ｈ”から”Ｌ”に遷移すると
きだけ過渡的に大電流が流れ負荷容量を放電する。Ｉ1
を小さく設定すれば定常的には比較的小さな消費電力で
すむ。
タフォロア回路は出力が”Ｈ”から”Ｌ”に遷移すると
きだけ過渡的に大電流が流れ負荷容量を放電する。Ｉ1
を小さく設定すれば定常的には比較的小さな消費電力で
すむ。
【０００９】しかし、Ｉ1 の電流を絞りすぎると、出力
が”Ｈ”から”Ｌ”に遷移するとき、ノードＢやノード
Ｃに存在する寄生容量のためノードＢやノードＣの電位
降下が遅れ、Ｑcfのベースエミッタ間に十分なバイアス
電圧が印加されず、過渡的に流れる電流Ｉ2 が小さくな
る。従って遅延時間が大きくなる。高速化のためにはＩ
1 をある程度大きくする必要があり、この場合、消費電
力が大きくなるという欠点があった。
が”Ｈ”から”Ｌ”に遷移するとき、ノードＢやノード
Ｃに存在する寄生容量のためノードＢやノードＣの電位
降下が遅れ、Ｑcfのベースエミッタ間に十分なバイアス
電圧が印加されず、過渡的に流れる電流Ｉ2 が小さくな
る。従って遅延時間が大きくなる。高速化のためにはＩ
1 をある程度大きくする必要があり、この場合、消費電
力が大きくなるという欠点があった。
【００１０】
【発明が解決しようとする課題】上記したように、従来
のアクティブプルダウン型のエミッタフォロア回路は高
速化すると消費電力が大きくなるという欠点があった。
本発明は、上記欠点を除去し、高速で低消費電力のアク
ティブプルダウン型のエミッタフォロア回路を提供する
ことを目的とする。
のアクティブプルダウン型のエミッタフォロア回路は高
速化すると消費電力が大きくなるという欠点があった。
本発明は、上記欠点を除去し、高速で低消費電力のアク
ティブプルダウン型のエミッタフォロア回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明では入力端子と出力端子とを有するエミッタ
フォロア出力回路において、 コレクタを第１の電位に
ベースを前記入力端子に第１のエミッタを前記出力端子
に接続されたｎｐｎ型のマルチエミッタトランジスタ
と、アノードを前記マルチエミッタトランジスタの第２
のエミッタに接続されたダイオードと、前記ダイオード
のカソードと第２の電位間に接続された抵抗素子と、エ
ミッタを前記出力端子にベースを前記ダイオードのカソ
ードに接続されたｐｎｐ型トランジスタと、コレクタと
ベースとを前記ｐｎｐ型トランジスタのコレクタにエミ
ッタを前記第２の電位に接続された第１のｎｐｎ型トラ
ンジスタと、コレクタを前記ダイオードのカソードにベ
ースを前記第１のｎｐｎ型トランジスタのベースにエミ
ッタを前記第２の電位に接続された第２のｎｐｎ型トラ
ンジスタとを具備することを特徴とするエミッタフォロ
ア回路を提供する。また、入力端子と出力端子とを有す
るエミッタフォロア出力回路において、
に、本発明では入力端子と出力端子とを有するエミッタ
フォロア出力回路において、 コレクタを第１の電位に
ベースを前記入力端子に第１のエミッタを前記出力端子
に接続されたｎｐｎ型のマルチエミッタトランジスタ
と、アノードを前記マルチエミッタトランジスタの第２
のエミッタに接続されたダイオードと、前記ダイオード
のカソードと第２の電位間に接続された抵抗素子と、エ
ミッタを前記出力端子にベースを前記ダイオードのカソ
ードに接続されたｐｎｐ型トランジスタと、コレクタと
ベースとを前記ｐｎｐ型トランジスタのコレクタにエミ
ッタを前記第２の電位に接続された第１のｎｐｎ型トラ
ンジスタと、コレクタを前記ダイオードのカソードにベ
ースを前記第１のｎｐｎ型トランジスタのベースにエミ
ッタを前記第２の電位に接続された第２のｎｐｎ型トラ
ンジスタとを具備することを特徴とするエミッタフォロ
ア回路を提供する。また、入力端子と出力端子とを有す
るエミッタフォロア出力回路において、
【００１２】コレクタを第１の電位にベースを前記入力
端子に第１のエミッタを前記出力端子に接続されたｎｐ
ｎ型のマルチエミッタトランジスタと、アノードを前記
マルチエミッタトランジスタの第２のエミッタに接続さ
れたダイオードと、前記ダイオードのカソードと第２の
電位間に接続された第１の抵抗素子と、エミッタを前記
出力端子にベースを前記ダイオードのカソードに接続さ
れたｐｎｐ型トランジスタと、コレクタとベースとを前
記ｐｎｐ型トランジスタのコレクタにエミッタを前記第
２の電位に接続された第１のｎｐｎ型トランジスタと、
コレクタを前記ダイオードのカソードにベースを前記第
１のｎｐｎ型トランジスタのベースに接続された第２の
ｎｐｎ型トランジスタと、前記第２のｎｐｎ型トランジ
スタのエミッタと前記第２の電位間に接続された第２の
抵抗素子とを具備することを特徴とするエミッタフォロ
ア回路を提供する。
端子に第１のエミッタを前記出力端子に接続されたｎｐ
ｎ型のマルチエミッタトランジスタと、アノードを前記
マルチエミッタトランジスタの第２のエミッタに接続さ
れたダイオードと、前記ダイオードのカソードと第２の
電位間に接続された第１の抵抗素子と、エミッタを前記
出力端子にベースを前記ダイオードのカソードに接続さ
れたｐｎｐ型トランジスタと、コレクタとベースとを前
記ｐｎｐ型トランジスタのコレクタにエミッタを前記第
２の電位に接続された第１のｎｐｎ型トランジスタと、
コレクタを前記ダイオードのカソードにベースを前記第
１のｎｐｎ型トランジスタのベースに接続された第２の
ｎｐｎ型トランジスタと、前記第２のｎｐｎ型トランジ
スタのエミッタと前記第２の電位間に接続された第２の
抵抗素子とを具備することを特徴とするエミッタフォロ
ア回路を提供する。
【００１３】また、入力端子と出力端子とを有するエミ
ッタフォロア出力回路において、コレクタを第１の電位
にベースを前記入力端子に第１のエミッタを前記出力端
子に接続されたｎｐｎ型のマルチエミッタトランジスタ
と、アノードを前記マルチエミッタトランジスタの第２
エミッタに接続されたダイオードと、前記ダイオードの
カソードと第２の電位間に接続された第１の抵抗素子
と、エミッタを前記出力端子にベースを前記ダイオード
のカソードに接続されたｐｎｐ型トランジスタと、コレ
クタとベースとを前記ｐｎｐ型トランジスタのコレクタ
にエミッタを前記第２の電位に接続された第１のｎｐｎ
型トランジスタと、コレクタを前記ダイオードのカソー
ドにベースを前記第１のｎｐｎ型トランジスタのベース
に接続された第２のｎｐｎ型トランジスタと、前記第２
のｎｐｎ型トランジスタのエミッタと前記第２の電位間
に接続された第２の抵抗素子と、前記第２のｎｐｎ型ト
ランジスタのエミッタと前記第２の電位間に接続された
容量素子とを具備することを特徴とするエミッタフォロ
ア回路を提供する。
ッタフォロア出力回路において、コレクタを第１の電位
にベースを前記入力端子に第１のエミッタを前記出力端
子に接続されたｎｐｎ型のマルチエミッタトランジスタ
と、アノードを前記マルチエミッタトランジスタの第２
エミッタに接続されたダイオードと、前記ダイオードの
カソードと第２の電位間に接続された第１の抵抗素子
と、エミッタを前記出力端子にベースを前記ダイオード
のカソードに接続されたｐｎｐ型トランジスタと、コレ
クタとベースとを前記ｐｎｐ型トランジスタのコレクタ
にエミッタを前記第２の電位に接続された第１のｎｐｎ
型トランジスタと、コレクタを前記ダイオードのカソー
ドにベースを前記第１のｎｐｎ型トランジスタのベース
に接続された第２のｎｐｎ型トランジスタと、前記第２
のｎｐｎ型トランジスタのエミッタと前記第２の電位間
に接続された第２の抵抗素子と、前記第２のｎｐｎ型ト
ランジスタのエミッタと前記第２の電位間に接続された
容量素子とを具備することを特徴とするエミッタフォロ
ア回路を提供する。
【００１４】
【作用】本発明で提供するエミッタフォロア回路は第１
のｎｐｎ型バイポーラトランジスタと第２のｎｐｎ型バ
イポーラトランジスタとがカレントミラー回路を構成し
ている。出力が”Ｈ”から”Ｌ”に遷移する際に、第１
のｎｐｎ型バイポーラトランジスタのコレクタ電流に応
じて第２のｎｐｎ型バイポーラトランジスタの電流が流
れ、ｐｎｐ型トランジスタベースエミッタ間をさらに順
方向にバイアスする。したがって、第１のｎｐｎ型バイ
ポーラトランジスタのコレクタ電流がさらに流れる。つ
まり第１のｎｐｎ型バイポーラトランジスタのコレクタ
電流に正帰還がかかっている。したがって、出力端子に
接続された負荷容量を急速に放電するため、動作が高速
になる。また、定常時は、第１のｎｐｎ型バイポーラト
ランジスタと第２のｎｐｎ型バイポーラトランジスタの
コレクタ電流を小さく設定することが出来るので、低消
費電力である。
のｎｐｎ型バイポーラトランジスタと第２のｎｐｎ型バ
イポーラトランジスタとがカレントミラー回路を構成し
ている。出力が”Ｈ”から”Ｌ”に遷移する際に、第１
のｎｐｎ型バイポーラトランジスタのコレクタ電流に応
じて第２のｎｐｎ型バイポーラトランジスタの電流が流
れ、ｐｎｐ型トランジスタベースエミッタ間をさらに順
方向にバイアスする。したがって、第１のｎｐｎ型バイ
ポーラトランジスタのコレクタ電流がさらに流れる。つ
まり第１のｎｐｎ型バイポーラトランジスタのコレクタ
電流に正帰還がかかっている。したがって、出力端子に
接続された負荷容量を急速に放電するため、動作が高速
になる。また、定常時は、第１のｎｐｎ型バイポーラト
ランジスタと第２のｎｐｎ型バイポーラトランジスタの
コレクタ電流を小さく設定することが出来るので、低消
費電力である。
【００１５】
【実施例】本発明をＥＣＬインバータに用いた第１の実
施例を［図１］に示す。論理動作をする差動部１０１と
エミッタフォロア部１０３とからなる。差動部１０１は
従来例と同様である。
施例を［図１］に示す。論理動作をする差動部１０１と
エミッタフォロア部１０３とからなる。差動部１０１は
従来例と同様である。
【００１６】エミッタフォロア部１０３はコレクタを接
地電位に、ベースを差動部１０１の出力であるノードＡ
に、第１のエミッタを出力端子に接続されたｎｐｎ型の
マルチエミッタトランジスタＱefと、ダイオードＤi と
抵抗素子Ｒefと、ｐｎｐ型トランジスタＱcfと、バイポ
ーラトランジスタＱr とバイポーラトランジスタＱdと
からなるカレントミラー回路１０５とから構成されてい
る。
地電位に、ベースを差動部１０１の出力であるノードＡ
に、第１のエミッタを出力端子に接続されたｎｐｎ型の
マルチエミッタトランジスタＱefと、ダイオードＤi と
抵抗素子Ｒefと、ｐｎｐ型トランジスタＱcfと、バイポ
ーラトランジスタＱr とバイポーラトランジスタＱdと
からなるカレントミラー回路１０５とから構成されてい
る。
【００１７】ノードＡの電位が降下すると、ノードＢ、
ノードＣの電位もわずかに下がり、バイポーラトランジ
スタＱcfのベース、エミッタ電圧がＶf を越え、Ｉ1 が
流れ始める。これにともない、バイポーラトランジスタ
Ｑr とバイポーラトランジスタＱd とからなるカレント
ミラー回路１０５が動作してＩ2 をＩ1 と同じだけ流そ
うとし、ノードＣの電位を低下させると共にバイポーラ
トランジスタＱcfのベース、エミッタ間がさらに順方向
にバイアスされる。つまり、バイポーラトランジスタＱ
cfのベース、エミッタ間電圧に正帰還がかかっている。
この結果、負荷容量Ｃout は急速に放電され、出力Ｖ
out は”Ｈ”から”Ｌ”になる。
ノードＣの電位もわずかに下がり、バイポーラトランジ
スタＱcfのベース、エミッタ電圧がＶf を越え、Ｉ1 が
流れ始める。これにともない、バイポーラトランジスタ
Ｑr とバイポーラトランジスタＱd とからなるカレント
ミラー回路１０５が動作してＩ2 をＩ1 と同じだけ流そ
うとし、ノードＣの電位を低下させると共にバイポーラ
トランジスタＱcfのベース、エミッタ間がさらに順方向
にバイアスされる。つまり、バイポーラトランジスタＱ
cfのベース、エミッタ間電圧に正帰還がかかっている。
この結果、負荷容量Ｃout は急速に放電され、出力Ｖ
out は”Ｈ”から”Ｌ”になる。
【００１８】ノードＡの電位が上昇しマルチエミッタト
ランジスタＱefがオンするとエミッタ電流により負荷容
量Ｃout は急速に充電される。このとき、ノードＣの電
位が上昇するのでトランジスタＱcfのベース、エミッタ
間には過渡的にＶf よりも小さくなり、Ｉ1 はほとんど
流れなくなる。従って、Ｑefのエミッタ電流は分岐する
ことなく負荷容量Ｃout を急速に充電する。つまり、出
力Ｖout は”Ｌ”から”Ｈ”になる。
ランジスタＱefがオンするとエミッタ電流により負荷容
量Ｃout は急速に充電される。このとき、ノードＣの電
位が上昇するのでトランジスタＱcfのベース、エミッタ
間には過渡的にＶf よりも小さくなり、Ｉ1 はほとんど
流れなくなる。従って、Ｑefのエミッタ電流は分岐する
ことなく負荷容量Ｃout を急速に充電する。つまり、出
力Ｖout は”Ｌ”から”Ｈ”になる。
【００１９】定常的には、バイポーラトランジスタＱcf
に印加される電圧はＶf であり、Ｉ2 はＩ1 と等しくな
る。ここで、定常時のＩ1 、Ｉ2 の電流を絞ることは可
能である。出力が”Ｈ”から”Ｌ”へ遷移する際、ノー
ドＣの電位降下が鈍くてもカレントミラー回路１０５の
正帰還によりノードＣの電位を急速に低下させるからで
ある。したがって、スイッチングが高速でしかも定常時
には低消費電力のエミッタフォロア回路を実現できる。
次に、定常時の消費電力をさらに削減した第２の実施例
を［図２］を参照して説明する。
に印加される電圧はＶf であり、Ｉ2 はＩ1 と等しくな
る。ここで、定常時のＩ1 、Ｉ2 の電流を絞ることは可
能である。出力が”Ｈ”から”Ｌ”へ遷移する際、ノー
ドＣの電位降下が鈍くてもカレントミラー回路１０５の
正帰還によりノードＣの電位を急速に低下させるからで
ある。したがって、スイッチングが高速でしかも定常時
には低消費電力のエミッタフォロア回路を実現できる。
次に、定常時の消費電力をさらに削減した第２の実施例
を［図２］を参照して説明する。
【００２０】［図２］に示したエミッタファロア回路は
［図１］の回路におけるバイポーラトランジスタＱd の
エミッタと電源電圧間に抵抗Ｒcmを挿入したものであ
る。この様にすると、定常時にバイポーラトランジスタ
Ｑd のコレクタに流れる電流Ｉ2 が少なくなる。したが
って低消費電力となる。この回路は抵抗Ｒcmが存在する
ため、出力が”Ｈ”から”Ｌ”に遷移するとき、ノード
ＢやノードＣの電位降下が遅れ、Ｑcfのベースエミッタ
間に十分なバイアス電圧が印加されず、過渡的に流れる
電流Ｉ2 が小さくなる。従ってわずかではあるが遅延時
間が大きくなる。次に、定常時の消費電力をさらに削減
し、動作が高速な第３の実施例を［図３］を参照して説
明する。
［図１］の回路におけるバイポーラトランジスタＱd の
エミッタと電源電圧間に抵抗Ｒcmを挿入したものであ
る。この様にすると、定常時にバイポーラトランジスタ
Ｑd のコレクタに流れる電流Ｉ2 が少なくなる。したが
って低消費電力となる。この回路は抵抗Ｒcmが存在する
ため、出力が”Ｈ”から”Ｌ”に遷移するとき、ノード
ＢやノードＣの電位降下が遅れ、Ｑcfのベースエミッタ
間に十分なバイアス電圧が印加されず、過渡的に流れる
電流Ｉ2 が小さくなる。従ってわずかではあるが遅延時
間が大きくなる。次に、定常時の消費電力をさらに削減
し、動作が高速な第３の実施例を［図３］を参照して説
明する。
【００２１】［図３］に示したエミッタフォロア回路は
［図２］の回路における抵抗Ｒcmに並列にキャパシタＣ
cmを接続したものである。この回路の動作は定常時には
［図２］と変らず、低消費電力である。動作時、特に出
力が”Ｈ”から”Ｌ”へ遷移する際、キャパシタＣcmは
交流的には導通とみなすことが出来、第１の実施例と同
様に高速な動作が期待される。つまり、第１の実施例と
同様な高速性と、第２の実施例と同様な低消費電力が実
現される。
［図２］の回路における抵抗Ｒcmに並列にキャパシタＣ
cmを接続したものである。この回路の動作は定常時には
［図２］と変らず、低消費電力である。動作時、特に出
力が”Ｈ”から”Ｌ”へ遷移する際、キャパシタＣcmは
交流的には導通とみなすことが出来、第１の実施例と同
様に高速な動作が期待される。つまり、第１の実施例と
同様な高速性と、第２の実施例と同様な低消費電力が実
現される。
【００２２】以上、第１、第２、第３の実施例共に用い
たダイオードＤi は、ｐｎ接合ダイオードに限る必要は
なく、トランジスタのコレクタとベースを結合して形成
したダイオードを用いても良い。
たダイオードＤi は、ｐｎ接合ダイオードに限る必要は
なく、トランジスタのコレクタとベースを結合して形成
したダイオードを用いても良い。
【００２３】また、第１、第２、第３の実施例共にＥＣ
Ｌ論理回路を例にして説明してきたが、ＢｉＣＭＯＳメ
モリの出力バッファ回路やアナログ回路などにも適用で
きることは言うまでもない。
Ｌ論理回路を例にして説明してきたが、ＢｉＣＭＯＳメ
モリの出力バッファ回路やアナログ回路などにも適用で
きることは言うまでもない。
【００２４】
【発明の効果】本発明を用いると高速で低消費電力のア
クティブプルダウン型のエミッタフォロア回路を提供で
きる。
クティブプルダウン型のエミッタフォロア回路を提供で
きる。
【図面の簡単な説明】
【図１】第１の実施例を示す回路図
【図２】第２の実施例を示す回路図
【図３】第３の実施例を示す回路図
【図４】従来例を示す回路図
【図５】従来例を示す回路図
【図６】従来例の動作を示すグラフ
１０１ 差動部 １０３ エミッタフォロア部 １０５ カレントミラー回路
Claims (3)
- 【請求項１】 入力端子と出力端子とを有するエミッタ
フォロア出力回路において、 コレクタを第１の電位にベースを前記入力端子に第１の
エミッタを前記出力端子に接続され第２のエミッタを有
するｎｐｎ型のマルチエミッタトランジスタと、 アノードを前記第２のエミッタに接続されたダイオード
と、 前記ダイオードのカソードと第２の電位間に接続された
抵抗素子と、 エミッタを前記出力端子にベースを前記ダイオードのカ
ソードに接続されたｐｎｐ型トランジスタと、 コレクタとベースとを前記ｐｎｐ型トランジスタのコレ
クタにエミッタを前記第２の電位に接続された第１のｎ
ｐｎ型トランジスタと、 コレクタを前記ダイオードのカソードにベースを前記第
１のｎｐｎ型トランジスタのベースにエミッタを前記第
２の電位に接続された第２のｎｐｎ型トランジスタとを
具備することを特徴とするエミッタフォロア回路。 - 【請求項２】 入力端子と出力端子とを有するエミッタ
フォロア出力回路において、 コレクタを第１の電位にベースを前記入力端子に第１の
エミッタを前記出力端子に接続され第２のエミッタを有
するｎｐｎ型のマルチエミッタトランジスタと、 アノードを前記第２のエミッタに接続されたダイオード
と、 前記ダイオードのカソードと第２の電位間に接続された
第１の抵抗素子と、 エミッタを前記出力端子にベースを前記ダイオードのカ
ソードに接続されたｐｎｐ型トランジスタと、 コレクタとベースとを前記ｐｎｐ型トランジスタのコレ
クタにエミッタを前記第２の電位に接続された第１のｎ
ｐｎ型トランジスタと、 コレクタを前記ダイオードのカソードにベースを前記第
１のｎｐｎ型トランジスタのベースに接続された第２の
ｎｐｎ型トランジスタと、 前記第２のｎｐｎ型トランジスタのエミッタと前記第２
の電位間に接続された第２の抵抗素子とを具備すること
を特徴とするエミッタフォロア回路。 - 【請求項３】 入力端子と出力端子とを有するエミッ
タフォロア出力回路において、 コレクタを第１の電位にベースを前記入力端子に第１の
エミッタを前記出力端子に接続され第２のエミッタを有
するｎｐｎ型のマルチエミッタトランジスタと、 アノードを前記第２エミッタに接続されたダイオード
と、 前記ダイオードのカソードと第２の電位間に接続された
第１の抵抗素子と、 エミッタを前記出力端子にベースを前記ダイオードのカ
ソードに接続されたｐｎｐ型トランジスタと、 コレクタとベースとを前記ｐｎｐ型トランジスタのコレ
クタにエミッタを前記第２の電位に接続された第１のｎ
ｐｎ型トランジスタと、 コレクタを前記ダイオードのカソードにベースを前記第
１のｎｐｎ型トランジスタのベースに接続された第２の
ｎｐｎ型トランジスタと、 前記第２のｎｐｎ型トランジスタのエミッタと前記第２
の電位間に接続された第２の抵抗素子と、 前記第２のｎｐｎ型トランジスタのエミッタと前記第２
の電位間に接続された容量素子とを具備することを特徴
とするエミッタフォロア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054630A JPH05259888A (ja) | 1992-03-13 | 1992-03-13 | エミッタフォロア出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054630A JPH05259888A (ja) | 1992-03-13 | 1992-03-13 | エミッタフォロア出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259888A true JPH05259888A (ja) | 1993-10-08 |
Family
ID=12976080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054630A Pending JPH05259888A (ja) | 1992-03-13 | 1992-03-13 | エミッタフォロア出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618508A (en) * | 1983-03-21 | 1986-10-21 | Commissariat A L'energie Atomique | Process for producing composite layers |
-
1992
- 1992-03-13 JP JP4054630A patent/JPH05259888A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618508A (en) * | 1983-03-21 | 1986-10-21 | Commissariat A L'energie Atomique | Process for producing composite layers |
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