JPH05241951A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 異種類のメモリと隣接するようなメモリで構
成される場合において、該メモリをアクセスする際に生
じるトラブルを回避することができるメモリ制御装置を
提供する。 【構成】 選択指示手段（ＣＰＵ）２０により、拡張メ
モリバンク（Ｘバンク０〜２）２４ａ〜２４ｃに対して
のメモリの有無及びメモリのサイズを含むステータス情
報が検出されて、該拡張メモリバンク２４ａ〜２４ｃの
使用可能及び使用禁止のいずれかが選択指示され、前記
選択指示手段によって使用可能と選択指示された拡張メ
モリが拡張メモリ制御手段（拡張ＤＲＡＭ制御回路）に
よりアクセス可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レーザプリンタのコン
トローラやパーソナルコンピュータ等に具備されるダイ
ナミックランダムアクセスメモリ（以下、ＤＲＡＭと称
す）等からなるメモリ手段を制御するメモリ制御装置に
関する。

【０００２】

【従来の技術】近年の半導体技術の進展は、ＤＲＡＭを
はじめとするメモリの大集積化を可能にし、該メモリの
ビット単価を低減させてきた。これに伴って、レーザプ
リンタのコントローラやパーソナルコンピュータにおい
ても一般的に数ＭＢ（メガバイト）〜１０ＭＢ程度の容
量のＤＲＡＭを有するようになった。

【０００３】このようにＤＲＡＭが広く普及した背景に
は、ＤＲＡＭの記憶セル自体の小型化とパッケージの小
型化が大きく影響を及ぼした。

【０００４】即ち、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）では、１ビットの記憶セルに５〜６個の
トランジスタを必要とするのに対して、ＤＲＡＭの場合
は、１ビットのデータを記憶保持するために等価的に１
個のトランジスタと１個のコンデンサで構成されている
ので、記憶セル自体の小型化を図ることができ、しかも
定期的にこの記憶セルに対する読み出しと書き込みの動
作（リフレッシュ制御という）を行なうことにより、長
時間のデータ保持を可能にしている。また、ＤＲＡＭで
は、アドレスラインの上位をロー（Ｒｏｗ）アドレス、
下位をカラム（Ｃｏｌｕｍｎ）アドレスとに分け多重化
させることにより、パッケージのピン数を削減し小型化
を図っている。

【０００５】ＤＲＡＭをデータの記憶手段として用いる
場合、上記の２つの理由からリフレッシュ制御とローア
ドレスとカラムアドレスの制御によるリード（読み出
し）／ライト（書き込み）制御を行なうための回路が、
通常ＣＰＵ（中央演算処理装置）とＤＲＡＭとの間に設
けられる。また、ＤＲＡＭの多くには高速なリード／ラ
イト動作を可能にする高速ページモード等もサポートし
ている。

【０００６】ＤＲＡＭやＣＰＵを含むシステム回路の設
計においては、上述したようにＤＲＡＭ部の制御回路が
複雑になるという理由で、ＣＰＵとＤＲＡＭ部との間に
介在してＤＲＡＭ部を一括して制御するＤＲＡＭコント
ローラや、該ＤＲＡＭコントローラを直接ＣＰＵ内部に
取り込んだＤＲＡＭコントローラ内蔵型ＣＰＵが製品化
されるようになった。

【０００７】図１４は、ＣＰＵとＤＲＡＭとの間にＤＲ
ＡＭコントローラを用いて構成した回路を示している。
同図においてＣＰＵ１は、メモリアクセスを実行する際
アドレスバス（Ａｄｄｒｅｓｓ Ｂｕｓ）上にメモリア
ドレスを出力し、該メモリアドレスが有効であることを
示すアドレスアサート信号ＡＳ、リード信号ＲＤ、もし
くはライト信号ＷＲをそれぞれ出力する。

【０００８】ＤＲＡＭコントローラ２は、ＣＰＵ１から
の上述した各信号ＡＳ，ＲＤ，ＷＲを入力して多重化ア
ドレス信号ＭＡ＜ｎ．．０＞として、ローアドレスとカ
ラムアドレスとを分離して出力すると共に、ローアドレ
スをストローブする信号ＲＡＳ＜ｍ．．０＞とカラムア
ドレスをストローブする信号ＣＡＳ＜ｍ．．０＞、更に
ＤＲＡＭに対してリード／ライトを指示する信号ＯＥ，
ＷＥをそれぞれ生成する。

【０００９】尚、通常ＤＲＡＭコントローラ２では、Ｄ
ＲＡＭで構成するメモリ空間を複数のバンク（Ｂａｎ
ｋ）、即ち、ＤＲＡＭバンク（０）３ａ，ＤＲＡＭバン
ク（１）３ｂ，ＤＲＡＭバンク（２）３ｃ，…に分け
て、それぞれ独立して制御できるようにしたものが多
く、ＣＰＵ１より出力される上位アドレスから各々のＤ
ＲＡＭバンクを選択してアクセスする信号ＲＡＳ＜
ｍ．．０＞，ＣＡＳ＜ｍ．．０＞（＜＞内の数字はバン
クの番号を示す）を生成する。ＣＰＵ１とＤＲＡＭバン
ク（０）〜（２）３ａ〜３ｃとの間はリード或はライト
するデータを転送するためのデータバス（Ｄａｔａ Ｂ
ｕｓ）のみが直接接続されている。

【００１０】また図１５は、ＤＲＡＭコントローラ２が
ＣＰＵ１の中に含まれた場合の回路構成を示すものであ
り、ＤＲＡＭバンク（０）〜（２）３ａ〜３ｃの構成及
びそのアクセス制御は上述した図１４と同様である。

【００１１】次に、図１６は図１４及び図１５に示すＤ
ＲＡＭコントローラ２の構成を示すブロック図である。
同図において、４は上位アドレスシフト部であり、ＤＲ
ＡＭチップの種類を示す信号ＲＡＭｔｙｐｅによりアド
レスＡ＜Ｎ．．０＞からロー（上位）アドレスフィール
ドを決定する。ここで、１Ｍビット（２５６ｋｗｏｒｄ
×４ビット）ＤＲＡＭは、ロー／カラム（下位）アドレ
スフィールドが各々９ビットで、４Ｍビット（１Ｍワー
ド×４ビット）ＤＲＡＭは、ロー／カラムアドレスフィ
ールドが各々１０ビットで構成されているので、１Ｍビ
ットＤＲＡＭに比べて４ＭビットＤＲＡＭでは、ローア
ドレスフィールドが１ビットだけ上位アドレス方向にシ
フトすることになる。

【００１２】図１７において、（ａ）は１ＭビットＤＲ
ＡＭを使用する場合のアドレスバスの構成例を、（ｂ）
は４ＭビットＤＲＡＭを使用する場合の構成例をそれぞ
れ示すものである。再び図１６に戻って、５はバンク選
択部であり、Ａ＜Ｎ．．０＞信号の上位アドレスより、
（ｍ＋１）個のバンクのうちの１つを選択する信号ｂａ
ｎｋ＜ｍ．．０＞、及び高速ページモードをサポートす
る場合は各バンクのローアドレスフィールドを比較する
信号ｃｏｍｐ＜ｍ．．０＞をそれぞれ出力する。

【００１３】６はローアドレスとカラムアドレスとを多
重化して信号ＭＡ＜ｎ．．０＞として出力するＭＯＸ
（多重化装置）である。７はローアドレス保持・比較部
であり、高速ページモードの場合にＣＰＵのＤＲＡＭへ
のアクセス毎に、且つ各バンク毎にローアドレスフィー
ルドを比較し、ローアドレスが更新されて保持されてい
るローアドレスの値と異なる場合には、信号ｒｏｗ−ｍ
ｉｓｓ＜ｍ．．０＞を生成してローミスサイクルを発生
させ、バス制御部８から出力される信号ｌａｔｃｈ＜
ｍ．．０＞により、新規ローアドレスをラッチし保持す
る。バス制御部８はＣＰＵ１とＤＲＡＭとの間のデータ
転送及び高速ページモード（ローミスサイクルを含
む）、リフレッシュ等のタイミング制御を行なう。

【００１４】９はシステムクロックＣＬＫを分周してリ
フレッシュを発生させるための信号ｒｅｆｒｅｓｈを生
成するリフレッシュタイマである。１０はＲＡＳ／ＣＡ
Ｓジェネレータであり、バス制御部８より出力されるタ
イミング信号ｓｔａｔｅ−ｃｏｎｔｒｏｌとバンク選択
部５からの信号ｂａｎｋ＜ｍ．．０＞とを入力して、各
ＤＲＡＭバンクを直接制御する信号ＲＡＳ＜ｍ．．０
＞，ＣＡＳ（ｍ．．０＞，ＯＥ及びＷＥをそれぞれ生成
する。

【００１５】

【発明が解決しようとする課題】従来、図１４のＣＰＵ
１とは別体のＤＲＡＭコントローラ２や、図１５のＣＰ
Ｕ１１に内蔵されたＤＲＡＭコントローラ２において
は、ピン数やコスト削減の関係からＤＲＡＭバンクの数
は２〜３個にするのが一般的であった。

【００１６】例えば、図１８に示すように、図１５のＤ
ＲＡＭコントローラ２を内蔵したＣＰＵ１から出力され
る信号ＲＡＳ０，ＣＡＳ０により、標準ＤＲＡＭ（シス
テムを構成するのに最小限必要なメモリ）１１を制御す
るのに対して、信号ＲＡＳ１，ＣＡＳ１はメモリ拡張用
に使用される。この場合、メモリの拡張をＤＲＡＭモジ
ュールやメモリボード等に分けて、数段階に分けて増設
できるように拡張メモリ空間を複数のバンク、即ちＸバ
ンク（０）１２ａ，Ｘバンク（１）１２ｂ，Ｘバンク
（２）１２ｃ，…に分けて制御できるようにするため
に、ＣＰＵ１と拡張メモリとの間に拡張ＤＲＡＭ制御回
路１３を付加する。

【００１７】ＣＰＵ１は拡張メモリ領域の各バンクの状
態（メモリの有無及びメモリサイズ）を検出し、拡張Ｄ
ＲＡＭ制御回路１３に対して、制御するＤＲＡＭチップ
の種類を示す信号ＤＲＡＭｔｙｐｅを出力することによ
り、拡張ＤＲＡＭ制御回路１３は、アドレスバスの上位
アドレスから各バンクの選択を行なう。

【００１８】図１９は、図１８に示すメモリ領域のメモ
リマップの例を示している。但し、この図においてメモ
リマップは標準ＤＲＡＭのサイズを２ＭＢ、拡張メモリ
の増設単位を１ＭＢ宛、或は４ＭＢにして示してある。

【００１９】元来、ＤＲＡＭコントローラ２において
は、１つのＲＡＳ，ＣＡＳ信号では１種類のＤＲＡＭし
か制御できず、図１８に示す拡張メモリ領域の各バン
ク、即ちＸバンク（０）１２ａ，Ｘバンク（１）１２
ｂ，、Ｘバンク（２）１２ｃ，…は総て１ＭＢ単位或は
４ＭＢ単位しか選択することができない。

【００２０】図１９においては、８０００，００００番
地より下位アドレスに標準ＤＲＡＭ（２ＭＢ）を、８０
００，００００番地より上位アドレスを拡張メモリ領域
にそれぞれ割り当てている。各々拡張メモリバンクの開
始アドレスは、１ＭＢのサイズであれば、８０００，０
０００、８０１０，００００、８０２０，００００、…
と１ＭＢ単位に増え、４ＭＢサイズであれば、８００
０，００００、８０４０，００００、８０８０，０００
０、…と４ＭＢ単位に増えていく。拡張メモリ領域に増
設可能なメモリは１種類であり、この拡張メモリの領域
に１ＭＢと４ＭＢのサイズとを混在させることは許され
ない（メモリが無い場合、即ち０ＭＢの場合は許され
る）。

【００２１】図２０は、この拡張メモリ領域のＸバンク
（０）１２ａに４ＭＢ、Ｘバンク（１）１２ｂとＸバン
ク（２）１２ｃに１ＭＢのメモリが増設された場合のメ
モリマップを示している。同図（ａ）はＲＡＭタイプを
１ＭＢとした場合に生じるメモリのオバーラップの発生
状態を示している。即ち、Ｘバンク０の領域がＸバンク
１とＸバンク２を含んでいる。この場合、ＣＰＵ１ａは
８０００，００００〜８００Ｆ，ＦＦＦＦ番地をアクセ
スする場合には問題ないが、８０１０，００００番地よ
りも上位アドレス空間をアクセスする場合は、Ｘバンク
（０）１２ａとＸバンク（１）１２ｂ、或はＸバンク
（０）１２ａとＸバンク（２）１２ｃが同時にアクセス
されデータバスの衝突が生じ、ＤＲＡＭチップやＣＰＵ
１の損傷及び破壊を招いてしまう。

【００２２】また、同図（ｂ）は、ＲＡＭタイプを４Ｍ
Ｂとした場合のメモリマップである。この場合は、Ｘバ
ンク（０）１２ａの４ＭＢの空間のみ正常にアクセスす
ることが可能であり、Ｘバンク（１）１２ｂとＸバンク
（２）１２ｃの１ＭＢ宛の空間は、１ＭＢと４ＭＢとで
はＤＲＡＭチップ構成が異なるので、アクセスする際に
誤動作を生じる。即ち、１ＭＢの空間を１ＭビットＤＲ
ＡＭ×８個で構成し、４ＭＢの空間を４ＭビットＤＲＡ
Ｍ×８個で構成したとすれば、ロー／カラムアドレス幅
が異なるので、ロー／アドレスが変化するような場合に
対応が取れなくなる。

【００２３】また、同図（ｂ）においてはＸバンク
（１）１２ｂは実際には８０４０，００００〜８０４
Ｆ，ＦＦＦＦ番地に物理的に配置されるが、８０５０，
００００〜８０７Ｆ，ＦＦＦＦまで１ＭＢの空間が恰も
存在するかのように取り扱われることになる「Ｘバンク
（２）１２ｃの空間についても同様」。

【００２４】また、図２１に示すように、Ｘバンク
（０）１２ａとＸバンク（２）１２ｃに１ＭＢ、Ｘバン
ク（１）１２ｂに４ＭＢのＤＲＡＭが増設された場合に
おいては、ＲＡＭタイプを４ＭＢとして選択すると、実
際に使用可能な領域が８０４０，００００〜８０７Ｆ，
ＦＦＦＦ番地までの４ＭＢとなり、Ｘバンク（０）１２
ａとＸバンク（１）１２ｂに付加された２ＭＢ分のメモ
リが無駄になってしまう。ＲＡＭタイプを１ＭＢとして
Ｘバンク（０）１２ａとＸバンク（２）１２ｃとを使用
する場合は、図２０の（ａ）と同様な現象が起こり得る
という問題点がある。

【００２５】本発明は、上記事情に鑑みてなされたもの
で、その第１の目的とするところは、異種類のメモリと
隣接するようなメモリで構成される場合において、該メ
モリをアクセスする際に生じるトラブルを回避すること
ができるメモリ制御装置を提供することにある。

【００２６】また、本発明の第２の目的とするところ
は、使用可能なメモリ領域を連続的なメモリ空間として
与えることができるメモリ制御装置を提供することにあ
る。

【００２７】

【課題を解決するための手段】上述した第１の目的を達
成するため本発明の第１発明は、メモリ領域と増設可能
な拡張メモリバンクからなる拡張メモリ領域とを有する
メモリ手段と、該メモリ手段の前記メモリ領域と前記拡
張メモリ領域とを独立して制御するコントローラと、該
コントローラより出力されるアドレス信号と制御信号と
に基づいて前記拡張メモリバンクを選択してアクセスす
る拡張メモリ制御手段とを有するメモリ制御装置におい
て、前記拡張メモリバンクに対して拡張メモリの有無及
びメモリのサイズを含むステータス情報を検出して、該
拡張メモリバンクの使用可能及び使用禁止のいずれかを
選択指示する選択指示手段を有し、前記拡張メモリ制御
手段は、前記選択指示手段によって使用可能と選択指示
された拡張メモリをアクセス可能に構成したことを特徴
とするものである。

【００２８】また、同じ目的を達成する上で、前記拡張
メモリ領域が複数種類のメモリからなる拡張メモリバン
クを有する場合、前記選択指示手段において１種類のメ
モリからなるように該拡張メモリバンクの使用可能及び
使用禁止のいずれかを選択指示することが望ましい。

【００２９】更に、上述した第２の目的を達成するため
本発明の第２発明は、メモリ領域と増設可能な拡張メモ
リバンクからなる拡張メモリ領域とを有するメモリ手段
と、該メモリ手段の前記メモリ領域と前記拡張メモリ領
域とを独立して制御するコントローラと、該コントロー
ラより出力されるアドレス信号と制御信号とに基づいて
前記拡張メモリバンクを選択してアクセスする拡張メモ
リ制御手段とを有するメモリ制御装置において、前記拡
張メモリ領域が複数種類のメモリから構成されている場
合、或は増設された拡張メモリバンクよりも下位アドレ
ス空間に未増設の拡張メモリバンクが存在する場合に、
１種類のメモリからなる該拡張メモリバンクを使用可能
とし、且つ前記未増設の拡張メモリバンクを使用禁止と
し、更に使用禁止とした該拡張メモリバンクをメモリ空
間から削除して、使用可能な該拡張メモリバンクを連続
したメモリアドレス空間に再配置することを指示する再
配置指示手段を有し、前記拡張メモリ制御手段は、前記
再配置指示手段から出力される指示信号に基づいて前記
拡張メモリバンクを制御する如く構成したことを特徴と
するものである。

【００３０】

【作用】請求項１のメモリ制御装置は、選択指示手段に
より拡張メモリバンクに対してのメモリの有無及びメモ
リのサイズを含むステータス情報が検出されて該拡張メ
モリバンクの使用可能及び使用禁止のいずれかが選択指
示され、前記選択指示手段によって使用可能と選択指示
された拡張メモリが拡張メモリ制御手段によりアクセス
可能となる。

【００３１】また、請求項２のメモリ制御装置は、拡張
メモリ領域が複数種類のメモリからなる拡張メモリバン
クを有する場合、選択指示手段において１種類のメモリ
からなるように該拡張メモリバンクの使用可能及び使用
禁止のいずれかが選択指示される。

【００３２】更に請求項３のメモリ制御装置は、拡張メ
モリ領域が複数種類のメモリから構成されている場合、
或は増設された拡張メモリバンクよりも下位アドレス空
間に未増設の拡張メモリバンクが存在する場合に、再配
置指示手段により１種類のメモリからなる該拡張メモリ
バンクを使用可能とし、且つ前記未増設の拡張メモリバ
ンクを使用禁止とし、更に使用禁止とした拡張メモリバ
ンクをメモリ空間から削除して、使用可能な該拡張メモ
リバンクを連続したメモリアドレス空間に再配置するこ
とが指示され、前記再配置指示手段から出力される指示
信号に基づき拡張メモリバンクが拡張メモリ制御手段に
より制御される。

【００３３】

【実施例】以下、本発明の実施例を図１〜図１３に基づ
き説明する。

【００３４】［第１実施例］図１は、本発明の第１実施
例に係るメモリ制御装置のブロック構成図であり、同図
において、２０はＤＲＡＭコントローラ２１を内蔵した
ＣＰＵである。２２はＤＲＡＭによって構成されたメモ
リ手段で、そのメモリ領域は、標準ＤＲＡＭ２３の領域
（標準メモリ領域）と拡張ＤＲＡＭ２４ａ，２４ｂ，２
４ｃ，…の領域（拡張メモリ領域）の２つに分けられて
いる。そして、ＤＲＡＭコントローラ２１により、標準
メモリ領域と拡張メモリ領域とを独立して制御する。

【００３５】標準ＤＲＡＭ２３は、本装置を構成するに
当たって最小限必要とするメモリ容量を持ち、標準で実
装されている。また、拡張ＤＲＡＭ２４ａ，２４ｂ，２
４ｃ，…は、本装置のメモリ容量を増設してシステム性
能を向上するために設けられる複数のメモリバンク、即
ちＸバンク（０）、Ｘバンク（１）、Ｘバンク（２），
…からなる着脱可能なメモリモジュール或はメモリボー
ド等からなり、拡張ＤＲＡＭ制御回路２５によって制御
される。

【００３６】次に、図１の構成におけるメモリ制御装置
の動作を説明する。ＣＰＵ２０はリセット後の初期化時
において、拡張ＤＲＡＭ部の各バンクに増設されたメモ
リの有無及びメモリの種類を各バンクのメモリより出力
されるＲＡＭｓｔａｔｕｓ信号を入力することによって
検出する。このＲＡＭｓｔａｔｕｓ信号は図２に示すよ
うに各バンクにつき３ビットの値を持っており、図３に
示すように各バンクのＲＡＭｓｔａｔｕｓ信号によって
メモリの有無と種類が分かる。

【００３７】ＣＰＵ２０はこれらのＲＡＭｓｔａｔｕｓ
信号を検出した後、最も効率的にメモリを使用できるよ
うに使用するメモリバンクを選択する。ここで、拡張Ｄ
ＲＡＭ領域中のメモリはＣＰＵ２０の信号ＲＡＳ１，Ｃ
ＡＳ１によって制御され、ＤＲＡＭコントローラ２１は
拡張メモリ中の１種類のＤＲＡＭチップを選択可能であ
る。従って、ＣＰＵ２０はこの拡張ＤＲＡＭ領域中の使
用可能なバンクのＤＲＡＭチップのパラメータ；ロー
（Ｒｏｗ）アドレス幅やカラム（ｃｏｌｕｍｎ）アドレ
ス幅等をＤＲＡＭコントローラ２１に設定する。

【００３８】次に、ＣＰＵ２０はこのＤＲＡＭチップの
種類をコードデータＲＡＭタイプ（図４参照）として、
また、拡張ＤＲＡＭ領域；Ｘバンク（０）２４ａ，Ｘバ
ンク（１）２４ｂ，Ｘバンク（２）２４ｃ，…のうち、
どのバンクを有効にするかを指示する信号ＸＢＥＮＶ＜
ｍ．．０＞（括弧内の数字はバンク番号を示す）を出力
する。これらＸＢＥＮＶ信号の値が「１」のとき有効
（アクセス可能）、「０」のとき無効（アクセス不能）
となる。

【００３９】図１において、拡張ＤＲＡＭ制御回路２５
の内部ブロック図を図５に示す。同図においては、拡張
ＤＲＡＭ部のバンク数を４（即ち、図１においてｍ＝
３）として構成している。同図において、２５はＣＰＵ
２０より出力される信号ＲＡＭｔｙｐｅ＜１．．０＞を
図４に示すようにデコードしてメモリサイズの情報を出
力するデコーダである。２６はＣＰＵ２０より出力され
る多重化されたアドレスの上位ビットＡ＜１２．．８＞
うち、２ビットをデコーダ２５より出力されるメモリサ
イズ情報から選択して、バンク選択用アドレス；ＢＡ０
とＢＡ１信号を生成するバンクアドレス選択部である。

【００４０】ＣＰＵ２０より出力されるアドレスバス中
に割り当てられるバンク選択用アドレスのビットとメモ
リサイズ情報との関係を図６に示す。同図（ａ）はメモ
リサイズが２５６ＫＢの場合でローアドレスとカラムア
ドレスにそれぞれ８ビットを必要とし、これらの上位２
ビットＡ＜９．．８＞がバンク選択用アドレスとなる。
また、同図（ｂ）はメモリサイズが１メガバイト、
（ｅ）は４メガバイト、（ｄ）は１６メガバイトの場合
を示している。

【００４１】再び図５に戻って、２７はバンクアドレス
選択部２５より出力されるアドレスＢＡ０，ＢＡ１信号
をデコードし、ローミスサイクル発生時のＲＡＳ１信号
の立ち上がりエッジ（図７における［Ａ］時点）で、こ
のデコードしたデータをラッチしＸＢＫ０〜ＸＢＫ３信
号として出力するデコーダ／ラッチである。２８はリフ
レッシュ検出部であり、ＣＰＵ２０はリフレッシュサイ
クル時には図８に示すようなタイミング信号；ＣＡＳ１
ｔｒｕｅ→ＲＡＳ１ｔｒｕｅ→ＣＡＳ１ｆａｌｓｅ→Ｒ
ＡＳ１ｆａｌｓｅ（ＣＡＳビフォアＲＡＳリフレッシュ
サイクル）を検出してリフレッシュサイクルであること
を示す信号ｒｅｆｒｅｓｈを生成する。

【００４２】２９，３０は拡張ＤＲＡＭ領域の各バン
ク、即ちＸバンク（０）〜（２）２４ａ〜２４ｃのアク
セスを制御する信号ＸＣＡＳ＜３．．０＞，ＸＲＡＳ＜
３．．０＞（括弧内の数字はバンク番号を示す）を生成
するＸＣＡＳジェネレータ及びＸＲＡＳジェネレータで
ある。

【００４３】ここで、ＸＣＡＳジェネレータ２９はＣＰ
Ｕ２０より出力される信号ＸＢＥＮＶ＜３．．０＞によ
って各バンクの使用可或は使用不可を決定し、デコーダ
／ラッチ２７よりローミスサイクル時に生成されるバン
ク選択信号ＢＫ０〜ＢＫ３を入力して、実際にリード／
ライトすべきバンクを選択して信号ＸＣＡＳ＜３．．０
＞の１つを出力する。

【００４４】尚、リフレッシュサイクル時には信号ＸＣ
ＡＳ＜３．．０＞のすべてが信号ＣＡＳ１に基づいて出
力される（図８参照）。

【００４５】また、ＸＲＡＳジェネレータ３０も同様に
有効なバンクをリード／ライト時にＲＡＳ１信号が出力
されると、信号ＸＢＥＮＶ＜３．．０＞の１つを出力で
きるようにし、リフレッシュ時には総てのバンクに対し
て信号ＸＲＡＳ＜３．．０＞を出力する（図８参照）。

【００４６】ＸＣＡＳ＜３．．０＞信号及びＸＲＡＳ＜
３．．０＞信号の論理式を以下に示す： ＸＣＡＳｉ＝！ｒｅｆｒｅｓｈ＆ＸＢＥＮＶｉ＆ＸＢＫｉ＆ＣＡＳ１ ＃ｒｅｆｒｅｓｈ＆ＣＡＳ１ …（１） ＸＲＡＳｉ＝！ｒｅｆｒｅｓｈ＆ＸＢＥＮＶｉ＆ＲＡＳ１ ＃ｒｅｆｒｅｓｈ＆ＲＡＳ１ …（２） ここで、＆は論理積、＃は論理和、！は論理否定、ｉは
バンク番号を示す。

【００４７】図１において、拡張ＤＲＡＭ部の各々バン
クに対して同一のメモリが増設されている場合は、総て
のバンクに対するＸＢＥＮＶ＜ｍ．．０＞信号を「１」
にしてアクセス可能とし、例えば、図１５に示すメモリ
マップとなる。

【００４８】一方、これらのバンクが２種類以上のメモ
リから構成されている場合は、上述したように信号ＸＢ
ＥＮＶ＜ｍ．．０＞で使用するバンクを選択することに
より、上述した従来の問題点を解決できる。

【００４９】図９は、拡張ＤＲＡＭ部のＸバンク（０）
２４ａに１メガビットメモリが、Ｘバンク（１）２４ｂ
に４メガビットメモリが、Ｘバンク（２）２４ｃに１メ
ガビットメモリが増設された場合に、ＣＰＵ２０より信
号ＲＡＭｔｙｐｅ＜ｌ．．０＞とＸＢＥＮＶ＜ｍ．．０
＞とを制御することにより得られるメモリマップを示し
ている。同図（ａ）はＸバンク（２）２４ｃの４Ｍビッ
トメモリをアクセス可能とし、Ｘバンク（０）２４ａと
Ｘバンク（１）２４ｂとをアクセス禁止にした構成であ
り、この場合に信号ＲＡＭｔｙｐｅ＜１．．０＞とＸＢ
ＥＮＶ＜２．．０＞は、 ［ＲＡＭｔｙｐｅ１，ＲＡＭｔｙｐｅ０］＝［１．０］ ［ＸＢＥＮＶ２，ＸＢＥＮＶ１，ＸＢＥＮＶ０＝［０，１，０］ …（３） である。

【００５０】また、同図（ｂ）はＸバンク（０）２４ａ
とＸバンク（２）２４ｃの１メガビットメモリをアクセ
ス可能とし、Ｘバンク（１）２４ｂをアクセス禁止にし
た構成である。この場合の信号ＲＡＭｔｙｐｅ＜１．．
０＞とＸＢＥＮＶ＜２．．０＞は、 ［ＲＡＭｔｙｐｅ１，ＲＡＭｔｙｐｅ０］＝［０，１］ ［ＸＢＥＮＶ２，ＸＢＥＮＶ１，ＸＢＥＮＶ０］＝［１，０，１］ …（４） である。

【００５１】図９に示されるように、２種類以上のメモ
リで構成される場合は、２種類のメモリマップを持つ構
成となるが、メモリ管理プログラム等を作成することに
より、拡張用に増設されたメモリを効率よく使用するこ
とが可能である。

【００５２】［第２実施例］次に、図１０は本発明の第
２実施例に係るメモリ制御装置のブロック構成図であ
り、拡張ＤＲＡＭ部の各バンク、即ちＸバンク（０）２
４ａ，Ｘバンク（１）２４ｂ，Ｘバンク（２）２４ｃ，
…より得られるＲＡＭｓｔａｔｕｓ信号において、メモ
リが存在しないバンク及び２種類以上のメモリが存在す
る場合に使用禁止にするバンクをメモリマップ上から削
除して、標準ＤＲＡＭより上位のメモリ空間を連続的に
アドレッシングする信号ＳＨＩＦＴをＣＰＵ２０から拡
張ＤＲＡＭ制御回路２５へ出力するものである。

【００５３】本実施例での拡張ＤＲＡＭ制御回路２５の
内部構成ブロック図を図１１に示す。同図において、デ
コーダ２５及びバンクアドレス選択部２６、リフレッシ
ュ検出部２８、ＸＲＡＳジェネレータ３０の構成は第１
実施例と同一のものであり、本実施例での説明は省略す
る。２７はＣＰＵ２０から出力される信号ＳＨＩＦＴ、
ＸＢＥＮＶ＜３．．０＞とバンクアドレス選択部２６か
ら出力されるバンク選択用アドレス信号ＢＡ０，ＢＡ１
とから拡張ＤＲＡＭ部の各バンクに対する制御信号ＸＣ
ＡＳ＜３．．０＞の出力を制御するためのバンク選択信
号ＸＢＫ０〜ＸＢＫ３を生成する。

【００５４】尚、このバンク制御部２７の構成を図１２
に示す。同図において、３１ａ，３１ｂ，３１ｃ，３１
ｄは、Ｘバンク（０）制御部、Ｘバンク（１）制御部、
Ｘバンク（２）制御部、Ｘバンク（３）制御部であり、
ＸＢＥＮＶ＜３．．０＞中に設定された使用禁止のバン
クをメモリ空間上から完全に削除し、メモリ領域をシフ
トさせて連続メモリ空間を持たせるように制御するもの
である。これらの各制御部３１ａ〜３１ｄで生成される
信号ＸＡ０〜ＸＡ３の論理式を以下に示す； ＸＡ０＝（ＢＡ＝＝００）＆ＸＢＥＮＶ０ …（５） ＸＡ１＝（ＢＡ＝＝０１）＆ＸＢＥＮＶ０＆ＸＢＥＮＶ１ ＃（ＢＡ＝＝００）＆！ＸＢＥＮＶ０＆ＸＢＥＮＶ１ …（６） ＸＡ２＝（ＢＡ＝＝１０）＆ＸＢＡＮＶ０＆ＸＢＥＮＶ１＆ＸＢＥＮＶ２ ＃（ＢＡ＝＝０１）＆！（ＸＢＥＮＶ０＆ＸＢＥＮＶ１）＆ＸＢＥＮＶ ２ ＃（ＢＡ＝＝００）＆！（ＸＢＥＮＶ０＃ＸＢＥＮＶ１）＆ＸＢＥＮＶ ２ …（７） ＸＡ３＝（ＢＡ＝＝１１）＆ＸＢＥＮＶ０＆ＸＢＥＮＶ１＆ＸＢＥＮＶ２＆Ｘ ＢＥＮＶ３ ＃（ＢＡ＝＝１０）＆！（ＸＢＥＮＶ０＆ＸＢＥＮＶ１＆ＸＢＥＮＶ２ ）＆ＸＢＥＮＶ３ ＃（ＢＡ＝＝０１）＆［！｛ＸＢＥＮＶ０＃（ＸＢＥＮＶ１＆ＸＢＥＮ Ｖ２）｝＃ＸＢＥＮＶ０＆！（ＸＢＥＮＶ１＃ＸＢＥＮＶ２）］＆ＸＢＥＮＶ３ ＃（ＢＡ＝＝００）＆！（ＸＢＥＮＶ０＃ＸＢＥＮＶ１＃ＸＢＥＮＶ２ ）＆ＸＢＥＮＶ３ …（８） ここで、（ＢＡ＝＝ｍｍ）は、ＢＡ１＝ｍ、且つＢＡ＝
ｎのときに１となることを表わしている。

【００５５】また、＆は論理積、＃は論理和、！は論理
否定を示す。

【００５６】上記式（８）において、１行目〜２行目は
全バンクのメモリが使用可能であり、メモリバンクのシ
フトが発生しないことを示している。３行目〜４行目は
Ｘバンク（０）〜（３）の中で１つだけ使用禁止バンク
が存在し、Ｘバンク（３）が１つ分だけ下位メモリ空間
へシフトすることを示している。５行目〜６行目はＸバ
ンク（０）〜（３）の中の２つが使用禁止となり、Ｘバ
ンク（３）が２つ分下位メモリ空間へシフトすることを
示している。

【００５７】尚、上記式（５）〜（７）についても、各
行の論理式の意味は上記式（８）と同様であるから、そ
の説明を省略する。

【００５８】また、図１２中、３２は信号ＢＡ０とＢＡ
１とをデコードして信号ＸＢＥＮＶ＜３．．０＞が
「１」であるバンクを出力するバンク選択部であり、内
部の構成は以下の論理式により表わすことができる； ＸＢ０＝（ＢＡ＝＝００）＆ＸＢＥＮＶ０ …（９） ＸＢ１＝（ＢＡ＝＝０１）＆ＸＢＥＮＶ１ …（１０） ＸＢ２＝（ＢＡ＝＝１０）＆ＸＢＥＮＶ２ …（１１） ＸＢ３＝（ＢＡ＝＝１１）＆ＸＢＥＮＶ３ …（１２） １５はＳＨＩＦＴ入力が「１」である場合には、Ｘバン
ク制御部３１ａ〜３１ｄから出力される信号ＸＡ０〜Ｘ
Ａ３を選択し、ＳＨＩＦＴ入力が「０」である場合に
は、バンク選択部３２から出力される信号ＸＢ０〜ＸＢ
３を選択し、信号ＲＡＳ１の立ち上がりエッジ（図７の
［Ａ］）でこれら選択された信号をラッチし、信号ＸＢ
Ｋ０〜ＸＢＫ３としてＸＣＡＳジェネレータ２９へ出力
する。即ち、 ＸＢＫｉ：＝ＸＡｉ＆ＳＨＩＦＴ＃ＸＢｉ＆！ＳＨＩＦＴ …（１３） となる。

【００５９】ここで、ｉはバンク番号、：は信号ＲＡＳ
１の立ち上がりでラッチされることを示す。

【００６０】また、図１１におけるＸＣＡＳジェネレー
タ２９は以下の論理式で構成される； ＸＣＡＳｉ＝ＸＢＫｉ＆！ｒｅｆｒｅｓｈ＆ＣＡＳ１ ＃ｒｅｆｒｅｓｈ＆ＣＡＳ１ …（１４） 図１３は、上述した第１実施例と同様に、拡張ＤＲＡＭ
部のＸバンク０に１ＭＢメモリが、Ｘバンク（１）２４
ｂに４ＭＢメモリが、Ｘバンク（２）２４ｃに１ＭＢメ
モリが増設された場合に、ＣＰＵ２０よりＳＨＩＦＴを
「１」にして使用禁止としたバンクをメモリ空間から削
除し、使用可能なバンクを標準ＤＲＡＭ領域に対して連
続メモリ空間をはるようにシフトさせたものである。

【００６１】同図（ａ）はＸバンク（１）２４ａの４Ｍ
Ｂを使用可能とした場合、同図（ｂ）はＸバンク（０）
２４ａとＸバンク（２）２４ｃの各々の１ＭＢを使用可
能とした場合の例を示している。信号ＲＡＭｔｙｐｅ＜
１．．０＞とＸＢＥＮＶ＜２．．０＞は上記式（９）と
同じである。

【００６２】尚、ＳＨＩＦＴを「０」にした場合は、使
用禁止のバンクがあってもバンク自体のシフトは行なわ
ないので、図９のメモリマップに示す通りとなる。

【００６３】図１２中、３３はセレクタ／ラッチであ
る。

【００６４】なお、上述の各実施例においてはＤＲＡＭ
を用いた場合で説明したが、ＳＲＡＭを用いても良いこ
とは云うまでもない。

【００６５】

【発明の効果】以上説明したように本発明のメモリ制御
装置によれば、拡張ＲＡＭ部の各バンクより得られるス
テータス情報から、メモリサイズ（或はＲＡＭチップ）
の異なる複数種類のメモリが存在する場合に使用可能／
使用禁止とする選択信号により、使用禁止としたバンク
に対しては、いかなるリード／ライト動作も禁止される
ので、従来この部分へのアクセス時に生じていた不都合
を回避できる。

【００６６】また、使用禁止としたバンクを使用する際
は、該バンクのメモリタイプ等を設定し直して、先に使
用可能としたバンクを使用禁止にすることにより補助的
に使用できるので、メモリを効率的に使用することがで
きる。

【００６７】更に、前記ステータス情報から使用禁止と
するバンクをメモリ空間より削除して、この削除するバ
ンクよりも上位のアドレス空間に割り当てられているバ
ンクを下位アドレス空間へシフトして制御することによ
り、使用可能なメモリバンクを連続的なアドレス空間と
して自動的に再配置でき、効率的なメモリ利用とアクセ
ス制御が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るメモリ制御装置のブ
ロック構成図である。

【図２】ＲＡＭステータスのビット構成を示す図であ
る。

【図３】ＲＡＭステータスとメモリサイズとの関係を示
す図である。

【図４】ＲＡＭタイプとメモリサイズとの関係を示す図
である。

【図５】図１の装置における拡張ＤＲＡＭ制御回路のブ
ロック構成図である。

【図６】メモリサイズとアドレスバスとの関係を示す図
である。

【図７】ローミスサイクルのタイミング図である。

【図８】リフレッシュサイクルのタイミング図である。

【図９】図１の装置におけるメモリマップの例を示す図
である。

【図１０】本発明の第２実施例に係るメモリ制御装置の
ブロック構成図である。

【図１１】図１０の装置における拡張ＤＲＡＭ制御回路
のブロック構成図である。

【図１２】図１１におけるバンク制御部のブロック構成
図である。

【図１３】図１０の装置におけるメモリマップの例を示
す図である。

【図１４】従来のメモリ制御装置のブロック構成図であ
る。

【図１５】別の従来のメモリ制御装置のブロック構成図
である。

【図１６】図１４及び図１５の装置におけるＤＲＡＭコ
ントローラのブロック構成図である。

【図１７】ＤＲＡＭチップの種類とアドレスバスの占有
状態を示す図である。

【図１８】更に別の従来のメモリ制御装置のブロック構
成図である。

【図１９】図１８の装置におけるメモリマップの例を示
す図である。

【図２０】図１８の装置におけるメモリマップの例を示
す図である。

【図２１】図１８の装置におけるメモリマップの例を示
す図である。

【符号の説明】

２０ 選択指示手段（ＣＰＵ） ２１ コントローラ（ＤＲＡＭコントローラ） ２２ メモリ手段 ２３ 標準メモリ領域（標準ＤＲＡＭ） ２４ａ〜２４ｃ 拡張メモリ領域（拡張メモリバンク） ２５ 拡張メモリ制御手段（拡張ＤＲＡＭ制御回路） ３１ａ〜３１ｄ 再配置指示手段（Ｘバンク制御部）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリ領域と増設可能な拡張メモリバン
   クからなる拡張メモリ領域とを有するメモリ手段と、該
   メモリ手段の前記メモリ領域と前記拡張メモリ領域とを
   独立して制御するコントローラと、該コントローラより
   出力されるアドレス信号と制御信号とに基づいて前記拡
   張メモリバンクを選択してアクセスする拡張メモリ制御
   手段とを有するメモリ制御装置において、前記拡張メモ
   リバンクに対して拡張メモリの有無及びメモリのサイズ
   を含むステータス情報を検出して、該拡張メモリバンク
   の使用可能及び使用禁止のいずれかを選択指示する選択
   指示手段を有し、前記拡張メモリ制御手段は、前記選択
   指示手段によって使用可能と選択指示された拡張メモリ
   をアクセス可能に構成したことを特徴とするメモリ制御
   装置。
2. 【請求項２】 前記拡張メモリ領域が複数種類のメモリ
   からなる拡張メモリバンクを有する場合、前記選択指示
   手段において１種類のメモリからなるように該拡張メモ
   リバンクの使用可能及び使用禁止のいずれかを選択指示
   することを特徴とする請求項１記載のメモリ制御装置
3. 【請求項３】 メモリ領域と増設可能な拡張メモリバン
   クからなる拡張メモリ領域とを有するメモリ手段と、該
   メモリ手段の前記メモリ領域と前記拡張メモリ領域とを
   独立して制御するコントローラと、該コントローラより
   出力されるアドレス信号と制御信号とに基づいて前記拡
   張メモリバンクを選択してアクセスする拡張メモリ制御
   手段とを有するメモリ制御装置において、前記拡張メモ
   リ領域が複数種類のメモリから構成されている場合、或
   は増設された拡張メモリバンクよりも下位アドレス空間
   に未増設の拡張メモリバンクが存在する場合に、１種類
   のメモリからなる該拡張メモリバンクを使用可能とし、
   且つ前記未増設の拡張メモリバンクを使用禁止とし、更
   に使用禁止とした該拡張メモリバンクをメモリ空間から
   削除して、使用可能な該拡張メモリバンクを連続したメ
   モリアドレス空間に再配置することを指示する再配置指
   示手段を有し、前記拡張メモリ制御手段は、前記再配置
   指示手段から出力される指示信号に基づいて前記拡張メ
   モリバンクを制御する如く構成したことを特徴とするメ
   モリ制御装置。