JPH05236031A - Data transmission system - Google Patents

Data transmission system

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JPH05236031A
JPH05236031A JP32150391A JP32150391A JPH05236031A JP H05236031 A JPH05236031 A JP H05236031A JP 32150391 A JP32150391 A JP 32150391A JP 32150391 A JP32150391 A JP 32150391A JP H05236031 A JPH05236031 A JP H05236031A
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JP
Japan
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circuit
carrier signal
data
digital data
signal
Prior art date
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Withdrawn
Application number
JP32150391A
Other languages
Japanese (ja)
Inventor
Kazuo Takasugi
和夫 高杉
Yosuke Katayama
洋介 片山
Takashi Takeuchi
隆 竹内
Toshiatsu Iegi
俊温 家木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
N T T DATA TSUSHIN KK
Maxell Holdings Ltd
NTT Data Corp
Original Assignee
N T T DATA TSUSHIN KK
NTT Data Communications Systems Corp
Hitachi Maxell Ltd
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Filing date
Publication date
Application filed by N T T DATA TSUSHIN KK, NTT Data Communications Systems Corp, Hitachi Maxell Ltd filed Critical N T T DATA TSUSHIN KK
Publication of JPH05236031A publication Critical patent/JPH05236031A/en
Priority to US08/325,643 priority Critical patent/US5418353A/en
Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To form a data demodulation circuit to be a simple circuit suitable for circuit integration. CONSTITUTION:Let a time width of 1/2 period of a carrier signal at a border between bits '1' and '0' of digital data (shown in figure (a)) be 2T being twice a time width T of 1/2 period before modulation (shown in figure (b)). When digital data are demodulated from the carrier signal as above, at first, the carrier signal is waveform-shaped (shown in figure (c)) to detect 1/2 period whose time width is 2T and to form an edge pulse (shown in figure (d)) and data whose level is inverted at the edge pulse are generated (shown in figure (e)). The data are digital data to be demodulated by the carrier signal (shown in figure (b)).

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、非接触型ICカード等
の非接触型情報媒体を使用するシステムなどに用いて好
適なデータ伝送方式に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission system suitable for use in a system using a non-contact type information medium such as a non-contact type IC card.

【0002】[0002]

【従来の技術】送、受信装置間を無線でデータ伝送する
場合、高周波のキャリア信号を用い、このキャリア信号
をディジタルデータで変調して伝送する。近年注目され
るようになってきた非接触型ICカードを用いるICカ
ードシステムにおいても、非接触型ICカードとリーダ
ライタとに設けられているコイルを磁気結合することに
より、これら間のデータ伝送路が形成されるようにした
ものであるから、これら間のデータ伝送もディジタルデ
ータでキャリア信号を変調することによって行なわれ
る。
2. Description of the Related Art When data is transmitted wirelessly between a transmitter and a receiver, a high frequency carrier signal is used, and this carrier signal is modulated by digital data and transmitted. Even in an IC card system using a non-contact type IC card, which has been receiving attention in recent years, a coil provided in the non-contact type IC card and a reader / writer are magnetically coupled to each other so that a data transmission path therebetween is formed. The data transmission between them is also performed by modulating a carrier signal with digital data.

【0003】以下、非接触型ICカードを用いたICカ
ードシステムの一例を図13により説明する。但し、同
図において、1は外部インターフェイス、2はリーダラ
イタ、3は非接触型ICカード、4はデータ処理回路、
5は変調回路、6はドライブ回路、7は結合コイル、8
は受信回路、9はクロック発生回路、10は結合コイ
ル、11は整流回路、12は電源回路、13は送信回
路、14は受信回路、15はクロック生成回路、16は
データ処理回路、17はリセット発生回路、18はメモ
リである。
An example of an IC card system using a non-contact type IC card will be described below with reference to FIG. However, in the figure, 1 is an external interface, 2 is a reader / writer, 3 is a contactless IC card, 4 is a data processing circuit,
5 is a modulation circuit, 6 is a drive circuit, 7 is a coupling coil, 8
Is a receiving circuit, 9 is a clock generating circuit, 10 is a coupling coil, 11 is a rectifying circuit, 12 is a power circuit, 13 is a transmitting circuit, 14 is a receiving circuit, 15 is a clock generating circuit, 16 is a data processing circuit, and 17 is reset. The generation circuit, 18 is a memory.

【0004】リーダライタ2から非接触型ICカード
(以下、単にICカードという)3にデータを送る場合
には、ホスト(図示せず)等から外部インターフェイス
1を介してデータがリーダライタ2に供給される。リー
ダライタ2においては、このデータが、クロック発生回
路9からのクロックで動作するデータ処理回路4で処理
された後、変調回路5に供給され、クロック発生回路9
からの高周波のクロック信号をキャリア信号として変調
する。変調されたキャリア信号(以下、変調キャリア信
号という)はドライブ回路6を介して結合コイル7に供
給される。
When data is sent from the reader / writer 2 to a non-contact type IC card (hereinafter, simply referred to as an IC card) 3, the data is supplied to the reader / writer 2 from a host (not shown) or the like via an external interface 1. To be done. In the reader / writer 2, this data is processed by the data processing circuit 4 which operates with the clock from the clock generation circuit 9, and then supplied to the modulation circuit 5 to be supplied to the clock generation circuit 9
The high-frequency clock signal from is modulated as a carrier signal. The modulated carrier signal (hereinafter referred to as the modulated carrier signal) is supplied to the coupling coil 7 via the drive circuit 6.

【0005】このとき、ICカード3はリーダライタ2
に装着されており、リーダライタ2の結合コイル7とI
Cカード3の結合コイル10とが磁気結合されている。
At this time, the IC card 3 is the reader / writer 2
Is attached to the reader / writer 2 and the coupling coil 7 and I
The coupling coil 10 of the C card 3 is magnetically coupled.

【0006】そこで、ICカード3では、結合コイル
7,10を介して変調キャリア信号が供給される。この
変調キャリア信号は整流回路11で整流され、電源回路
12に供給されてICカード3の各部に必要な電源電圧
が生成される。また、整流回路11の出力信号は受信回
路14とクロック生成回路15とに供給され、データが
復調されるとともにクロックが生成される。復調された
データは、クロック生成回路15からのクロックやリセ
ット発生回路17からのリセット信号等によって動作す
るデータ処理回路16で処理された後、メモリ18に書
き込まれる。
Therefore, the IC card 3 is supplied with the modulated carrier signal via the coupling coils 7 and 10. This modulated carrier signal is rectified by the rectifier circuit 11 and supplied to the power supply circuit 12 to generate a power supply voltage required for each part of the IC card 3. Further, the output signal of the rectifying circuit 11 is supplied to the receiving circuit 14 and the clock generating circuit 15, where the data is demodulated and the clock is generated. The demodulated data is processed by the data processing circuit 16 which operates by the clock from the clock generation circuit 15 and the reset signal from the reset generation circuit 17, and then written in the memory 18.

【0007】ICカード3からリーダライタ2にデータ
が送られる場合には、リーダライタ2において、変調回
路5から無変調のキャリア信号が出力され、ドライブ回
路6、結合コイル7,10を介してICカード3に供給
される。ICカード3では、上記と同様、このキャリア
信号は整流回路11で整流されて電源回路12に供給さ
れ、所定の電源電圧が生成される。また、クロック生成
回路15で整流回路11の出力信号からクロックが生成
される。これにより、データ処理回路16が動作する。
When data is sent from the IC card 3 to the reader / writer 2, an unmodulated carrier signal is output from the modulation circuit 5 in the reader / writer 2, and the IC is passed through the drive circuit 6 and the coupling coils 7 and 10. It is supplied to the card 3. In the IC card 3, similarly to the above, this carrier signal is rectified by the rectifier circuit 11 and supplied to the power supply circuit 12 to generate a predetermined power supply voltage. Further, the clock generation circuit 15 generates a clock from the output signal of the rectification circuit 11. As a result, the data processing circuit 16 operates.

【0008】一方、メモリ18から読み出されたデータ
は、CPU等からするデータ処理回路16で処理された
後、送信回路13に供給される。送信回路13は例えば
負荷抵抗とスイッチとからなり、このスイッチがデータ
の“1”,“0”ビットに応じてオン、オフする。
On the other hand, the data read from the memory 18 is supplied to the transmission circuit 13 after being processed by the data processing circuit 16 such as a CPU. The transmission circuit 13 is composed of, for example, a load resistor and a switch, and this switch turns on and off according to "1" and "0" bits of data.

【0009】リーダライタ2においては、送信回路13
のスイッチがオン、オフすると、結合コイル7の両端子
からこの結合コイル7側をみた負荷が変動し、これに応
じて結合コイル7に流れるキャリア電流の振幅が変動す
る。即ち、このキャリア電流は送信回路13に供給され
るデータによって振幅変調される。この振幅変調された
キャリア電流は受信回路8で検出され、データが復調さ
れる。このデータは、データ処理回路4で処理された
後、外部インターフェイス1からホスト等に送られる。
In the reader / writer 2, the transmission circuit 13
When the switch is turned on and off, the load seen from both terminals of the coupling coil 7 on the coupling coil 7 side varies, and the amplitude of the carrier current flowing through the coupling coil 7 varies accordingly. That is, this carrier current is amplitude-modulated by the data supplied to the transmission circuit 13. This amplitude-modulated carrier current is detected by the receiving circuit 8 and data is demodulated. This data is processed by the data processing circuit 4 and then sent from the external interface 1 to the host or the like.

【0010】[0010]

【発明が解決しようとする課題】上記のようなICカー
ドシステムにおいては、ICカード3において、リーダ
ライタ2から送られるキャリア信号から電源電圧を生成
するものであるから、安定な電源電圧を得るためには、
このキャリア信号の振幅が一定であることが好ましい。
そこで、リーダライタ2からICカード3にデータを送
る場合、変調回路5の変調方式を周波数変調方式や位相
変調方式等のキャリア信号の振幅を一定とする変調方式
とすれば、かかるデータ伝送において、ICカード3に
供給されるキャリア信号の振幅を一定とすることができ
る。
In the IC card system as described above, since the power supply voltage is generated from the carrier signal sent from the reader / writer 2 in the IC card 3, in order to obtain a stable power supply voltage. Has
It is preferable that the carrier signal has a constant amplitude.
Therefore, when data is sent from the reader / writer 2 to the IC card 3, if the modulation method of the modulation circuit 5 is a modulation method such as a frequency modulation method or a phase modulation method that keeps the amplitude of the carrier signal constant, in such data transmission, The amplitude of the carrier signal supplied to the IC card 3 can be made constant.

【0011】ところで、このようにディジタルデータで
周波数変調もしくは位相変調されたキャリア信号を復調
するために、従来、PLL(フェーズ・ロックド・ルー
プ)が用いられるのが一般的であった。周波数変調され
たキャリア信号の場合、PLLのローパスフィルタから
復調されたディジタルデータが得られ、位相変調された
キャリア信号の場合、発振回路の発振周波数をキャリア
周波数の2倍とし、その出力信号の2分周信号とキャリ
ア信号との位相比較回路から復調されたディジタルデー
タが得られる。
By the way, in order to demodulate a carrier signal frequency-modulated or phase-modulated by digital data in this way, a PLL (Phase Locked Loop) is generally used conventionally. In the case of a frequency-modulated carrier signal, demodulated digital data is obtained from the PLL low-pass filter, and in the case of a phase-modulated carrier signal, the oscillation frequency of the oscillation circuit is set to twice the carrier frequency and 2 Demodulated digital data is obtained from the phase comparison circuit of the divided signal and the carrier signal.

【0012】しかし、かかるPLLを非接触型ICカー
ドに組み込んでIC化する場合、そのローパスフィルタ
等によってIC回路が大型、かつ高価なものとなり、好
ましいものではなかった。
However, when such a PLL is incorporated into a non-contact type IC card to be integrated into an IC, the IC circuit becomes large and expensive due to its low-pass filter, which is not preferable.

【0013】本発明の目的は、かかる問題を解消し、簡
単かつ安価な手段でもって変調キャリア信号からディジ
タルデータを復調可能とするデータ伝送方式を提供する
ことにある。
An object of the present invention is to solve the above problems and provide a data transmission system capable of demodulating digital data from a modulated carrier signal by a simple and inexpensive means.

【0014】[0014]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ディジタルデータの“1”,“0”ビッ
トの境界でキャリア信号の周期を無変調時よりも拡げ
る。
In order to achieve the above object, the present invention widens the period of a carrier signal at the boundary between "1" and "0" bits of digital data as compared with the case of no modulation.

【0015】[0015]

【作用】キャリア信号の周期を判定し、その周期が他の
期間よりも長いとき、ディジタルデータの“1”,
“0”ビットの境界と判定する。かかる周期の判定手段
としては、キャリア信号の無変調時の周期よりも長く、
拡げられた該周期よりも短かい時定数の再トリガマルチ
バイブレータ等簡単な構成の回路を用いることができ
る。
When the cycle of the carrier signal is judged and the cycle is longer than other periods, "1" of digital data,
Judge as the boundary of "0" bits. As a means for determining such a cycle, the cycle is longer than the cycle when the carrier signal is not modulated,
A circuit having a simple structure such as a retrigger multivibrator having a time constant shorter than the expanded period can be used.

【0016】[0016]

【実施例】以下、本発明の実施例を図面によって説明す
る。図1は本発明によるデータ伝送方式の一実施例を示
す説明図である。この実施例を図13に示したICカー
ドシステムに適用した場合について説明すると、データ
処理回路4から出力される図1(a)に示すディジタル
データに対し、変調回路5からは図1(b)に示す変調
キャリア信号が出力される。この変調キャリア信号は、
変調前の1/2周期をTとすると、ディジタルデータ
(図1(a))の“1”,“0”ビットの境界で1/2
周期が変調前の1/2周期の2倍、即ち、2Tに拡げら
れる。ここでは、ディジタルデータのかかる境界から1
サイクル分1/2周期が2Tに拡張されている。変調キ
ャリア信号のこの部分以外では、1/2周期が変調前の
長さTに保たれる。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is an explanatory diagram showing an embodiment of a data transmission system according to the present invention. When this embodiment is applied to the IC card system shown in FIG. 13, the digital data shown in FIG. 1A output from the data processing circuit 4 will be compared with the digital data shown in FIG. The modulated carrier signal shown in is output. This modulated carrier signal is
Assuming that the half cycle before modulation is T, it is 1/2 at the boundary between the "1" and "0" bits of the digital data (Fig. 1 (a)).
The period is expanded to twice the half period before modulation, that is, 2T. Here, 1 from the boundary of digital data
The 1/2 cycle of the cycle is expanded to 2T. Except for this part of the modulated carrier signal, 1/2 period is kept at the length T before modulation.

【0017】このような変調を行なう変調回路5の一具
体例を図2に示す。但し、19は2分周回路、20はセ
レクタであり、図1に対応する部分には同一符号をつけ
ている。
FIG. 2 shows a specific example of the modulation circuit 5 that performs such modulation. However, 19 is a frequency-dividing circuit, 20 is a selector, and parts corresponding to those in FIG.

【0018】同図において、クロック発生回路9から出
力される1/2周期がTと一定のクロックはセレクタ2
0に供給されるとともに、2分周回路19で分周されて
1/2周期が2Tのクロックとなり、セレクタ20に供
給される。一方、データ処理回路4からは、図1(a)
に示すディジタルデータの“1”,“0”ビットの境界
毎に、クロック発生回路9から出力されるクロックの2
周期4Tの幅のセレクト信号が出力される。セレクタ2
0は通常クロック発生回路9からのクロックを選択する
が、データ処理回路4からセレクト信号が供給される
と、その信号期間2分周回路19の出力クロックを選択
する。これにより、セレクタ20からは図1(a)に示
す変調キャリア信号が得られる。
In the figure, a clock having a constant 1/2 cycle T output from the clock generation circuit 9 is a selector 2
While being supplied to 0, the frequency is divided by the divide-by-2 circuit 19 to become a clock having a 1/2 cycle of 2T, which is supplied to the selector 20. On the other hand, from the data processing circuit 4, FIG.
2 of the clock output from the clock generation circuit 9 at each boundary of "1" and "0" bits of the digital data shown in
A select signal having a width of cycle 4T is output. Selector 2
Although 0 normally selects the clock from the clock generation circuit 9, when the select signal is supplied from the data processing circuit 4, the output clock of the signal period divide-by-2 circuit 19 is selected. As a result, the modulated carrier signal shown in FIG. 1A is obtained from the selector 20.

【0019】かかる変調キャリア信号は、図13におい
て、ドライブ回路6、結合コイル7,10を介して非接
触型ICカード3に供給される。非接触型ICカード3
では、整流回路11で整流された後、受信回路14に供
給され、ディジタルデータに復調されるが、この復調動
作を図1によって説明する。
The modulated carrier signal is supplied to the non-contact type IC card 3 via the drive circuit 6 and the coupling coils 7 and 10 in FIG. Non-contact type IC card 3
Then, after being rectified by the rectifying circuit 11, it is supplied to the receiving circuit 14 and demodulated into digital data. This demodulating operation will be described with reference to FIG.

【0020】図1(b)に示す変調キャリア信号が整流
回路11で整流されて受信回路14に供給され、まず、
この変調キャリア信号が波形成形される。この波形成形
された変調キャリア信号を図1(c)に示すが、ここで
は、簡単な波形で図示するために、図1(b)の波形を
直接波形成形したように示している。
The modulated carrier signal shown in FIG. 1 (b) is rectified by the rectifier circuit 11 and supplied to the receiver circuit 14.
This modulated carrier signal is waveform shaped. This waveform-shaped modulated carrier signal is shown in FIG. 1C, but here, in order to show a simple waveform, the waveform in FIG. 1B is shown as being directly waveform-shaped.

【0021】次に、図1(c)に示す変調キャリア信号
の各1/2周期の時間長を検出し、その1/2周期が2
Tのとき、図1(d)に示すように、パルス(以下、エ
ッジパルスという)を発生させる。ここでは、変調キャ
リア信号で2Tの1/2周期が2回続くので、エッジパ
ルスは2回続けて発生する。そして、エッジパルスが2
回続けて発生したとき図1(e)に示すようにレベルが
反転するデータを形成する。このデータが変調キャリア
信号(図1(b))から復調されてディジタルデータで
ある。
Next, the time length of each 1/2 cycle of the modulated carrier signal shown in FIG. 1 (c) is detected, and the 1/2 cycle is 2
At the time of T, as shown in FIG. 1D, a pulse (hereinafter referred to as an edge pulse) is generated. Here, since the 1/2 carrier period of 2T continues twice in the modulated carrier signal, the edge pulse is generated twice in succession. And the edge pulse is 2
When it occurs consecutively, the data whose level is inverted is formed as shown in FIG. This data is demodulated from the modulated carrier signal (FIG. 1 (b)) to be digital data.

【0022】以上の復調動作をなす復調回路の一具体例
を図3に示す。但し、21は波形成形回路、22は再ト
リガマルチバイブレータ、23はデータ形成回路であ
る。
FIG. 3 shows a specific example of a demodulation circuit that performs the above demodulation operation. However, 21 is a waveform shaping circuit, 22 is a retrigger multivibrator, and 23 is a data forming circuit.

【0023】同図において、波形成形回路21では図1
(c)に示した変調キャリア信号が形成される。再トリ
ガマルチバイブレータ22は時定数TMがT<TM<2
Tに設定され、図1(c)に示した変調キャリア信号の
各エッジでトリガされる。再トリガマルチバイブレータ
22は、上記の時定数TMを有しているから、図1
(d)で示すエッジパルスを出力する。続けて発生する
2つのエッジパルスの時間間隔は2Tである。
Referring to FIG. 1, the waveform shaping circuit 21 shown in FIG.
The modulated carrier signal shown in (c) is formed. The retrigger multivibrator 22 has a time constant TM of T <TM <2.
It is set to T and triggered on each edge of the modulated carrier signal shown in FIG. Since the retrigger multivibrator 22 has the time constant TM described above,
The edge pulse shown in (d) is output. The time interval between two edge pulses that are successively generated is 2T.

【0024】データ形成回路23は、2T間隔でエッジ
パルスが供給されたとき、レベル反転するデータを形成
する。かかるデータ形成回路23としては、例えばエッ
ジパルスを2Tだけ遅延する遅延回路と、入力されるエ
ッジパルスと遅延回路で遅延されたエッジパルスとが一
致したときトリガパルスを発生するアンドゲートと、こ
のトリガパルスでトリガされるT型フリップフロップ回
路とで構成することができる。
The data forming circuit 23 forms the data whose level is inverted when the edge pulse is supplied at intervals of 2T. Examples of the data forming circuit 23 include a delay circuit that delays an edge pulse by 2T, an AND gate that generates a trigger pulse when the input edge pulse and the edge pulse delayed by the delay circuit match, and this trigger. And a pulse-triggered T-type flip-flop circuit.

【0025】以上のように、復調回路としては、PLL
を用いることなく、簡単でかつIC化に適した回路構成
のものを用いることができる。また、変調回路としても
同様である。
As described above, the PLL is used as the demodulation circuit.
It is possible to use a circuit having a simple circuit configuration suitable for IC without using. The same applies to the modulation circuit.

【0026】なお、ディジタルデータを図1(b)に示
すようなキャリア信号として伝送する場合には、初期ビ
ットとして“0”もしくは“1”ビットの予め決められ
たビットを伝送し、また、データ形成回路23では、こ
の初期ビットに合わせて初期状態を設定する。これによ
り、常に正しくディジタルデータが復調される。
When digital data is transmitted as a carrier signal as shown in FIG. 1B, a predetermined bit of "0" or "1" is transmitted as an initial bit, and the data is transmitted. The forming circuit 23 sets the initial state according to the initial bit. As a result, the digital data is always demodulated correctly.

【0027】上記実施例では、ディジタルデータの
“1”,“0”の境界でキャリア信号の1サイクル分の
時間幅を2倍としたが、図4に示すように、1/2サイ
クル分を時間幅伸長するようにしてもよい。但し、図4
(a),(b),(c),(d),(e)の信号は図1
(a),(b),(c),(d),(e)の信号に夫々
対応する。この場合には、変調回路としては、基本構成
は図2と同様であるが、2分周回路19の代りに反転回
路を用い、また、データ処理回路4から出力されるセレ
ト信号はクロック発生回路9からのクロックの1周期2
Tに等しいパルス幅とする。
In the above embodiment, the time width for one cycle of the carrier signal is doubled at the boundary between "1" and "0" of the digital data, but as shown in FIG. The time width may be extended. However, FIG.
The signals of (a), (b), (c), (d) and (e) are shown in FIG.
These correspond to the signals (a), (b), (c), (d), and (e), respectively. In this case, as the modulation circuit, the basic configuration is the same as that of FIG. 2, but an inverting circuit is used instead of the divide-by-2 circuit 19, and the select signal output from the data processing circuit 4 is a clock generation circuit. 1 cycle 2 of the clock from 9
The pulse width is equal to T.

【0028】かかる変調キャリア信号の復調は図1に示
した実施例と同様になされるが、エッジパルスは、図4
(d)に示すように、単発で発生する。このために、図
3に示すような復調回路を用いる場合、データ形成回路
23としてはT型フリップフロップ回路を用いることが
でき、これによって、図4(e)に示すように、元のデ
ィジタルデータが得られる。
Demodulation of such a modulated carrier signal is performed in the same manner as in the embodiment shown in FIG. 1, but the edge pulse is shown in FIG.
As shown in (d), it occurs once. For this reason, when the demodulation circuit as shown in FIG. 3 is used, a T-type flip-flop circuit can be used as the data forming circuit 23, and as a result, as shown in FIG. Is obtained.

【0029】以上のようにして、この実施例において
も、図1に示した実施例と同様の効果が得られる。
As described above, also in this embodiment, the same effect as that of the embodiment shown in FIG. 1 can be obtained.

【0030】図5は本発明によるデータ伝送方式のデー
タ復調をより容易化しうるさらに他の実施例を示す説明
図である。この実施例は、ディジタルデータの“1”,
“0”ビットの境界で所定期間変調キャリア信号を一定
レベルに保持され、このレベルは“0”ビットから
“1”ビットに移るとき逆に“1”ビットから“0”ビ
ットに移るときとで異ならせるものである。図5におい
ては、変調キャリア信号は、ディジタルデータの“0”
ビットと“1”ビットとで位相が180°異なるように
位相変調されており、さらに、レベルが一定に保持され
る上記所定期間を、変調キャリア信号の周期をT′とし
て、2T′の時間長として、そのレベルを“0”ビット
から“1”ビットに移るときには“L”(低レベル)、
逆に“1”ビットから“0”ビットに移るときには
“H”(高レベル)としている。
FIG. 5 is an explanatory view showing still another embodiment capable of facilitating the data demodulation of the data transmission system according to the present invention. In this embodiment, digital data "1",
The modulated carrier signal is held at a constant level for a predetermined period at the boundary of the "0" bit, and this level is changed when the "0" bit shifts to the "1" bit and when the "1" bit shifts to the "0" bit. It is different. In FIG. 5, the modulated carrier signal is digital data “0”.
The bit and the "1" bit are phase-modulated so that the phases are different by 180 °, and the predetermined period in which the level is held constant is 2T ', where T'is the period of the modulated carrier signal. As the level shifts from “0” bit to “1” bit, “L” (low level),
On the contrary, it is set to "H" (high level) when shifting from "1" bit to "0" bit.

【0031】かかる変調キャリア信号においても、ディ
ジタルデータの“0”,“1”ビットの境界で、“L”
または“H”の期間では、通常部の周期がT′であるの
に対し、2T′に拡大している。
Also in such a modulated carrier signal, "L" is generated at the boundary between "0" and "1" bits of digital data.
Alternatively, in the period of "H", the period of the normal portion is T ', while it is expanded to 2T'.

【0032】かかるディジタルデータを受信する側で
は、レベルが一定となる2T′の時間長の期間のレベル
を検出することにより、ディジタルデータを復調するこ
とができる。この実施例では、かかる2T′の時間長の
期間のレベルによって“0”,“1”ビットが判別でき
るため、変調キャリア信号の位相変調は利用していない
が、このように変調キャノア信号をディジタルデータで
位相変調しておけば、位相復調回路を用いた受信部でも
ディジタルデータの復調が可能となる。
On the side that receives the digital data, the digital data can be demodulated by detecting the level during the period of 2T 'in which the level is constant. In this embodiment, since the "0" and "1" bits can be discriminated by the level of such a time length period of 2T ', the phase modulation of the modulated carrier signal is not used. If the data is phase-modulated, the receiving section using the phase demodulation circuit can demodulate the digital data.

【0033】図6はかかる変調キャリアを生成する変調
回路の一具体例を示すブロック図であって、24,25
はD−FF(D型フリップフロップ回路、27〜29は
インバータ、30,31はアンドゲート、32はオア回
路、33はEX−OR排他的オア回路、34はアンドゲ
ード、35はD−FF)であり、図13に対応する部分
には同一符号をつけている。
FIG. 6 is a block diagram showing a concrete example of a modulation circuit for generating such a modulation carrier.
Is a D-FF (D-type flip-flop circuit, 27 to 29 are inverters, 30 and 31 are AND gates, 32 is an OR circuit, 33 is an EX-OR exclusive OR circuit, 34 is an AND gate, and 35 is a D-FF). Therefore, the parts corresponding to those in FIG. 13 are designated by the same reference numerals.

【0034】また、図7は図6の各部の信号を示すもの
であって、図6に対応する信号には同一符号をつけてい
る。
FIG. 7 shows the signals of the respective parts of FIG. 6, and the signals corresponding to those of FIG. 6 are designated by the same reference numerals.

【0035】この具体例は図13の変調回路5としたも
のであって、図6において、データ処理回路4(図1
3)からのディジタルデータDATAはD−FF24の
D入力となり、クロック発生回路9(図13)からの周
期T′のクロックφの立上りエッジでラッチされる。従
って、D−FF24からは、図7に示すように、クロッ
クφに位相同期したディジタルデータDATA′が得ら
れる。
This concrete example is the modulation circuit 5 of FIG. 13, and in FIG. 6, the data processing circuit 4 (FIG. 1) is used.
The digital data DATA from 3) becomes the D input of the D-FF 24 and is latched at the rising edge of the clock φ of the period T'from the clock generation circuit 9 (FIG. 13). Therefore, as shown in FIG. 7, the D-FF 24 obtains the digital data DATA 'which is in phase with the clock φ.

【0036】D−FF24からのディジタルデータDA
TA′は、D−FF25において、クロックφの立上り
エッジでラッチされる。これにより、このD−FF25
からは、ディジタルデータDATA′よりもクロックφ
の1周期分遅れたディジタルデータが出力される。この
ディジタルデータはディジタルデータDATA′ととも
にEX−OR回路33に供給される。これにより、EX
−OR回路33からは、ディジタルデータDATA′の
エッジ毎に、クロックφの1周期長の“L”のエッジパ
ルスEGが得られる。
Digital data DA from the D-FF 24
TA 'is latched in the D-FF 25 at the rising edge of the clock φ. As a result, this D-FF25
From the clock φ rather than the digital data DATA '
The digital data delayed by one cycle is output. This digital data is supplied to the EX-OR circuit 33 together with the digital data DATA '. This allows EX
From the -OR circuit 33, an "L" edge pulse EG having one cycle length of the clock φ is obtained for each edge of the digital data DATA '.

【0037】一方、D−FF24から出力されるディジ
タルデータDATA′は、アンドゲート30に供給され
るとともに、インバータ28で反転されてアンドゲート
31に供給される。また、クロックφも、アンドゲート
31に供給されるとともに、インバータ29で反転され
てアンドゲート30に供給される。従って、アンドゲー
ド30では、ディジタルデータ30がクロックφの反転
をクロックφ(−)でサンプリングされ、アンドゲート
31では、ディジタルデータ30の反転データがクロッ
クφでサンプリングされる。アンドゲート30,31の
出力はオア回路32で加算される。
On the other hand, the digital data DATA 'output from the D-FF 24 is supplied to the AND gate 30, and also inverted by the inverter 28 and supplied to the AND gate 31. The clock φ is also supplied to the AND gate 31 and also inverted by the inverter 29 and supplied to the AND gate 30. Therefore, in the AND gate 30, the digital data 30 is sampled with the clock φ (−) inversion of the clock φ, and in the AND gate 31, the inverted data of the digital data 30 is sampled with the clock φ. The outputs of the AND gates 30 and 31 are added by the OR circuit 32.

【0038】いま、ディジタルデータDATA′の
“H”期間が“0”ビット、“L”期間が“1”ビット
とすると、アンドゲート30はディジタルデータDAT
A′の“0”ビットを反転クロックφ(−)でサンプリ
ングし、アンドゲート31はディジタルデータの“1”
ビットをクロックφでサンプリングしたことになる。従
って、オア回路32からは、ディジタルデータDAT
A′の“0”ビットと“1”ビットとで位相が180°
異なる変調信号が得られる。この位相の反転時点はディ
ジタルデータDATA′の“0”,“1”ビットの境界
となる。従って、このオア回路32の出力信号はいわゆ
るPSK(フェーズ・シフト・キーイング)信号であ
る。
If the "H" period of the digital data DATA 'is "0" bit and the "L" period is "1" bit, the AND gate 30 outputs the digital data DAT.
The "0" bit of A'is sampled by the inverted clock φ (-), and the AND gate 31 sets the digital data to "1".
This means that the bits are sampled with the clock φ. Therefore, the OR circuit 32 outputs the digital data DAT.
The phase is 180 ° between the "0" bit and the "1" bit of A '.
Different modulated signals are obtained. The point of time when this phase is inverted is the boundary between the "0" and "1" bits of the digital data DATA '. Therefore, the output signal of the OR circuit 32 is a so-called PSK (phase shift keying) signal.

【0039】クロック発生回路9(図13)からは、ク
ロックφの2倍の周波数のクロック2φも供給される。
このクロック2φは立上りエッジがクロックφの立下り
エッジと同期しており、インバータ27で反転される。
インバータ27から出力される反転クロック2φ(−)
は、EX−OR回路33からのエッジパルスEGととも
にアンドゲート34に供給され、このエッジパルスEG
のパルス期間の反転クロック2φ(−)が除かれる。
The clock 2φ having a frequency twice that of the clock φ is also supplied from the clock generation circuit 9 (FIG. 13).
The rising edge of the clock 2φ is synchronized with the falling edge of the clock φ and is inverted by the inverter 27.
Inverted clock 2φ (−) output from the inverter 27
Are supplied to the AND gate 34 together with the edge pulse EG from the EX-OR circuit 33.
The inverted clock 2φ (−) in the pulse period of 1 is excluded.

【0040】D−FF35はオア回路32からのPSK
信号をD入力とし、アンドゲート34からのクロック2
φ(−)′の立上りエッジでサンプルホールドする。こ
れにより、D−FF35のQ端子からは、図5で説明し
た変調キャリア信号M−PSKが得られる。
The D-FF 35 is the PSK from the OR circuit 32.
Clock 2 from AND gate 34 with signal as D input
Sample and hold at the rising edge of φ (-) '. As a result, the modulated carrier signal M-PSK described in FIG. 5 is obtained from the Q terminal of the D-FF 35.

【0041】なお、D−FF35のQ(−)端子からは
この変調キャリア信号M−PSK信号の反転信号が出力
され、これと変調キャリア信号M−PSKとがドライバ
6に供給される。ドライバ6では、これら信号によって
別々のスイッチがオン、オフし、これにより、変調キャ
リア信号M−PSKの電流がコイル7に流れることにな
る。
An inverted signal of the modulation carrier signal M-PSK signal is output from the Q (-) terminal of the D-FF 35, and this and the modulation carrier signal M-PSK are supplied to the driver 6. In the driver 6, these signals turn on and off different switches, whereby the current of the modulated carrier signal M-PSK flows in the coil 7.

【0042】次に、図5に示した変調キャリア信号の復
調について説明する。図8は復調回路の一具体例の一部
を示す図であって、36,37は遅延回路、38,39
はアンドゲートである。
Next, demodulation of the modulated carrier signal shown in FIG. 5 will be described. FIG. 8 is a diagram showing a part of a concrete example of the demodulation circuit, in which 36 and 37 are delay circuits and 38 and 39.
Is an AND gate.

【0043】同図において、ここでは、遅延回路とアン
ドゲートからなる回路が2個直列接続されているものと
する。図5に示した変調キャリア信号Aは、アンドゲー
ト38に供給されるとともに、遅延回路36でtDだけ
遅延されてアンドゲート38に供給される。図示するよ
うな回路構成の場合、この遅延回路tDは、 0<tD<T′/2 に設定される。従って、アンドゲート38からは、変調
キャリア信号Aよりも立上りエッジがtDだけ遅れ、立
下りエッジは変調キャリア信号Aと一致した信号Bが得
られる。この信号Bは、各“H”期間が変調キャリア信
号よりもτDだけ短かくなる。
In this figure, it is assumed here that two circuits consisting of a delay circuit and an AND gate are connected in series. The modulated carrier signal A shown in FIG. 5 is supplied to the AND gate 38, delayed by tD in the delay circuit 36, and supplied to the AND gate 38. In the case of the circuit configuration shown in the figure, the delay circuit tD is set to 0 <tD <T '/ 2. Therefore, the AND gate 38 obtains the signal B in which the rising edge is delayed from the modulated carrier signal A by tD and the falling edge is the same as the modulated carrier signal A. In this signal B, each “H” period is shorter than the modulated carrier signal by τD.

【0044】アンドゲート38の出力信号Bはアンドゲ
ート39に供給されるとともに、遅延回路37でtD′
だけ遅延されたアンドゲート39に供給される。この遅
延回路37の遅延量tD′は、 T′/2−tD<tD′<T′/2+tD に設定される。これによると、アンドゲート38の出力
信号Bのうちの時間幅が(T′/2−τD)以下の
“H”部分は除かれてしまう。
The output signal B of the AND gate 38 is supplied to the AND gate 39, and the delay circuit 37 outputs tD '.
Is supplied to the AND gate 39 delayed by only. The delay amount tD 'of the delay circuit 37 is set to T' / 2-tD <tD '<T' / 2 + tD. According to this, the "H" portion of the output signal B of the AND gate 38 having a time width of (T '/ 2-? D) or less is excluded.

【0045】そこで、いま、図9(a)に示すように、
変調キャリア信号Aのうちの時間τT′だけ“H”とな
る部分(ディジタルデータが“1”ビットから“0”ビ
ットに移る部分)についてみると、遅延回路36の出力
信号は図9(b)に示すようになり、従って、アンドゲ
ート38の出力信号Bは図9(c)に示すようになる。
そこで、遅延回路37の出力信号は図9(d)に示すよ
うになり、この結果、アンドゲート39からは、図9
(e)に示すように、2T′の“H”期間の信号が得ら
れる。即ち、アンドゲート39の出力信号は、変調キャ
ャリア信号Aのディジタルデータが“1”ビットから
“0”ビットに移ったタイミングを表わす。
Therefore, as shown in FIG. 9A,
Looking at the portion of the modulated carrier signal A which becomes "H" for the time τT '(the portion where the digital data changes from "1" bit to "0" bit), the output signal of the delay circuit 36 is shown in FIG. 9 (b). Therefore, the output signal B of the AND gate 38 becomes as shown in FIG. 9 (c).
Therefore, the output signal of the delay circuit 37 becomes as shown in FIG. 9D, and as a result, the AND gate 39 outputs the signal shown in FIG.
As shown in (e), a signal of 2T '"H" period is obtained. That is, the output signal of the AND gate 39 represents the timing when the digital data of the modulated carrier signal A shifts from "1" bit to "0" bit.

【0046】ディジタルデータが“0”ビットから
“1”ビットに移るときの2T′の“L”期間では、図
8に示す手段では信号が得られない。これを可能とする
ためには、図8と同一構成の手段を設け、これの入力と
して変調キャリア信号を反転したものとすればよい。か
かる手段の出力信号によってフリップフロップ回路をリ
セットし、図8の出力信号でのこのフリップフロップ回
路をセットすることにより、元のディジタルデータが得
られる。
No signal can be obtained by the means shown in FIG. 8 during the 2T '"L" period when the digital data changes from the "0" bit to the "1" bit. In order to make this possible, it suffices to provide means having the same configuration as in FIG. 8 and invert the modulated carrier signal as the input thereof. The original digital data is obtained by resetting the flip-flop circuit by the output signal of such means and setting this flip-flop circuit at the output signal of FIG.

【0047】いま、図8に示すような遅延回路とアンド
ゲートからなる回路をn段従続接続し、これら遅延回路
の遅延量の合計をTDとすると、変調キャリア信号の
“1”,“0”ビット部分(T′/2周期部分)が除か
れ、かつ“1”,“0”ビットの境界の2T′期間部分
が必ず残るためには、 T′/2<TD<2T′ であればよい。そこで、総遅延量TDを変調キャリア信
号の周期T′に設定しようとした場合、そのバラツキは
−50%〜+100%の範囲で許容されることになる。
Now, assuming that a circuit consisting of a delay circuit and an AND gate as shown in FIG. 8 is connected in cascade in n stages and the total delay amount of these delay circuits is TD, "1" and "0" of the modulated carrier signal are obtained. If "T '/ 2 <TD <2T' is satisfied in order to remove the" bit portion (T '/ 2 period portion) and to always leave the 2T' period portion at the boundary between "1" and "0" bits. Good. Therefore, when trying to set the total delay amount TD to the period T'of the modulated carrier signal, the variation is allowed within the range of -50% to + 100%.

【0048】“1”,“0”ビットの境界部をT′の時
間幅とした場合には、 T′/2<TD<T′ となり、TD=2/3×T′とすると、そのバラツキは
−25%〜+50%で許容されるが、2T′の時間幅と
したときよりも許容範囲が狭くなる。一般に、“1”,
“0”ビットの境界での信号の時間幅を大きくすればす
る程総遅延量TDのバラツキの許容範囲は大きくなる。
この場合、“1”,“0”ビットでの変調部分の位相は
180°異ならなければならないことから、“1”,
“0”ビットの境界での信号の時間幅は変調キャリア信
号の周期T′の整数倍でなければならない。
When the boundary between "1" and "0" bits is the time width of T ', T' / 2 <TD <T ', and TD = 2/3 × T'. Is allowed between -25% and + 50%, but the allowable range is narrower than when the time width is 2T '. Generally, "1",
The larger the time width of the signal at the boundary of "0" bits, the larger the allowable range of the variation of the total delay amount TD.
In this case, since the phases of the modulation parts at the "1" and "0" bits must be different by 180 °, "1",
The time width of the signal at the boundary of "0" bits must be an integral multiple of the period T'of the modulated carrier signal.

【0049】一方、この“1”,“0”ビットの境界で
の信号の時間幅を大きくとると、この信号は一定レベル
であるから、変調キャリア信号のこの部分で長い期間直
流成分が存在することになる。このため、かかる変調キ
ャリア信号をリーダライタ、ICカード間で伝送する
と、コイルを介して伝送するため、この直流成分が送ら
れず、その部分で大きく変調キャリア信号の中心レベル
が変動して歪みが生ずる。このために、“1”,“0”
ビットの境界での信号の時間幅を余り長くすることがで
きず、上記総遅延量TDのバラツキの許容範囲からみ
て、2T′にすることが適当である。
On the other hand, when the time width of the signal at the boundary between the "1" and "0" bits is set to be large, this signal has a constant level, so that the DC component exists for a long period in this portion of the modulated carrier signal. It will be. Therefore, when such a modulated carrier signal is transmitted between the reader / writer and the IC card, this direct current component is not transmitted because it is transmitted via the coil, and the central level of the modulated carrier signal fluctuates greatly in that portion, causing distortion. Occurs. For this reason, "1", "0"
The time width of the signal at the bit boundary cannot be made too long, and it is suitable to set it to 2T 'in view of the allowable range of the variation of the total delay amount TD.

【0050】図10は図5に示した変調キャリア信号の
復調手段の他の具体例を示すブロック図であって、40
〜43は遅延回路、44,45はアンドゲート、46は
SR−FF(セット・リセット型フリップフロップ回
路)である。
FIG. 10 is a block diagram showing another concrete example of the demodulation means for the modulated carrier signal shown in FIG.
˜43 are delay circuits, 44 and 45 are AND gates, and 46 is SR-FF (set / reset type flip-flop circuit).

【0051】図8にした具体例は、“1”,“0”ビッ
トの境界での“H”,“L”の信号毎に設けるものであ
ったが、図10に示す具体例は、遅延回路を共用してこ
れら“H”,“L”の信号を検出できるようにしたもの
である。ここでは、4個の遅延回路が用いられている
が、2個以上であれば任意でよい。
The specific example shown in FIG. 8 is provided for each "H" and "L" signal at the boundary between "1" and "0" bits, but the specific example shown in FIG. The circuit is shared so that these "H" and "L" signals can be detected. Although four delay circuits are used here, any number may be used as long as it is two or more.

【0052】図5に示した変調キャリア信号Aは、直接
アンドゲート44に、また、反転されてアンドゲート4
5に夫々供給されるとともに、遅延回路40〜43で順
次時間tDずつ遅延される。これら遅延回路40〜43
の出力信号は直接アンドゲート44に供給され、また、
夫々反転されてアンドゲート45に供給される。
The modulated carrier signal A shown in FIG. 5 is directly supplied to the AND gate 44, and also inverted to the AND gate 4.
5 and the delay circuits 40 to 43 sequentially delay the time tD. These delay circuits 40 to 43
Output signal is directly supplied to the AND gate 44, and
Each is inverted and supplied to the AND gate 45.

【0053】遅延回路40〜43の遅延量tDを適宜設
定することにより、図8に示した具体例と同様にして、
アンドゲート44から変調キャリア信号Aにおける
“1”,“0”ビットの境界での“H”の信号が検出さ
れ、アンドゲート45から同様に“L”の信号が検出さ
れる。SR−FF46はアンドゲート44の出力信号に
よってセットされ、アンドゲート45の出力信号にょっ
てリセットされる。これにより、SR−FF46のQ端
子からは、変調キャリア信号Aから復調されたディジタ
ルデータが出力されることになる。
By appropriately setting the delay amount tD of the delay circuits 40 to 43, in the same manner as the specific example shown in FIG.
The AND gate 44 detects the "H" signal at the boundary between the "1" and "0" bits in the modulated carrier signal A, and the AND gate 45 similarly detects the "L" signal. The SR-FF 46 is set by the output signal of the AND gate 44 and reset by the output signal of the AND gate 45. As a result, digital data demodulated from the modulated carrier signal A is output from the Q terminal of the SR-FF46.

【0054】なお、遅延回路40〜43の遅延量は互い
に異なるものであってもよく、夫々をアンドゲート4
4,45から変調キャリア信号の“1”,“0”の境界
だの信号が得られるように設定すればよい。いずれにし
ても、遅延回路40〜43の総遅延量のバラツキの許容
範囲は上記のようになる。
Note that the delay amounts of the delay circuits 40 to 43 may be different from each other, and each of them may be connected to the AND gate 4.
It may be set so that a signal at the boundary between "1" and "0" of the modulated carrier signal can be obtained from 4, 45. In any case, the allowable range of variations in the total delay amount of the delay circuits 40 to 43 is as described above.

【0055】図11は図5にした変調キャリア信号の復
調手段のさらに他の実施例を示すブロック図であって、
47,48は電流源、49はコンデンサ、50はアン
プ、51はLPFである。
FIG. 11 is a block diagram showing still another embodiment of the demodulation means for the modulated carrier signal shown in FIG.
47 and 48 are current sources, 49 is a capacitor, 50 is an amplifier, and 51 is an LPF.

【0056】同図において、電流源47は変調キャリア
信号“H”期間でオンし、電流源48はその“L”期間
でオンする。変調キャリアAの“H”期間では、電流源
47からコンデンサ49に充電電流が流れてその充電電
圧が高くなり、変調キャリアAの“H”期間では、コン
デンサ49から電流源48に放電電流が流れてその充電
電圧が低くなる。
In the figure, the current source 47 is turned on during the modulated carrier signal "H" period, and the current source 48 is turned on during the "L" period. During the “H” period of the modulation carrier A, the charging current flows from the current source 47 to the capacitor 49 to increase the charging voltage, and during the “H” period of the modulation carrier A, the discharging current flows from the capacitor 49 to the current source 48. The charging voltage becomes low.

【0057】そこで、図12(a)に示す変調キャリア
信号Aが入力されると、図12(b)に示すように、
“1”,“0”ビットのT′周期の期間では、T′/2
期間単位でコンデンサ49が交互に充放電するから、コ
ンデンサ49の充電電圧はこのT′/2期間の周期で変
化するが、“1”ビットから“0”ビットに移る境界で
の“H”の2T′期間では、コンデンサ49の充電電圧
は大きく上昇し、また、“0”ビットから“1”ビット
に移る境界での“L”の2T′期間では、コンデンサ4
9の充電電圧は大きく下降する。従って、コンデンサ4
9の充電電圧を、アンプ50で増幅した後、LPF51
に供給して高周波成分を除去することにより、図12
(c)に示すように、“1”ビットで“L”,“0”ビ
ット“H”となる元のディジタルデータが得られる。
Then, when the modulated carrier signal A shown in FIG. 12 (a) is input, as shown in FIG. 12 (b),
In the period of T'cycle of "1" and "0" bits, T '/ 2
Since the capacitor 49 is alternately charged and discharged for each period, the charging voltage of the capacitor 49 changes in the cycle of this T '/ 2 period, but the "H" level at the boundary from "1" bit to "0" bit is changed. In the 2T 'period, the charging voltage of the capacitor 49 rises significantly, and in the "L"2T' period at the boundary where the "0" bit shifts to the "1" bit, the capacitor 4 is charged.
The charging voltage of 9 drops sharply. Therefore, the capacitor 4
After amplifying the charging voltage of 9 with the amplifier 50, the LPF 51
12 to remove the high frequency component,
As shown in (c), the original digital data having "L" at "1" bit and "H" at "0" bit is obtained.

【0058】以上のように、図5に示した変調キャリア
信号に対しても、PLLを用いることなく、簡単でかつ
IC化に適した回路構成のものを用いることができる。
As described above, even for the modulated carrier signal shown in FIG. 5, a circuit having a simple and suitable circuit configuration can be used without using a PLL.

【0059】なお、図5に示した実施例では、変調キャ
リア信号は、“1”,“0”ビットで異なる位相とする
PSK変調されたものとしたが、この実施例では、これ
ら“1”,“0”ビットの境界での信号のレベルで
“0”,“1”ビットを判別できるから、必ずしもPS
K変調を用いる必要がない。但し、この場合には、変調
キャリア信号の位相は一定であるから、“1”,“0”
ビットの境界での信号の時間幅は、 NT′+T′/2(但し、N=1,2,3……) となる。この場合も、図8、図10及び図11に示した
手段によってディジタルデータの復調が可能であり、上
記のように、図8、図10での遅延回路の総遅延量のバ
ラツキの許容範囲、伝送される変調キャリア信号の歪み
などを考慮して、“1”,“0”ビットの境界の信号の
時間幅を3T′/2(N=1)とするのが適当である。
In the embodiment shown in FIG. 5, the modulated carrier signal is PSK-modulated with different phases by "1" and "0" bits, but in this embodiment, these "1" s are used. , "0" and "1" bits can be discriminated by the level of the signal at the boundary of "0" bits.
There is no need to use K modulation. However, in this case, since the phase of the modulated carrier signal is constant, "1", "0"
The time width of the signal at the bit boundary is NT '+ T' / 2 (where N = 1, 2, 3 ...). Also in this case, the digital data can be demodulated by the means shown in FIGS. 8, 10 and 11, and as described above, the allowable range of variation in the total delay amount of the delay circuits in FIGS. Considering the distortion of the modulated carrier signal to be transmitted, it is appropriate to set the time width of the signal at the boundary between "1" and "0" bits to 3T '/ 2 (N = 1).

【0060】以上、本発明の実施例を説明したが、本発
明はこれら実施例のみに限定されるものではない。例え
ば、上記実施例はICカードシステムに適用したもので
あったが、本発明はICカードシステム以外のシステム
にも適用可能であることはいうまでもない。また、キャ
リア信号の1/2周期の拡張時間幅を変調前の2倍とし
たが、これに限るものではない。
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments. For example, although the above embodiment is applied to the IC card system, it goes without saying that the present invention is also applicable to systems other than the IC card system. Further, the extension time width of 1/2 cycle of the carrier signal is twice as wide as before the modulation, but the invention is not limited to this.

【0061】また、上記実施例では、カード型の非接触
型情報媒体を例として説明したが、ペンダント型あるい
はコイン型情報媒体においても良好に適用できる。
In the above embodiment, the card-type non-contact type information medium has been described as an example, but the present invention is also applicable to a pendant-type or coin-type information medium.

【0062】[0062]

【発明の効果】以上説明したように、本発明によれば、
復調回路として、簡単でかつIC化に適した回路構成の
ものとすることができる。
As described above, according to the present invention,
The demodulation circuit can have a simple circuit configuration suitable for being integrated into an IC.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明によるデータ伝送方式の一実施例を示す
説明図である。
FIG. 1 is an explanatory diagram showing an embodiment of a data transmission system according to the present invention.

【図2】図1に示した実施例のための変調回路の一具体
例を示すブロック図である。
FIG. 2 is a block diagram showing a specific example of a modulation circuit for the embodiment shown in FIG.

【図3】図1に示した実施例のための復調回路の一具体
例を示すブロック図である。
FIG. 3 is a block diagram showing a specific example of a demodulation circuit for the embodiment shown in FIG.

【図4】本発明によるデータ伝送方式の他の実施例を示
す説明図である。
FIG. 4 is an explanatory diagram showing another embodiment of the data transmission system according to the present invention.

【図5】本発明によるデータ伝送方式の他の実施例を示
す説明図である。
FIG. 5 is an explanatory diagram showing another embodiment of the data transmission system according to the present invention.

【図6】図5に示した実施例のための変調回路の一具体
例を示すブロック図である。
FIG. 6 is a block diagram showing a specific example of a modulation circuit for the embodiment shown in FIG.

【図7】図6の各部の信号を示す波形図である。FIG. 7 is a waveform diagram showing signals of respective parts in FIG.

【図8】図5に示した実施例のための復調回路の一具体
例を示すブロック図である。
8 is a block diagram showing a specific example of a demodulation circuit for the embodiment shown in FIG.

【図9】図8に示した具体例の動作を示すタイミング図
である。
9 is a timing chart showing the operation of the specific example shown in FIG.

【図10】図5に示した実施例のための復調回路の他の
具体例を示すブロック図である。
10 is a block diagram showing another specific example of the demodulation circuit for the embodiment shown in FIG.

【図11】図5に示した実施例のための復調回路のさら
に他の具体例を示すブロック図である。
11 is a block diagram showing still another specific example of the demodulation circuit for the embodiment shown in FIG.

【図12】図11の各部の信号を示す波形図である。FIG. 12 is a waveform diagram showing signals of respective parts of FIG.

【図13】非接触型ICカードによるICカードシステ
ムの例を示すブロック図である。
FIG. 13 is a block diagram showing an example of an IC card system using a non-contact type IC card.

【符号の説明】[Explanation of symbols]

2 リーダライタ 3 非接触型ICカード 5 変調回路 7,10 結合コイル 14 受信回路 T 復調前のキャリア信号の1/2周期の時間幅 T´ 復調前のキャリア信号の1周期の時間幅 2 reader / writer 3 non-contact type IC card 5 modulation circuit 7, 10 coupling coil 14 receiving circuit T half cycle time width of carrier signal before demodulation T ′ one cycle time width of carrier signal before demodulation

フロントページの続き (72)発明者 竹内 隆 東京都港区虎ノ門一丁目26番5号 エヌ・ ティ・ティ・データ通信株式会社内 (72)発明者 家木 俊温 東京都港区虎ノ門一丁目26番5号 エヌ・ ティ・ティ・データ通信株式会社内Front page continuation (72) Inventor Takashi Takeuchi 1-26-5 Toranomon, Minato-ku, Tokyo NTT Data Communications Corp. (72) Inventor Toshion Ieki 1-26 Toranomon, Minato-ku, Tokyo No. 5 NTT DATA Communications Corporation

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 “1”,“0”ビットからなるディジタ
ルデータでキャリア信号を変調して伝送するものであっ
て、 該キャリア信号は、該ディジタルデータの“1”,
“0”ビットの境界で変調され、該境界での周期が他の
部分での周期よりも拡大されていることを特徴とするデ
ータ伝送方式。
1. A carrier signal is modulated and transmitted by digital data consisting of "1" and "0" bits, wherein the carrier signal is "1",
A data transmission method characterized in that modulation is performed at a boundary of "0" bits, and a cycle at the boundary is made longer than a cycle at other portions.
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