JPH05235334A - Field-effect transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は電界効果トランジスタの
構造に関するものであり、さらに具体的には、ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）ＬＳＩを構成するｐ型チャネルＭＯＳ電界効果トラ
ンジスタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a field effect transistor, and more specifically, MOS.
(Metal Oxide Semiconductor
r) The present invention relates to a p-type channel MOS field effect transistor which constitutes an LSI.
【０００２】[0002]
【従来の技術】従来技術によるｐ型チャネルのＭＯＳ電
界効果トランジスタの構造断面図を図６に示す。図６に
おいて、１はｎ型シリコン基板、２はｐ+ 拡散層のソー
ス領域、３はｐ+ 拡散層のドレイン領域、４はゲート電
極、５はゲート酸化膜、６はチャネルである。このトラ
ンジスタはゲート電極４への電圧印加の有無により、ソ
ース領域２とドレイン領域３間に電流が流れる状態また
は流れない状態を作り、スイッチング素子として用いて
いる。ソース領域２に対してドレイン領域３に負の電圧
（ドレイン電圧）を印加した状態で、ゲート電極４に負
の電圧（ゲート電圧）を印加する。あるしきい値電圧
（ＶT ）以上のゲート電圧になるとゲート酸化膜５の直
下にホールが誘起され、チャネル６が形成される。する
と、ソース領域２からチャネル６を通じてドレイン領域
３にホールが流れてドレイン電流となりトランジスタは
ＯＮ状態となる。ゲート電圧がしきい値電圧以下の場合
にはチャネル６が形成されないため、ソース領域２とド
レイン領域３間に電流が流れず、トランジスタはＯＦＦ
状態となる。2. Description of the Related Art FIG. 6 shows a sectional view of the structure of a p-channel MOS field effect transistor according to the prior art. 6, 1 is an n-type silicon substrate, the source region of 2 p + diffusion layer, the p + drain region of the diffusion layer 3, 4 is a gate electrode, 5 denotes a gate oxide film, 6 is the channel. This transistor is used as a switching element by making a state in which a current flows or a state in which no current flows between the source region 2 and the drain region 3 depending on whether or not a voltage is applied to the gate electrode 4. A negative voltage (gate voltage) is applied to the gate electrode 4 while a negative voltage (drain voltage) is applied to the drain region 3 with respect to the source region 2. When the gate voltage exceeds a certain threshold voltage (V T ), holes are induced immediately below the gate oxide film 5 and a channel 6 is formed. Then, holes flow from the source region 2 to the drain region 3 through the channel 6 to generate a drain current, and the transistor is turned on. When the gate voltage is lower than the threshold voltage, the channel 6 is not formed, so that no current flows between the source region 2 and the drain region 3 and the transistor is turned off.
It becomes a state.
【０００３】以上のＯＮ／ＯＦＦ状態での、図６のａ−
ａ’間の切断面に沿った深さ方向のエネルギーバンド図
を図７（ａ）（ｂ）に示す。図７において、７と１０は
各々ゲート電極とｎ型シリコン基板のフェルミ準位
ＥF 、８と１１は伝導帯下端準位ＥC 、９と１２は価電
子帯上準位ＥV 、１３はチャネル、１４はチャネル内の
正孔である。図７（ａ）はゲート電圧ＶG ＝０ＶのＯＦ
Ｆ状態、図７（ｂ）は｜ＶG ｜＞｜ＶT ｜のＯＮ状態で
ある。図７（ｂ）のようにゲート電極４にしきい値電圧
ＶT 以上のゲート電圧を印加すると、ｎ型シリコン基板
１の表面でバンドが曲げられ、ゲート酸化膜５の直下に
ホール１４が誘起されてチャネル１３が形成される。こ
の結果、図６でソース領域２とドレイン領域３間に電圧
が印加されると、形成されたチャネル６を通じてホール
がソース領域２からドレイン領域３に流れる。In the above ON / OFF state, a- in FIG.
Energy band diagrams in the depth direction along the cutting plane between a ′ are shown in FIGS. In FIG. 7, 7 and 10 are Fermi levels E F of the gate electrode and the n-type silicon substrate, 8 and 11 are conduction band lower levels E C , 9 and 12 are valence band upper levels E V , and 13 are A channel, 14 is a hole in the channel. FIG. 7A shows an OF having a gate voltage V G = 0V.
In the F state, FIG. 7B shows the ON state of | V G |> | V T |. When a gate voltage higher than the threshold voltage V T is applied to the gate electrode 4 as shown in FIG. 7B, the band is bent on the surface of the n-type silicon substrate 1 and a hole 14 is induced just below the gate oxide film 5. Channel 13 is formed. As a result, when a voltage is applied between the source region 2 and the drain region 3 in FIG. 6, holes flow from the source region 2 to the drain region 3 through the formed channel 6.
【０００４】他の従来技術によるｐ型チャネルＭＯＳト
ランジスタの構造断面図を図８に示す。２１はｎ型シリ
コン基板、２２はソース領域、２３はドレイン領域、２
４はゲート電極、２５はゲート酸化膜、２６はシリコン
層、２７はシリコン・ゲルマニウム（ＳｉＧｅ）層であ
る。この種の電界効果トランジスタは例えば、Ｓ．Ｓｕ
ｂｂａｎｎａ等のＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｓ
ｙｍｐ．Ｄｉｇｅｓｔ，ｐｐ．１０３−１０４，１９９
１に記載されている。この構造ではＳｉＧｅ中での正孔
の移動度がＳｉ中よりも大きいことを利用しており、シ
リコン層の表面チャネルの他にＳｉＧｅ層に高移動度の
正孔からなるチャネルを形成して、全体としてより大き
なドライバビリティ（ドレイン電流，相互コンダクタン
ス）を得ようとするものである。上述の文献によれば、
図８の構造では、図６の従来構造に比べて約７０％の相
互コンダクタンスの増加が観測されており、より高性能
なＬＳＩを構成することが可能である。図８の電界効果
トランジスタの動作方法は図６のものと同一である。FIG. 8 shows a sectional view of the structure of a p-channel MOS transistor according to another conventional technique. 21 is an n-type silicon substrate, 22 is a source region, 23 is a drain region, 2
Reference numeral 4 is a gate electrode, 25 is a gate oxide film, 26 is a silicon layer, and 27 is a silicon-germanium (SiGe) layer. This kind of field effect transistor is disclosed, for example, by S. Su
bbanna and other VLSI Technology S
ymp. Digest, pp. 103-104,199
1 is described. This structure utilizes the fact that the mobility of holes in SiGe is higher than that in Si. Therefore, in addition to the surface channel of the silicon layer, a channel composed of holes with high mobility is formed in the SiGe layer, The overall goal is to obtain greater drivability (drain current, mutual conductance). According to the above mentioned literature,
In the structure of FIG. 8, an increase in transconductance of about 70% is observed as compared with the conventional structure of FIG. 6, and it is possible to configure a higher performance LSI. The operation method of the field effect transistor of FIG. 8 is the same as that of FIG.
【０００５】シリコン層の表面チャネルの他にＳｉＧｅ
層にもチャネルが形成され、より大きな相互コンダクタ
ンスが得られる原理を図９を用いて説明する。図９は、
図８においてｂ−ｂ’で切断したときの深さ方向電位分
布を示しており、図９（ａ）はＶG ＝０ＶのＯＦＦ状
態、（ｂ）は｜ＶG ｜＞｜ＶT ｜のＯＮ状態、（ｃ）は
さらにゲート電圧｜ＶG ｜を高めたＯＮ状態である。図
９で３０と３３は各々ゲート電極と半導体領域のフェル
ミ準位ＥF 、３１と３４は伝導帯下端準位ＥC 、３２と
３５は価電子帯上端準位ＥV 、３６は電位井戸、３７は
ＳｉＧｅ層内のチャネル、３８はＳｉＧｅチャネル内の
正孔、３９は表面Ｓｉチャネル、４０は表面チャネル内
の正孔である。ＳｉＧｅ層のエネルギーギャップＥｇは
ＳｉとＧｅの混晶比によって変化するがＳｉのエネルギ
ーギャップよりは小さく、また、そのギャップ差ΔＥｇ
の大部分が価電子帯上端のエネルギー準位差となって現
れることが知られている。この結果、図９（ａ）に３６
で示すように正孔に対する電位井戸がＳｉＧｅ層内に形
成される。ゲート電極２４に負の電圧を印加するとシリ
コン層２６の表面から空乏層が延び、ゲート電圧がある
しきい値電圧ＶT を越えると、図９（ｂ）のようにＳｉ
Ｇｅ層内に正孔３８が誘起されＳｉＧｅチャネル３７が
形成され、ソースとドレイン間がＯＮ状態となる。この
状態ではまだＭＯＳＦＥＴは低ドレイン電流領域である
が、ＳｉＧｅチャネルを流れる電流は正孔のみによって
構成される。シリコン層２６の表面より先にＳｉＧｅ層
２７にチャネルが形成されるのは、上述した電位井戸３
６のためにシリコン表面よりＳｉＧｅ層内の方が正孔に
対する電位が低いためである。さらにゲートへの負電圧
を大きくしていくと図９（ｃ）のようにシリコン表面に
も正孔４０が誘起され表面Ｓｉチャネル３９が形成され
る。この結果、ＭＯＳＦＥＴのドレイン電流は表面Ｓｉ
チャネル３９を流れる正孔４０とＳｉＧｅチャネルを流
れる正孔の両者によって構成されることになる。したが
って、Ｓｉ中より大きな移動度を有するＳｉＧｅ中の正
孔３８の寄与が加わるため、全体として、より大きなド
レイン電流が得られることになる。In addition to the surface channel of the silicon layer, SiGe
A principle that a channel is formed in a layer and a larger transconductance is obtained will be described with reference to FIG. Figure 9
FIG. 8 shows the potential distribution in the depth direction when cut along the line bb ′, FIG. 9A shows the OFF state of V G = 0V, and FIG. 9B shows the state of | V G |> | V T | The ON state, (c) is the ON state in which the gate voltage | V G | is further increased. In FIG. 9, 30 and 33 are the Fermi level E F of the gate electrode and the semiconductor region, 31 and 34 are the lower level of the conduction band E C , 32 and 35 are the upper level of the valence band E V , and 36 is the potential well, respectively. 37 is a channel in the SiGe layer, 38 is a hole in the SiGe channel, 39 is a surface Si channel, and 40 is a hole in the surface channel. The energy gap Eg of the SiGe layer changes depending on the mixed crystal ratio of Si and Ge, but is smaller than the energy gap of Si, and the gap difference ΔEg
It is known that most of the energy appears as energy level differences at the top of the valence band. As a result, as shown in FIG.
A potential well for holes is formed in the SiGe layer as shown by. When a negative voltage is applied to the gate electrode 24, a depletion layer extends from the surface of the silicon layer 26, and when the gate voltage exceeds a certain threshold voltage V T , Si is generated as shown in FIG. 9B.
Holes 38 are induced in the Ge layer to form the SiGe channel 37, and the source and drain are turned on. In this state, the MOSFET is still in the low drain current region, but the current flowing through the SiGe channel is composed of only holes. The channel is formed in the SiGe layer 27 before the surface of the silicon layer 26 is due to the potential well 3 described above.
This is because the potential of holes in the SiGe layer is lower than that in the silicon surface because of No. 6 above. When the negative voltage to the gate is further increased, holes 40 are also induced in the silicon surface and the surface Si channel 39 is formed as shown in FIG. 9C. As a result, the drain current of the MOSFET is
It is composed of both holes 40 flowing in the channel 39 and holes flowing in the SiGe channel. Therefore, the contribution of the holes 38 in SiGe having a higher mobility than that in Si is added, so that a larger drain current is obtained as a whole.
【０００６】[0006]
【発明が解決しようとする課題】以上のように、図８の
ＳｉＧｅチャネルを利用したＭＯＳＦＥＴは、図６に示
した通常のＳｉチャネルＭＯＳＦＥＴより大きなドレイ
ン電流が得られるが、以下に述べるような欠点がある。
図１０に表面ＳｉチャネルとＳｉＧｅチャネルの各々に
誘起される正孔電荷量のゲート電圧依存性を示す。上述
したように、｜ＶG ｜の増加に伴ってはじめはＳｉＧｅ
チャネルが形成されてＳｉＧｅチャネル中の電荷量が増
大する。続いて、表面Ｓｉチャネルが形成されると、ゲ
ート電圧による電界効果はゲート電極により近い表面Ｓ
ｉチャネル中の電荷を誘起することにほとんど費やさ
れ、ＳｉＧｅチャネル中の電荷量を誘起する効果として
は有効でなくなる。この結果、表面Ｓｉチャネル中の電
荷量は増加するものの、ＳｉＧｅチャネル中の電荷量は
図のように飽和傾向を示す。従って、ＳｉＧｅチャネル
中の高移動度正孔の寄与はあるものの、全ドレイン電流
に占めるＳｉＧｅチャネル中の正孔の寄与はゲート電圧
｜ＶG ｜の増加と共に減少してしまうという欠点があ
る。ゲート電圧｜ＶG ｜の増加によって、高移動度のＳ
ｉＧｅチャネルは形成されるものの、低移動度の表面Ｓ
ｉチャネルは形成されないことが理想であることは言う
までもない。As described above, the MOSFET using the SiGe channel of FIG. 8 can obtain a larger drain current than the normal Si channel MOSFET shown in FIG. 6, but has the following drawbacks. There is.
FIG. 10 shows the gate voltage dependence of the hole charge amount induced in each of the surface Si channel and the SiGe channel. As described above, | V G | SiGe Introduction with increasing
A channel is formed and the amount of charge in the SiGe channel increases. Subsequently, when the surface Si channel is formed, the field effect due to the gate voltage is applied to the surface S closer to the gate electrode.
It is mostly spent in inducing charges in the i-channel and is not effective as an effect of inducing the amount of charges in the SiGe channel. As a result, the charge amount in the surface Si channel increases, but the charge amount in the SiGe channel shows a saturation tendency as shown in the figure. Thus, although the contribution of the high mobility hole in the SiGe channel, the contribution of holes in the SiGe channel to the total drain current gate voltage | has the disadvantage decreases with increasing | V G. Higher mobility S due to increase in gate voltage | V G |
The iGe channel is formed, but the low mobility surface S
It goes without saying that it is ideal that no i channel is formed.
【０００７】本発明の目的は、上述のような従来のＳｉ
Ｇｅを利用したｐ型チャネルＭＯＳＦＥＴの欠点、すな
わち、全ドレイン電流に占めるＳｉＧｅチャネル中の正
孔の寄与がゲート電圧｜ＶG ｜の増加と共に減少する効
果を抑制し、表面Ｓｉチャネル中の電荷量に対するＳｉ
Ｇｅチャネル中の電荷量の比を大幅に増加させて、一層
大きなドライバビリティを有するｐ型チャネルＭＯＳ電
界効果トランジスタを実現することにある。The object of the present invention is to improve the conventional Si as described above.
A disadvantage of the p-type channel MOSFET using Ge, namely, the contribution of holes in the SiGe channel to the total drain current gate voltage | V G | suppressing effect decreases with increasing amount of charge in the surface Si channel Against
It is to realize a p-type channel MOS field effect transistor having a larger drivability by significantly increasing the ratio of the amount of charges in the Ge channel.
【０００８】[0008]
【課題を解決するための手段】本発明は、半導体領域内
にソース領域，チャネル領域，ドレイン領域を有し、チ
ャネル領域上にはゲート絶縁膜を介してゲート電極を有
する電界効果トランジスタにおいて、前記ゲート絶縁膜
下の前記チャネル領域の半導体領域は、前記ゲート絶縁
膜直下から下方に向かって順に第１のシリコン半導体
層，シリコンとゲルマニウムの混晶半導体層，第２のシ
リコン半導体層によって構成され、正孔に対する電位井
戸が前記シリコンとゲルマニウムの混晶半導体層内に構
成され、該電界効果トランジスタの少なくとも動作状態
において、前記ゲート絶縁膜直下の第１のシリコン半導
体層表面の電位に対する前記第２のシリコン半導体層下
端の電位差を小さくするように作用する制御体が前記第
２のシリコン半導体層下に備えられたことを特徴とする
電界効果トランジスタであり、前記技術とは前記作用を
有する制御体の有無に大きな差がある。The present invention provides a field effect transistor having a source region, a channel region, and a drain region in a semiconductor region, and a gate electrode on the channel region via a gate insulating film. The semiconductor region of the channel region below the gate insulating film is composed of a first silicon semiconductor layer, a mixed crystal semiconductor layer of silicon and germanium, and a second silicon semiconductor layer in this order from directly below the gate insulating film, A potential well for holes is formed in the mixed crystal semiconductor layer of silicon and germanium, and in at least an operating state of the field effect transistor, the second well with respect to the potential of the surface of the first silicon semiconductor layer immediately below the gate insulating film is formed. The control body that acts to reduce the potential difference at the lower end of the silicon semiconductor layer is the second silicon semiconductor. A field effect transistor, characterized in that provided below, the technology is there is a large difference in the presence or absence of the control body having the effect.
【０００９】さらに、本発明は、前記の電界効果トラン
ジスタにおいて、少なくとも動作状態において、前記ゲ
ート絶縁膜直下には空乏層が広がり、前記第２のシリコ
ン半導体層の下端にまで達し、かつ、前記ゲート絶縁膜
直下の第１のシリコン半導体層表面の電位に対する前記
第２のシリコン半導体層下端の電位差を小さくするよう
に作用する制御体として前記第２のシリコン半導体層下
に絶縁層が配置され、該絶縁層下には第３のシリコン半
導体領域または導体領域を配置し、該絶縁層の厚さと該
電率を各々Ｔ1 とε1 とし、前記第１のシリコン半導体
層, シリコンとゲルマニウムの混晶半導体層，第２のシ
リコン半導体層の３層から成る前記チャネル領域の半導
体領域の厚さをＴS 、シリコンの誘電率をεS とし、該
電界効果トランジスタの動作状態において前記第２のシ
リコン半導体層下に前記絶縁層がなく第２のシリコン半
導体層の厚さを半無限と仮定したときの前記第１のシリ
コン半導体層表面から広がる空乏層の厚さをＷD とした
ときに、 Ｔ1 ＞（ＷD −ＴS ）ε1 ／εS となるように構成されたことを特徴とする電界効果トラ
ンジスタである。従って、従来技術とは、第１に、前記
ゲート絶縁膜直下に広がる空乏層が前記第２のシリコン
半導体層の下端にまで達している点、第２に、前記制御
体として前記第２のシリコン半導体層下に絶縁層を配置
し、該絶縁層下には第３のシリコン半導体領域または導
体領域を配置している点、第３に、前記Ｔ1 ＞（ＷD −
ＴS ）ε1 ／εS となるように構成している点が異な
る。Further, according to the present invention, in the above-mentioned field effect transistor, at least in an operating state, a depletion layer spreads immediately below the gate insulating film and reaches a lower end of the second silicon semiconductor layer, and the gate is formed. An insulating layer is disposed below the second silicon semiconductor layer as a control body that acts to reduce the potential difference at the lower end of the second silicon semiconductor layer with respect to the potential at the surface of the first silicon semiconductor layer directly below the insulating film. A third silicon semiconductor region or conductor region is arranged under the insulating layer, and the thickness and the electric conductivity of the insulating layer are T 1 and ε 1 , respectively, and the first silicon semiconductor layer , mixed crystal of silicon and germanium semiconductor layer, the thickness T S of the semiconductor region of the channel region composed of three layers of the second silicon semiconductor layer, the dielectric constant of silicon and epsilon S, the field effect transistor The thickness of the depletion layer spreading from the surface of the first silicon semiconductor layer when assuming that the insulating layer does not exist under the second silicon semiconductor layer and the thickness of the second silicon semiconductor layer is semi-infinite in an operating state. when the W D, a T 1> (W D -T S ) field effect transistor, characterized in that it is configured to be ε 1 / ε S. Therefore, the prior art is, firstly, that the depletion layer spreading immediately below the gate insulating film reaches the lower end of the second silicon semiconductor layer, and secondly, the second silicon as the control body. place the insulating layer under the semiconductor layer, that is under the insulating layer are arranged third silicon semiconductor region or conductor region of the third, the T 1> (W D -
The difference is that T S ) ε 1 / ε S.
【００１０】[0010]
【実施例】本発明によるｐ型ＳｉＧｅチャネルＭＯＳＦ
ＥＴの第１の実施例を図１に示す。４１は電位制御体、
４２はソース領域、４３はドレイン領域、４４はゲート
電極、４５はゲート酸化膜、４６はシリコン層、４７は
ＳｉＧｅ層、４８はシリコン層である。本実施例では、
ゲート酸化膜４５下のチャネル領域の半導体領域が、ゲ
ート酸化膜４５直下から下方に向かって順に第１のシリ
コン半導体層４６，シリコンとゲルマニウムの混晶半導
体層４７，第２のシリコン半導体層４８によって構成さ
れ、正孔に対する電位井戸をシリコンとゲルマニウムの
混晶半導体層４７内に構成し、該電界効果トランジスタ
の少なくとも動作状態において、ゲート酸化膜４５直下
の第１のシリコン半導体層４６の表面の電位に対する第
２のシリコン半導体層４８の下端の電位差を小さくする
ように作用する制御体４１を第２のシリコン半導体層４
８の下に具備したことを特徴としている。EXAMPLE A p-type SiGe channel MOSF according to the present invention
A first embodiment of ET is shown in FIG. 41 is a potential control body,
42 is a source region, 43 is a drain region, 44 is a gate electrode, 45 is a gate oxide film, 46 is a silicon layer, 47 is a SiGe layer, and 48 is a silicon layer. In this example,
The semiconductor region of the channel region under the gate oxide film 45 is formed by the first silicon semiconductor layer 46, the mixed crystal semiconductor layer 47 of silicon and germanium 47, and the second silicon semiconductor layer 48 in this order from directly below the gate oxide film 45 to below. A potential well for holes is formed in the mixed crystal semiconductor layer 47 of silicon and germanium, and the potential of the surface of the first silicon semiconductor layer 46 immediately below the gate oxide film 45 is at least in the operating state of the field effect transistor. The control body 41 that acts to reduce the potential difference at the lower end of the second silicon semiconductor layer 48 with respect to
It is characterized by being equipped under 8.
【００１１】本発明によって、表面Ｓｉチャネル中の電
荷量に対するＳｉＧｅチャネル中の電荷量の比を従来技
術に比べて大幅に増加させて、一層大きなドライバビリ
ティを有するｐ型チャネルＭＯＳＦＥＴを実現できるこ
とを図２を用いて説明する。図２は図１に示す本発明に
よるｐ型ＳｉＧｅチャネルＭＯＳＦＥＴのエネルギーバ
ンド図を示している。比較のため、図２には図８に示す
従来技術によるｐ型ＳｉＧｅチャネルＭＯＳＦＥＴのエ
ネルギーバンド図も示している。５０は半導体領域のフ
ェルミ準位ＥF 、５１は従来構造の場合の半導体領域に
おける価電子帯上端準位、５２は本発明による半導体領
域における価電子帯上端準位、５３はＳｉＧｅ層内の電
位井戸、５４はＳｉＧｅチャネル、５５は表面Ｓｉチャ
ネルである。本発明では、ゲート酸化膜４５直下の第１
のシリコン半導体層４６表面の電位に対する第２のシリ
コン半導体層４８下端の電位差を小さくするように作用
する制御体４１を第２のシリコン半導体層４８下に具備
している。この結果、図２のように従来構造と比較して
同一表面電位（第１のシリコン半導体層４６の表面にお
ける電位）の場合に、本発明の構造では第２のシリコン
半導体層４８の下端の正孔に対する電位が低くなり、必
然的に電位井戸５３の電位も低くなる。従って、表面Ｓ
ｉチャネル５５中の正孔電荷量が同一でも、ＳｉＧｅチ
ャネル５４中の正孔電荷量は、従来構造に比べて本発明
の構造においてより多くなる。すなわち、本発明では、
表面Ｓｉチャネル５５中の電荷量に対するＳｉＧｅチャ
ネル５４中の電荷量の比を従来技術に比べて増加させる
ことができ、ＳｉＧｅチャネル５４中の高移動度を有す
る正孔の寄与をより大きくすることができるため、一層
大きなドライバビリティを有するｐ型チャネルＭＯＳＦ
ＥＴを実現することが可能になる。According to the present invention, the ratio of the amount of charge in the SiGe channel to the amount of charge in the surface Si channel can be significantly increased as compared with the prior art, and a p-type channel MOSFET having even greater drivability can be realized. 2 is used for the explanation. FIG. 2 shows an energy band diagram of the p-type SiGe channel MOSFET according to the present invention shown in FIG. For comparison, FIG. 2 also shows an energy band diagram of the conventional p-type SiGe channel MOSFET shown in FIG. 50 is the Fermi level E F of the semiconductor region, 51 is the top level of the valence band in the semiconductor region in the case of the conventional structure, 52 is the top level of the valence band in the semiconductor region according to the present invention, and 53 is the potential in the SiGe layer. A well, 54 is a SiGe channel, and 55 is a surface Si channel. In the present invention, the first portion immediately below the gate oxide film 45
Under the second silicon semiconductor layer 48, the control body 41 that acts to reduce the potential difference at the lower end of the second silicon semiconductor layer 48 with respect to the potential of the surface of the silicon semiconductor layer 46 is provided. As a result, in the case of the same surface potential (potential on the surface of the first silicon semiconductor layer 46) as in the conventional structure as shown in FIG. 2, the structure of the present invention has a positive electrode at the lower end of the second silicon semiconductor layer 48. The potential with respect to the hole is lowered, and the potential of the potential well 53 is inevitably lowered. Therefore, the surface S
Even if the hole charge amount in the i channel 55 is the same, the hole charge amount in the SiGe channel 54 is larger in the structure of the present invention than in the conventional structure. That is, in the present invention,
The ratio of the amount of charge in the SiGe channel 54 to the amount of charge in the surface Si channel 55 can be increased as compared to the prior art, and the contribution of holes having high mobility in the SiGe channel 54 can be increased. P-channel MOSF with even greater drivability
It becomes possible to realize ET.
【００１２】以上の効果を図３を用いてさらに詳しく説
明する。図３は表面ＳｉチャネルとＳｉＧｅチャネルの
各々の電荷量に対するゲート電圧依存性について、図１
に示した本発明によるｐ型ＳｉＧｅチャネルＭＯＳＦＥ
Ｔの場合と図８に示した従来のｐ型ＳｉＧｅチャネルＭ
ＯＳＦＥＴの場合を比較したものである。ゲート電圧｜
ＶG ｜を増加させたとき、本発明のトランジスタの場合
も従来構造と同様にまずＳｉＧｅチャネルが形成されて
このチャネル内の電荷量が増加する。さらに｜ＶG ｜を
上昇させると表面Ｓｉチャネルが形成され、ＳｉＧｅチ
ャネル内の電荷量が飽和傾向を示すようになる。しか
し、本発明の場合に以下に述べる理由により、従来構造
に比べてＳｉＧｅチャネル内の正孔電荷量の飽和にはよ
り大きな｜ＶG ｜が必要となり、またその飽和電荷量の
値も大きくなる。すなわち、本発明では、上層のシリコ
ン半導体層の表面電位に対する下層のシリコン半導体層
の下端電位差を小さくするように作用する制御体を下層
シリコン半導体層の下に具備しており、その作用により
必然的にＳｉＧｅチャネル内の正孔に対する電位井戸の
電位が従来構造より低くなる。別の表現を用いれば、本
発明ではＳｉＧｅチャネル内への正孔の誘起がより効果
的に行われる。したがって、｜ＶG ｜の増加で表面Ｓｉ
チャネルが形成されるまでには、従来構造に比べてより
多くの正孔電荷量がＳｉＧｅチャネル内に誘起されるこ
とになる。この結果ドレイン電流を構成する表面Ｓｉチ
ャネル中の電荷量とＳｉＧｅチャネル中の電荷量におい
て、本発明では、表面Ｓｉチャネル中の電荷量に対する
ＳｉＧｅチャネル中の電荷量の比を従来技術に比べて大
きくすることができる。そして、ＳｉＧｅチャネル中の
高移動度を有する正孔の寄与をより大きくすることがで
きるため、一層大きなドライバビリティを有するｐ型チ
ャネルＭＯＳＦＥＴを実現することが可能になる。The above effects will be described in more detail with reference to FIG. FIG. 3 shows the gate voltage dependence on the charge amount of each of the surface Si channel and the SiGe channel.
P-type SiGe channel MOSFE according to the present invention shown in FIG.
In the case of T and the conventional p-type SiGe channel M shown in FIG.
This is a comparison of the case of OSFET. Gate voltage ｜
When V G | is increased, also in the case of the transistor of the present invention, a SiGe channel is first formed as in the conventional structure, and the amount of charge in this channel increases. When | V G | is further increased, a surface Si channel is formed and the amount of charge in the SiGe channel tends to be saturated. However, in the case of the present invention, a larger | V G | is required to saturate the hole charge amount in the SiGe channel as compared with the conventional structure, and the value of the saturated charge amount becomes larger than that in the conventional structure. .. That is, in the present invention, a control body that acts so as to reduce the lower-end potential difference of the lower silicon semiconductor layer with respect to the surface potential of the upper silicon semiconductor layer is provided below the lower silicon semiconductor layer, and this action inevitably results. In addition, the potential of the potential well for holes in the SiGe channel becomes lower than that of the conventional structure. In other words, the present invention provides more effective hole induction in the SiGe channel. Therefore, the surface Si increases with an increase in | V G |
By the time the channel is formed, a larger amount of hole charges will be induced in the SiGe channel than in the conventional structure. As a result, in the amount of charges in the surface Si channel and the amount of charges in the SiGe channel that form the drain current, the present invention makes the ratio of the amount of charges in the SiGe channel to the amount of charges in the surface Si channel larger than that in the conventional technique. can do. Since the contribution of holes having high mobility in the SiGe channel can be further increased, it is possible to realize a p-type channel MOSFET having even greater drivability.
【００１３】図４に本発明によるｐ型ＳｉＧｅチャネル
ＭＯＳＦＥＴの第２の実施例を示す。６１はシリコン基
板、６２はソース領域、６３はドレイン領域、６４はゲ
ート電極、６５はゲート酸化膜、６６はシリコン半導体
層、６７はＳｉＧｅ層、６８はシリコン層、６９はシリ
コン酸化膜である。本実施例では、少なくとも動作状態
において、ゲート酸化膜６５の直下には空乏層が広が
り、下層のシリコン半導体層６８の下端にまで達し、か
つ、ゲート酸化膜６５の直下の上層シリコン半導体層６
６の表面電位に対する下層シリコン半導体層６８の下端
電位差を小さくするように作用する制御体として下層シ
リコン半導体層６８の下にシリコン酸化膜６９を配置
し、このシリコン酸化膜６９の下にはシリコン半導体領
域６１（この領域は導体領域でもよい）を配置し、シリ
コン酸化膜６９の厚さと誘電率を各々Ｔ1 とε1 とし、
上層シリコン半導体層６６，シリコンとゲルマニウムの
混晶半導体層６７，下層シリコン半導体層６８の３層か
ら成る半導体領域の厚さをＴS、シリコンの誘電率をε
S とし、この電界効果トランジスタの動作状態において
下層シリコン半導体層６８の下にシリコン酸化膜６９が
なく下層シリコン半導体層６８の厚さを半無限と仮定し
たときの上層シリコン半導体層６６の表面から広がる空
乏層の厚さをＷD としたときに、Ｔ1 ＞（ＷD −ＴS ）
ε1 ／εS となるように構成している。FIG. 4 shows a second embodiment of the p-type SiGe channel MOSFET according to the present invention. 61 is a silicon substrate, 62 is a source region, 63 is a drain region, 64 is a gate electrode, 65 is a gate oxide film, 66 is a silicon semiconductor layer, 67 is a SiGe layer, 68 is a silicon layer, and 69 is a silicon oxide film. In the present embodiment, at least in the operating state, the depletion layer spreads immediately below the gate oxide film 65, reaches the lower end of the lower silicon semiconductor layer 68, and at the same time, the upper silicon semiconductor layer 6 immediately below the gate oxide film 65.
A silicon oxide film 69 is arranged below the lower silicon semiconductor layer 68 as a control body that acts to reduce the lower end potential difference of the lower silicon semiconductor layer 68 with respect to the surface potential of the silicon semiconductor film 6. A region 61 (this region may be a conductor region) is arranged, and the thickness and the dielectric constant of the silicon oxide film 69 are T 1 and ε 1 , respectively,
The thickness of a semiconductor region composed of the upper silicon semiconductor layer 66, the mixed crystal semiconductor layer 67 of silicon and germanium 67, and the lower silicon semiconductor layer 68 is T S , and the dielectric constant of silicon is ε.
In the operating state of this field-effect transistor, there is no silicon oxide film 69 below the lower silicon semiconductor layer 68, and the thickness of the lower silicon semiconductor layer 68 is assumed to be semi-infinite. when the thickness of the depletion layer was W D, T 1> (W D -T S)
It is configured to be ε 1 / ε S.
【００１４】本実施例の特徴は上層のシリコン層６
６，ＳｉＧｅ層６７および下層シリコン層６８全てが空
乏化していること、電位制御体がシリコン酸化膜６９
と電位が固定されたシリコン半導体領域６１（または導
体領域）からなっていること、およびＴ1 ＞（ＷD −
ＴS ）ε1 ／εS なる関係が構造構成上満足されている
ことである。の意味するところは以下のようである。
シリコン基板６１の下端は通常、接地電位に固定されて
おり、ゲート電極６４の下方には等価的に３つの容量が
直列接続されているとみなすことができる。第１は、ゲ
ート酸化膜６５による容量ＣOXであり、第２は、空乏化
した上層シリコン半導体層６６，シリコンとゲルマニウ
ムの混晶半導体層６７，下層シリコン半導体層６８の３
層からなる容量Ｃs （＝εs ’／Ｔs ，εs ’は３層の
実効的誘電率）であり、第３は、シリコン酸化膜６９に
よる容量Ｃo （ε1 ／Ｔ1 ）である。チャネルがまだ形
成されていない場合には、印加されたゲート電圧はこの
３つの容量に分圧される。一方、図８の従来構造では図
４の下層シリコン半導体層６８のシリコン酸化膜６９が
なく、下層シリコン半導体層６８の厚さは半無限と仮定
することができ、このときの上層シリコン半導体層６６
の表面から広がる空乏層の厚さをＷD とする。本発明で
は（ＷD −ＴS ）分の空乏層がシリコン酸化膜６９によ
って抑止されていることになる。この抑止分の容量Ｃn
はεs ／（ＷD −ＴS ）で表される。本発明における下
層シリコン層６８の下端における正孔に対する電位を、
従来構造における上層シリコン層の表面から深さＴ
s （すなわち、本発明での下層シリコン層の下端位置に
相当）での正孔に対する電位より増加させて、上層シリ
コン層６６の表面電位との電位差（等価的に容量Ｃs に
印加される電位差）を小さくするためには、本発明の構
造におけるＣO をＣn より小さくする必要がある。従っ
て、Ｃo ＝ε1 ／Ｔ1 ＜Ｃn ＝εs ／（ＷD −ＴS ）と
なり、前記の条件となる。例えば、チャネル領域の半
導体領域の厚さＴs を５０ｎｍ、実効的誘電率ε1 を１
１．７ε0 （ε0 は真空中の誘電率），実効的不純物濃
度を１×１０17cm-3とすると、ＷD ＝１００ｎｍであ
る。よって、シリコン酸化膜６９の誘電率を３．９ε0
とすると、の条件はＴ1 ＜（１００−５０）＊３．９
／１１．７＝１７ｎｍとなり、シリコン酸化膜６９の厚
さを１７ｎｍ以上の厚さにすればよい。なお、ゲート酸
化膜６５の直下の上層シリコン半導体層６６の表面電位
に対する下層シリコン半導体層６８の下端電位差をより
小さくするためにはＣ0 をＣsより充分小さくすればよ
いことは言うまでもない。The feature of this embodiment is that the upper silicon layer 6 is used.
6, the SiGe layer 67 and the lower silicon layer 68 are all depleted, and the potential control body is the silicon oxide film 69.
The potential is made from silicon semiconductor region 61 which is fixed (or conductor region) and, and T 1> (W D -
That is, the relationship of T S ) ε 1 / ε S is satisfied in terms of structural constitution. The meaning of is as follows.
The lower end of the silicon substrate 61 is normally fixed to the ground potential, and it can be considered that three capacitors are equivalently connected in series below the gate electrode 64. The first is a capacitance C ox due to the gate oxide film 65, and the second is a depleted upper silicon semiconductor layer 66, a mixed crystal semiconductor layer 67 of silicon and germanium 67, and a lower silicon semiconductor layer 68.
The capacitance C s (= ε s ′ / T s , ε s ′, which is composed of layers) is the effective dielectric constant of the three layers, and the third is the capacitance C o (ε 1 / T 1 ) due to the silicon oxide film 69. is there. If the channel is not yet formed, the applied gate voltage is divided into these three capacitors. On the other hand, in the conventional structure of FIG. 8, the silicon oxide film 69 of the lower silicon semiconductor layer 68 of FIG. 4 is not present, and it can be assumed that the thickness of the lower silicon semiconductor layer 68 is semi-infinite.
Let W D be the thickness of the depletion layer spreading from the surface. The present invention will have been suppressed by (W D -T S) content of the depletion layer is silicon oxide film 69. Capacity of this deterrent C n
It is represented by ε s / (W D -T S ). The potential for holes at the lower end of the lower silicon layer 68 in the present invention is
The depth T from the surface of the upper silicon layer in the conventional structure
s (that is, corresponding to the lower end position of the lower silicon layer in the present invention), the potential difference with respect to the surface potential of the upper silicon layer 66 (potential difference equivalently applied to the capacitance C s ) by increasing the potential for holes. In order to reduce), it is necessary to make C O smaller than C n in the structure of the present invention. Therefore, C o = ε 1 / T 1 <C n = ε s / (W D -T S) , and becomes to the condition. For example, the thickness T s of the semiconductor region of the channel region is 50 nm and the effective dielectric constant ε 1 is 1.
Assuming that 1.7ε 0 (ε 0 is the dielectric constant in vacuum) and the effective impurity concentration is 1 × 10 17 cm −3 , W D = 100 nm. Therefore, the dielectric constant of the silicon oxide film 69 is 3.9ε 0.
Then, the condition is that T 1 <(100-50) * 3.9.
/111.7=17 nm, and the thickness of the silicon oxide film 69 may be set to 17 nm or more. Needless to say, C 0 may be sufficiently smaller than C s in order to further reduce the difference in lower end potential of the lower silicon semiconductor layer 68 with respect to the surface potential of the upper silicon semiconductor layer 66 immediately below the gate oxide film 65.
【００１５】本発明の実施例の製造にあたっては以下の
ようにすればよい。例えばＳＩＭＯＸ基板，ウェハ張り
合わせ基板等のＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板上にＭＢＥ法またはＣＶＤ法により
下層シリコン層，ＳｉＧｅ層，上層シリコン層をエピタ
キシャル成長させ、素子間分離後に熱酸化によってゲー
ト酸化膜を形成させ、次に不純物をドープしたアモルフ
ァスシリコンを堆積させ、フォトリソグラフィおよびエ
ッチングによりアモルファスシリコンを加工してゲート
電極とする。以後は通常の製造方法と同様にソースとド
レイン層の形成、層間膜の形成とコンタクト孔の形成、
そしてＡｌ配線の形成を行うことで素子が完成する。In manufacturing the embodiment of the present invention, the following may be carried out. For example, SOI (Silicon on Ins) such as SIMOX substrate and wafer bonded substrate
The lower silicon layer, the SiGe layer, and the upper silicon layer are epitaxially grown on the substrate by the MBE method or the CVD method, a gate oxide film is formed by thermal oxidation after element isolation, and then impurity-doped amorphous silicon is deposited. Amorphous silicon is processed by photolithography and etching to form a gate electrode. After that, the source and drain layers are formed, the interlayer film is formed, and the contact holes are formed in the same manner as the usual manufacturing method.
Then, the Al wiring is formed to complete the device.
【００１６】本発明の実施例の動作原理を図５に示すエ
ネルギーバンド図を用いて説明する。図５は、図４にお
いてｄ−ｄ’で切断したときの深さ方向電位分布を示し
ており、図５（ａ）はＶG ＝０ＶのＯＦＦ状態、（ｂ）
は｜ＶG ｜＞｜ＶT ｜のＯＮ状態、（ｃ）はさらにゲー
ト電圧｜ＶG ｜を高めたＯＮ状態である。７０と７７と
７３は各々ゲート電極と半導体領域とシリコン基板のフ
ェルミ準位ＥF 、７１と７８と７４は伝導帯下端準位Ｅ
C 、７２と７９と７５は価電子帯上端準位ＥV、７６は
電位井戸、８０はＳｉＧｅ層内のチャネル、８１はＳｉ
Ｇｅチャネル内の正孔、８２は表面Ｓｉチャネル、８３
は表面チャネル８２内の正孔である。ＳｉＧｅ層のエネ
ルギーギャップＥｇはＳｉのエネルギーギャップよりは
小さく、また、そのギャップ差ΔＥｇの大部分が価電子
帯上端エネルギー準位差となって現れるため、図５
（ａ）に７６で示すように正孔に対する電位井戸がＳｉ
Ｇｅ層６７内に形成される。ゲート電極に負の電圧を印
加するとシリコン層６６の表面から空乏層が延び、ゲー
ト電圧があるしきい値電圧ＶT を越えると、図５（ｂ）
のようにＳｉＧｅ層６７内に正孔８１が誘起されＳｉＧ
ｅチャネル８０が形成され、ソースとドレイン間がＯＮ
状態となる。この状態ではまだＭＯＳＦＥＴは低ドレイ
ン電流領域であるが、さらにゲートへの負電圧を大きく
していくと図５（ｃ）のようにシリコン表面にも正孔８
３が誘起され表面Ｓｉチャネル８２が形成される。しか
し、本発明では、従来技術による図８の構造と異なりシ
リコン酸化膜６９が存在するため、前述したように、シ
リコン層６８の下端（シリコン酸化膜６９との界面）電
位が、従来構造での同一深さにおける電位より大きくな
る。この結果、ＳｉＧｅ層６７の電位井戸７６の電位も
増加するため、表面Ｓｉチャネル８２中の正孔電荷量に
対するＳｉＧｅチャネル８０中の正孔電荷量の割合が従
来構造に比べて大きくなる。従って、Ｓｉ中より大きな
移動度を有するＳｉＧｅ中の正孔の寄与が増加するた
め、従来構造に比べて、より大きなドレイン電流が得ら
れる。The operating principle of the embodiment of the present invention will be described with reference to the energy band diagram shown in FIG. FIG. 5 shows the potential distribution in the depth direction when cutting at dd ′ in FIG. 4, and FIG. 5 (a) is an OFF state of V G = 0 V, (b)
Is the ON state of | V G |> | V T |, and (c) is the ON state in which the gate voltage | V G | is further increased. 70, 77 and 73 are Fermi levels E F of the gate electrode, the semiconductor region and the silicon substrate, respectively, and 71, 78 and 74 are the conduction band lower end levels E.
C , 72, 79, and 75 are valence band top levels E V , 76 is a potential well, 80 is a channel in the SiGe layer, and 81 is Si.
Holes in Ge channel, 82 is surface Si channel, 83
Are holes in the surface channel 82. The energy gap Eg of the SiGe layer is smaller than the energy gap of Si, and most of the gap difference ΔEg appears as the valence band upper end energy level difference.
As shown at 76 in (a), the potential well for holes is Si
It is formed in the Ge layer 67. When a negative voltage is applied to the gate electrode, a depletion layer extends from the surface of the silicon layer 66, and when the gate voltage exceeds a certain threshold voltage V T , FIG.
Holes 81 are induced in the SiGe layer 67 as shown in FIG.
e-channel 80 is formed and the source and drain are ON
It becomes a state. In this state, the MOSFET is still in the low drain current region, but when the negative voltage to the gate is further increased, holes 8 are formed on the silicon surface as shown in FIG. 5C.
3 is induced and the surface Si channel 82 is formed. However, in the present invention, since the silicon oxide film 69 exists unlike the structure of FIG. 8 according to the conventional technique, as described above, the lower end (interface with the silicon oxide film 69) potential of the silicon layer 68 is different from that of the conventional structure. It becomes larger than the potential at the same depth. As a result, the potential of the potential well 76 of the SiGe layer 67 also increases, so that the ratio of the hole charge amount in the SiGe channel 80 to the hole charge amount in the surface Si channel 82 becomes larger than that in the conventional structure. Therefore, the contribution of holes in SiGe, which has a higher mobility than that in Si, increases, so that a larger drain current can be obtained as compared with the conventional structure.
【００１７】[0017]
【発明の効果】以上述べたように、本発明は、前記の如
き構成により、面Ｓｉチャネル中の電荷量に対するＳｉ
Ｇｅチャネル中の電荷量の比を従来技術に比べて大幅に
増加させる事が可能であり、Ｓｉ中に比べて高移動度を
有するＳｉＧｅ中の正孔の寄与をより大きくできるた
め、一層大きなドライバピリティを有するｐ型チャネル
ＭＯＳＦＥＴを実現することができる。As described above, according to the present invention, due to the above-mentioned constitution, Si with respect to the amount of charges in the surface Si channel is
It is possible to significantly increase the ratio of the amount of charge in the Ge channel compared to the prior art, and the contribution of holes in SiGe, which has a higher mobility than in Si, can be made larger, so that a larger driver can be obtained. A p-type channel MOSFET having pity can be realized.
【図１】本発明によるｐ型ＳｉＧｅチャネルＭＯＳＦＥ
Ｔの概念を示す構造断面図である。FIG. 1 is a p-type SiGe channel MOSFE according to the present invention.
It is a structure sectional view showing the concept of T.
【図２】図１に示す本発明によるｐ型ＳｉＧｅチャネル
ＭＯＳＦＥＴのエネルギーバンド図と図８に示す従来の
ｐ型ＳｉＧｅチャネルＭＯＳＦＥＴのエネルギーバンド
図との比較をする図である。FIG. 2 is a diagram for comparing the energy band diagram of the p-type SiGe channel MOSFET according to the present invention shown in FIG. 1 with the energy band diagram of the conventional p-type SiGe channel MOSFET shown in FIG.
【図３】表面ＳｉチャネルとＳｉＧｅチャネルの各々の
電荷量に対するゲート電圧依存性について図１に示す本
発明によるｐ型ＳｉＧｅチャネルＭＯＳＦＥＴと図８に
示す従来のｐ型ＳｉＧｅチャネルＭＯＳＦＥＴとを比較
して示す図である。FIG. 3 is a comparison of the gate voltage dependence of the charge amount of each of the surface Si channel and the SiGe channel between the p-type SiGe channel MOSFET according to the present invention shown in FIG. 1 and the conventional p-type SiGe channel MOSFET shown in FIG. FIG.
【図４】本発明による実施例のｐ型ＳｉＧｅチャネルＭ
ＯＳＦＥＴの構造断面図である。FIG. 4 is a p-type SiGe channel M according to an embodiment of the present invention.
It is a structure sectional view of OSFET.
【図５】本発明による実施例である図４のｐ型ＳｉＧｅ
チャネルＭＯＳＦＥＴのエネルギーバンド図である。5 is a p-type SiGe of FIG. 4, which is an embodiment according to the present invention.
It is an energy band figure of a channel MOSFET.
【図６】従来技術によるｐ型ＳｉチャネルＭＯＳＦＥＴ
の構造断面図である。FIG. 6 is a conventional p-type Si channel MOSFET.
3 is a structural cross-sectional view of FIG.
【図７】図６に示す従来のｐ型ＳｉチャネルＭＯＳＦＥ
Ｔのエネルギーバンド図である。7 is a conventional p-type Si channel MOSFE shown in FIG.
It is an energy band figure of T.
【図８】従来技術によるｐ型ＳｉＧｅチャネルＭＯＳＦ
ＥＴの構造断面図である。FIG. 8: p-type SiGe channel MOSF according to prior art
It is a structure sectional view of ET.
【図９】図８に示す従来のｐ型ＳｉＧｅチャネルＭＯＳ
ＦＥＴのエネルギーバンド図である。9 is a conventional p-type SiGe channel MOS shown in FIG.
It is an energy band diagram of FET.
【図１０】図８に示す従来のｐ型ＳｉＧｅチャネルＭＯ
ＳＦＥＴにおいて表面ＳｉチャネルとＳｉＧｅチャネル
の各々の電荷量に対するゲート電圧依存性である。10 is a conventional p-type SiGe channel MO shown in FIG.
In SFET, it is a gate voltage dependence with respect to each electric charge of a surface Si channel and a SiGe channel.
１，２１ ｎ型シリコン基板 ２，２２，４２，６２ ソース領域 ３，２３，４３，６３ ドレイン領域 ４，２４，４４，６４ ゲート電極 ５，２５，４５，６５ ゲート酸化膜 ６，１３ チャネル ７，３０，７０ ゲート電極内のフェルミ準位 ８，３１，７１ ゲート電極内の伝導帯下端準位 ９，３２，７２ ゲート電極内の価電子帯上端準位 １０ ｎ型シリコン基板内のフェルミ準位 １１ ｎ型シリコン基板内の伝導帯下端準位 １２ ｎ型シリコン基板内の価電子帯上端準位 １４，３８，４０，８１，８３ 正孔 ２６，４６，６６ シリコン層 ２７，４７，６７ ＳｉＧｅ層 ３３，５０，７７ 半導体領域内のフェルミ準位 ３４，７８ 半導体領域内の伝導帯下端準位 ３５，７９ 半導体領域内の価電子帯上端準位 ３６，５３，７６ 電位井戸 ３７，５４，８０ ＳｉＧｅ層内のチャネル ３９，５５，８２ 表面Ｓｉチャネル ４１ 電位制御体 ４８，６８ シリコン層 ５１ 従来構造の半導体領域における価電子帯上端準位 ５２ 本発明による半導体領域における価電子帯上端準
位 ６１ シリコン基板 ６９ シリコン酸化膜 ７３ シリコン基板内のフェルミ準位 ７４ シリコン基板内の伝導帯下端準位 ７５ シリコン基板内の価電子帯上端準位1, 21 n-type silicon substrate 2, 22, 42, 62 source region 3, 23, 43, 63 drain region 4, 24, 44, 64 gate electrode 5, 25, 45, 65 gate oxide film 6, 13 channel 7, 30,70 Fermi level in the gate electrode 8,31,71 Lower conduction band level in the gate electrode 9,32,72 Upper valence band level in the gate electrode 10 Fermi level in the n-type silicon substrate 11 Lower conduction band level in n-type silicon substrate 12 Upper level valence band in n-type silicon substrate 14, 38, 40, 81, 83 Holes 26, 46, 66 Silicon layer 27, 47, 67 SiGe layer 33 , 50,77 Fermi level in the semiconductor region 34,78 Lower conduction band level in the semiconductor region 35,79 Valence band upper level in the semiconductor region 36,53,76 Potential well 37,5 , 80 Channel in SiGe layer 39, 55, 82 Surface Si channel 41 Potential control body 48, 68 Silicon layer 51 Valence band top level in semiconductor region of conventional structure 52 Valence band top level in semiconductor region according to the present invention 61 Silicon substrate 69 Silicon oxide film 73 Fermi level in silicon substrate 74 Lower conduction band level in silicon substrate 75 Upper valence band level in silicon substrate
Claims (2)
域，ドレイン領域を有し、チャネル領域上にはゲート絶
縁膜を介してゲート電極を有する電界効果トランジスタ
において、 前記ゲート絶縁膜下の前記チャネル領域の半導体領域
は、前記ゲート絶縁膜直下から下方に向かって順に第１
のシリコン半導体層，シリコンとゲルマニウムの混晶半
導体層，第２のシリコン半導体層によって構成され、正
孔に対する電位井戸が前記シリコンとゲルマニウムの混
晶半導体層内に構成され、該電界効果トランジスタの少
なくとも動作状態において、前記ゲート絶縁膜直下の第
１のシリコン半導体層表面の電位に対する前記第２のシ
リコン半導体層下端の電位差を小さくするように作用す
る制御体が前記第２のシリコン半導体層下に備えられた
ことを特徴とする電界効果トランジスタ。1. A field effect transistor having a source region, a channel region, and a drain region in a semiconductor region, and having a gate electrode on the channel region via a gate insulating film, wherein the channel region is under the gate insulating film. Of the semiconductor region of the
Of the semiconductor semiconductor layer, the mixed crystal semiconductor layer of silicon and germanium, and the second silicon semiconductor layer, the potential well for holes is formed in the mixed crystal semiconductor layer of silicon and germanium, and at least the field effect transistor A control body is provided under the second silicon semiconductor layer, which operates to reduce a potential difference at a lower end of the second silicon semiconductor layer with respect to a potential of a surface of the first silicon semiconductor layer immediately below the gate insulating film in an operating state. A field effect transistor characterized by the above.
ト絶縁膜直下には空乏層が広がり、前記第２のシリコン
半導体層の下端にまで達し、かつ、前記ゲート絶縁膜直
下の第１のシリコン半導体層表面の電位に対する前記第
２のシリコン半導体層下端の電位差を小さくするように
作用する制御体として前記第２のシリコン半導体層下に
絶縁層が配置され、該絶縁層下には第３のシリコン半導
体領域または導体領域が配置され、該絶縁層の厚さと該
電率を各々Ｔ1 とε1 とし、前記第１のシリコン半導体
層, シリコンとゲルマニウムの混晶半導体層，第２のシ
リコン半導体層の３層から成る前記チャネル領域の半導
体領域の厚さをＴS 、シリコンの誘電率をεS とし、該
電界効果トランジスタの動作状態において前記第２のシ
リコン半導体層下に前記絶縁層がなく第２のシリコン半
導体層の厚さを半無限と仮定したときの前記第１のシリ
コン半導体層表面から広がる空乏層の厚さをＷD とした
ときに、 Ｔ1 ＞（ＷD −ＴS ）ε1 ／εS となるように構成されたことを特徴とする請求項１に記
載の電界効果トランジスタ。2. A depletion layer spreads immediately below the gate insulating film to reach the lower end of the second silicon semiconductor layer at least in an operating state, and a surface of the first silicon semiconductor layer directly below the gate insulating film. An insulating layer is disposed below the second silicon semiconductor layer as a control body that acts to reduce the potential difference of the lower end of the second silicon semiconductor layer with respect to the potential of the third silicon semiconductor region. Alternatively, a conductor region is arranged, and the thickness and the electric conductivity of the insulating layer are T 1 and ε 1 , respectively, and the first silicon semiconductor layer , the mixed crystal semiconductor layer of silicon and germanium, and the second silicon semiconductor layer the thickness T S of the semiconductor region of the channel region consisting of layers, the dielectric constant of silicon and epsilon S, said under the second silicon semiconductor layer in the operating state of the field effect transistor The thickness of the depletion layer expanding from the first silicon semiconductor layer surface when the thickness of no marginal second silicon semiconductor layer was assumed half space is taken as W D, T 1> (W D The field effect transistor according to claim 1, wherein the field effect transistor is configured to be -T S ) ε 1 / ε S.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208992A JPH05235334A (en) | 1992-02-24 | 1992-02-24 | Field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208992A JPH05235334A (en) | 1992-02-24 | 1992-02-24 | Field-effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235334A true JPH05235334A (en) | 1993-09-10 |
Family
ID=13479335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208992A Pending JPH05235334A (en) | 1992-02-24 | 1992-02-24 | Field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235334A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825507B2 (en) | 2002-08-21 | 2004-11-30 | Renesas Technology Corp. | Semiconductor device having high electron mobility comprising a SiGe/Si/SiGe substrate |
| KR100495912B1 (en) * | 2000-06-27 | 2005-06-17 | 주식회사 하이닉스반도체 | Semiconductor device for preventing short channel effect and method for manufacturing the same |
-
1992
- 1992-02-24 JP JP7208992A patent/JPH05235334A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495912B1 (en) * | 2000-06-27 | 2005-06-17 | 주식회사 하이닉스반도체 | Semiconductor device for preventing short channel effect and method for manufacturing the same |
| US6825507B2 (en) | 2002-08-21 | 2004-11-30 | Renesas Technology Corp. | Semiconductor device having high electron mobility comprising a SiGe/Si/SiGe substrate |
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