JPH05226331A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH05226331A JPH05226331A JP25783491A JP25783491A JPH05226331A JP H05226331 A JPH05226331 A JP H05226331A JP 25783491 A JP25783491 A JP 25783491A JP 25783491 A JP25783491 A JP 25783491A JP H05226331 A JPH05226331 A JP H05226331A
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- wiring layer
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、多層メタル配線技術を
用いた半導体集積回路装置に関し、主に電算機を用いた
自動設計に使用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device using a multi-layer metal wiring technique, and is mainly used for automatic design using a computer.
【０００２】[0002]
【従来の技術】周知の如く、多層メタル配線技術を用い
た大規模集積回路（以下、ＬＳＩと称する）のパタ−ン
レイアウトは、主に電算機を用いた自動設計に使用され
る。ここで、ＬＳＩの電算機を用いた自動設計を図５及
び図６を参照して説明する。なお、図５は半導体集積回
路装置のパタ−ンレイアウト図、図６は図５の半導体集
積回路装置を構成する１個のセルのパタ−ン平面図であ
る。2. Description of the Related Art As is well known, a pattern layout of a large scale integrated circuit (hereinafter referred to as LSI) using a multi-layer metal wiring technique is mainly used for automatic design using a computer. Here, automatic design using an LSI computer will be described with reference to FIGS. 5 is a pattern layout diagram of the semiconductor integrated circuit device, and FIG. 6 is a pattern plan view of one cell constituting the semiconductor integrated circuit device of FIG.
【０００３】図中の１…はセル行である。これらセル行
１…は、ビルディング・ブロック方式と呼ばれる複数の
セル…から構成されている。前記セル行１…間は、配線
領域（チャネル領域）３、３となっている。これら配線
領域３、３には、第１層目のＡＩ（アルミ）配線４がセ
ル行方向に設けられている。このアルミ配線４はセル２
…に供給する電源として使用される。また、前記配線領
域３、３及びセル行１…には、入力として使用される多
結晶シリコンからなる配線層５、出力として使用される
第２層目のアルミ配線６が、夫々セル行１…と直交する
方向に設けられている。なお、前記アルミ配線６は、セ
ル行１…が設けられた領域ではセル行１…を横切るスル
−配線として用いられている。前記第１層目のアルミ配
線４と第２層目のアルミ配線６とは、ヴィア（Ｖｉａ）
コンタクトホ−ル７…によって接続されている。同様
に、前記第１層目のアルミ配線４と配線層５とは第１の
コンタクトホ−ル８…によって接続され、第１層目のア
ルミ配線４と基板表面の拡散層９とは第２のコンタクト
ホ−ル10…によって接続されている。1 in the figure are cell rows. These cell rows 1 ... Are composed of a plurality of cells called a building block system. Between the cell rows 1 ... There are wiring regions (channel regions) 3, 3. In these wiring regions 3 and 3, a first layer AI (aluminum) wiring 4 is provided in the cell row direction. This aluminum wiring 4 is a cell 2
Used as a power supply for ... Further, in the wiring regions 3 and 3 and the cell rows 1, ..., A wiring layer 5 made of polycrystalline silicon used as an input and a second layer aluminum wiring 6 used as an output are respectively provided in the cell rows 1. It is provided in a direction orthogonal to. The aluminum wiring 6 is used as a through wiring that crosses the cell rows 1 ... In the region where the cell rows 1 ... Are provided. The aluminum wiring 4 of the first layer and the aluminum wiring 6 of the second layer are vias.
They are connected by a contact hole 7 ... Similarly, the first-layer aluminum wiring 4 and the wiring layer 5 are connected to each other by the first contact hole 8, and the first-layer aluminum wiring 4 and the diffusion layer 9 on the substrate surface are the second layer. Are connected by the contact holes 10 ...
【０００４】こうした構造の半導体集積回路装置におい
て、アルミ配線４、６及び配線層５の夫々の中心線、セ
ル２…の発生原点は単位格子上に位置しており、単位格
子の大きさ（ピッチ）は夫々必ずしも同じ値ではない。In the semiconductor integrated circuit device having such a structure, the center lines of the aluminum wirings 4 and 6 and the wiring layer 5, the origins of the cells 2 are located on the unit grid, and the size (pitch) of the unit grid is set. ) Are not necessarily the same value.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来技
術によれば、第１層目のアルミ配線４とシリコン基板が
短絡したり、第２層目のアルミ配線６が段切れするとい
う問題を有する。これについて、図７〜図９を参照して
説明する。ここで、図７はヴィアコンタクトホ−ル形成
用の写真蝕刻（ＰＥＰ）の感光時の半導体集積回路装置
の断面図を、図８は図７に対応したパタ−ン図を示す。
図７において、11はシリコン基板である。この基板11上
には、シリコン酸化膜12を介して多結晶シリコンからな
る配線層13が設けられている。この配線層13を含む酸化
膜12上には、第１層目のアルミ配線14を第１のＣＶＤ膜
151 を介して設けられている。このＣＶＤ膜151 上に
は、第２のＣＶＤ膜152 、レジスト16が設けられてい
る。同図で、感光されるレジスト16の面は、配線層13の
存在により隆起した状態になっている。従って、この状
態でマスク17を用いて感光すると、光が矢印Ａの方向に
反射する。その結果、この状態で工程を進めると、最悪
の場合図９に示す如く酸化膜12が部分的に除去され、第
１層目のアルミ配線14と除去された酸化膜12から露出す
る基板11とが短絡する。また、配線層13の存在により起
伏が激しくなり、第２層目のアルミ配線18が段切れ（Ｏ
印部分）を起こす危険がある。なお、図８において、Ｐ
は第２層目のＡｌ配線18のピッチを示す。また、図９に
おいて、Ｌ1 はヴィアコンタクトホ−ル19の実際の開口
幅を、Ｌ2 は設計上の開口幅を夫々示す。このようなこ
とから、下記、（ア）、（イ）の対策方法が取られてい
る。However, according to the prior art, there are problems that the aluminum wiring 4 of the first layer and the silicon substrate are short-circuited and the aluminum wiring 6 of the second layer is disconnected. This will be described with reference to FIGS. 7 to 9. Here, FIG. 7 is a cross-sectional view of the semiconductor integrated circuit device at the time of photolithography (PEP) exposure for forming a via contact hole, and FIG. 8 is a pattern diagram corresponding to FIG.
In FIG. 7, 11 is a silicon substrate. A wiring layer 13 made of polycrystalline silicon is provided on the substrate 11 via a silicon oxide film 12. On the oxide film 12 including the wiring layer 13, a first layer of aluminum wiring 14 is formed on the first CVD film.
It is provided through 15 1 . A second CVD film 15 2 and a resist 16 are provided on the CVD film 15 1 . In the figure, the surface of the resist 16 to be exposed is raised due to the presence of the wiring layer 13. Therefore, when the mask 17 is used for exposure in this state, light is reflected in the direction of arrow A. As a result, when the process proceeds in this state, in the worst case, the oxide film 12 is partially removed as shown in FIG. 9, and the first layer aluminum wiring 14 and the substrate 11 exposed from the removed oxide film 12 are removed. Short circuit. In addition, the presence of the wiring layer 13 makes the undulations severe, and the aluminum wiring 18 of the second layer is disconnected (O
(Marked part). In FIG. 8, P
Indicates the pitch of the Al wiring 18 of the second layer. Further, in FIG. 9, L 1 indicates the actual opening width of the via contact hole 19, and L 2 indicates the designed opening width. For this reason, the following countermeasures (a) and (b) are taken.
【０００６】（ア）．第１層目のアルミ配線及び第２層
目のアルミ配線のヴィアコンタクトホ−ルに対するオ−
バ−ラップ部分を追加すること。即ち、これは、第10図
に示す如く、実際に開口されるヴィアコンタクトホ−ル
20の大きさを考慮して、その周囲に第１層目のアルミ配
線14と第２層目のアルミ配線18のオ−バ−ラップを付け
るという方法である。しかしながら、この方法によれ
ば、第２層目のアルミ配線18のピッチはＰ´と広がった
ヴィアコンタクトホ−ル20の分大きくなり、ＬＳＩの集
積度を低下させる。(A). Opening of the first layer aluminum wiring and the second layer aluminum wiring for via contact holes
Add a flap portion. That is, this is the via contact hole that is actually opened, as shown in FIG.
In consideration of the size of 20, the first layer aluminum wiring 14 and the second layer aluminum wiring 18 are overlapped around them. However, according to this method, the pitch of the second layer aluminum wiring 18 is increased by P'and the expanded via contact hole 20, and the integration degree of the LSI is lowered.
【０００７】（イ）．ヴィアコンタクトホ−ルを配線層
間に位置するように設けること。これについて、図11、
図12を参照して説明する。なお、図12は図11のＸ−Ｘ線
に沿う断面図である。即ち、これは、多結晶シリコンか
らなる配線層13の起因する隆起を考慮し、配線層13のピ
ッチＰ”を大きくとり、ヴィアコンタクトホ−ル21を配
線層13、13間の平坦な部分に設ける方法である。しかし
ながら、この方法によれば、配線層13のピッチがＰ”と
ヴィアコンタクトホ−ル21の幅程広くなり、ＬＳＩの集
積度が低下させる。(A). Provide via contact holes so that they are located between wiring layers. About this, Figure 11,
This will be described with reference to FIG. Note that FIG. 12 is a sectional view taken along line XX of FIG. That is, in consideration of the bulge caused by the wiring layer 13 made of polycrystalline silicon, the pitch P ″ of the wiring layer 13 is set large, and the via contact hole 21 is formed in a flat portion between the wiring layers 13 and 13. However, according to this method, the pitch of the wiring layer 13 becomes as wide as P ″ and the width of the via contact hole 21, which reduces the integration degree of the LSI.
【０００８】本発明は上記事情に鑑みてなされたもの
で、誤差の少ないヴィアコンタクトホ−ルを形成すると
ともに、素子の集積度を向上できる半導体集積回路装置
を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit device capable of forming a via contact hole having a small error and improving the degree of integration of elements.
【０００９】[0009]
【課題を解決するための手段】本発明は、主として電子
計算機を用いて自動設計される半導体集積回路装置に関
するもので、その要点は、「ヴィアコンタクトホ−ル下
の配線層の幅を他の領域の配線層の幅に対して広げる手
段」を用いることにより、上記目的の達成を図ったこと
を骨子とする。SUMMARY OF THE INVENTION The present invention mainly relates to a semiconductor integrated circuit device automatically designed by using a computer, and its main point is that the width of a wiring layer under a via contact hole is The main point is to achieve the above object by using a means for increasing the width of the wiring layer in the region.
【００１０】[0010]
【作用】本発明において、ヴィアコンタクトホ−ル下の
配線層の幅がその他の領域の配線層の幅より広がった構
造となっているため、ヴィアコンタクトホ−ルのエッジ
の下の起伏をなくすことができる。その結果、ヴィアコ
ンタクトトホ−ル形成前では図４に示すように光が入射
するため、従来（第６図）と比べ、配線層上周辺のレジ
ストの斜面上で反射する光の量を減少し、設計値寸法に
対し誤差の少ないヴィアコンタクトホ−ル38を形成でき
る。また、従来と比べ、集積度を向上できる。In the present invention, since the width of the wiring layer under the via contact hole is wider than the width of the wiring layer in other regions, the undulation under the edge of the via contact hole is eliminated. be able to. As a result, before the via contact hole is formed, the light enters as shown in FIG. 4, so that the amount of light reflected on the slope of the resist around the wiring layer is reduced as compared with the conventional case (FIG. 6). Thus, the via contact hole 38 having a small error with respect to the design value dimension can be formed. In addition, the degree of integration can be improved as compared with the related art.
【００１１】[0011]
【実施例】以下、本発明の実施例を図を参照して説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
【００１２】図１〜図３を参照して説明する。但し、図
１は本発明の実施例１に係る半導体集積回路装置のパタ
−ン平面図、図２は図１を部分的に拡大したパタ−ン平
面図、図３は図２のＸ−Ｘ線に沿うヴィアコンタクトホ
−ル形成前の断面図である。A description will be given with reference to FIGS. 1 is a pattern plan view of a semiconductor integrated circuit device according to a first embodiment of the present invention, FIG. 2 is a partially enlarged pattern plan view of FIG. 1, and FIG. FIG. 6 is a cross-sectional view taken along a line before forming a via contact hole.
【００１３】図中の311 、312 、313 …は、セル行であ
る。これらセル行31は、ビルディング・ブロック方式と
呼ばれる複数の単位セル32ａ、32ｂ、32ｃ…から構成さ
れている。前記セル311 …間は、配線領域（チャネル領
域）331 、332 …となっている。これら配線領域331 、
332 …には、第１の金属層としての第１層目のアルミ配
線34ａ、34ｂ、34ｃがセル行方向に設けられている。こ
れらのアルミ配線34ａ、34ｂ、34ｃは上記単位セルへ電
源を供給するための電源線としても使用される。前記配
線領域331 、332 及びセル行には、入力として使用され
る多結晶シリコンからなる配線層35ａ、35ｂ、35ｃ、出
力として使用される第２の金属層としての第２層目のア
ルミ配線36ａ、36ｂが、夫々セル行311 …と直交する方
向に設けられている。ここで、前記アルミ配線36ａ、36
ｂは、セル行311 …が設けられた領域ではセル行31…を
横切るスル−配線として用いられている。なお、上記配
線層35ａ…は半導体基板上に絶縁膜を介して形成され、
更にこの配線層35ａ…上には第１層目のアルミ配線34ａ
…、第２層目のアルミ配線36ａ…が順次絶縁膜を介して
形成されている。In the drawing, 31 1 , 31 2 , 31 3 ... Are cell rows. These cell rows 31 are composed of a plurality of unit cells 32a, 32b, 32c, ... Between the cells 31 1 ... There are wiring regions (channel regions) 33 1 , 33 2 . These wiring areas 33 1 ,
33 2 ..., the first first-layer aluminum wiring 34a as the metal layer, 34b, 34c are provided in the cell row direction. These aluminum wirings 34a, 34b, 34c are also used as power supply lines for supplying power to the unit cells. Wherein the wiring region 33 1, 33 2 and the cell line is a wiring layer 35a made of polycrystalline silicon which is used as input, 35b, 35c, the second layer aluminum as the second metal layer used as an output The wirings 36a and 36b are provided in the direction orthogonal to the cell rows 31 1 ... Here, the aluminum wiring 36a, 36
b is used as a through wiring which crosses the cell rows 31 ... In the region where the cell rows 31 1 ... Are provided. The wiring layers 35a ... Are formed on the semiconductor substrate via an insulating film,
Furthermore, the aluminum wiring 34a of the first layer is formed on the wiring layer 35a.
The second layer aluminum wirings 36a are sequentially formed via an insulating film.
【００１４】以下、図１に基づき更に詳述する。単位セ
ル32ａを構成するインバ−タ37の出力端は、図示しない
コンタクトホ−ルを介して第２層目のアルミ配線36ａの
一端に接続される。このアルミ配線36ａはセル行312 上
を通過し、配線領域332 においてその他端がヴィアコン
タクトホ−ル38を介して第１層目のアルミ配線34ｃの一
端に接続されている。上記ヴィアコンタクトホ−ル38の
下には、後記するように配線層35ｂが形成されている。
前記アルミ配線34ｃの他端は、コンタクトホ−ル39を介
して配線層35ｃの一端に接続されている。このアルミ配
線34ｃの他端は、単位セル32ｅの１アゲ−ト40の一方の
入力端に接続されている。従って、インバ−タ37の出力
はアルミ配線36ａ、34ｃ及び配線層35ｃを介して１アゲ
−ト40の一方の入力端に供給されることになる。Further details will be described below with reference to FIG. The output terminal of the inverter 37 which constitutes the unit cell 32a is connected to one end of the second layer aluminum wiring 36a through a contact hole (not shown). The aluminum wiring 36a passes over the cell row 31 2, and the other end in the wiring area 33 2 via contact hole - is connected to one end of the first-layer aluminum wiring 34c via the Le 38. A wiring layer 35b is formed under the via contact hole 38 as described later.
The other end of the aluminum wiring 34c is connected to one end of the wiring layer 35c via a contact hole 39. The other end of the aluminum wiring 34c is connected to one input end of the 1-gate 40 of the unit cell 32e. Therefore, the output of the inverter 37 is supplied to one input terminal of the one age 40 through the aluminum wirings 36a and 34c and the wiring layer 35c.
【００１５】また、単位セル32ｃのインバ−タ41の出力
端は、図示しないコンタクトホ−ルによって第２層目の
アルミ配線36ｂに接続される。このアルミ配線36ｂの一
端は、コンタクトホ−ル42を介して第１層目のアルミ配
線34ａの一端に接続されている。このアルミ配線34ａの
他端は、コンタクトホ−ル43を介して配線層35ａの一端
に接続されている。この配線層35ａの他端は単位セル32
ｂのクロックドインバ−タ44の入力端に接続されてい
る。一方、上記第２層目のアルミ配線36ｂの他端は、コ
ンタクトホ−ル45を介して第１層目のアルミ配線34ｂの
一端に接続されている。このアルミ配線34ｂの他端は、
上記第２層目のアルミ配線36ａ下に絶縁膜を介して設け
られるコンタクトホ−ル46を介して配線層35ｂの一端に
接続されている。この配線層35ｂは、上記ヴィアコンタ
クトホ−ル38下を通過し（絶縁膜を介して）しており、
その他端が単位セル32ｄのナンドゲ−ト47の一方の入力
端に接続されている。従って、インバ−タ41の出力は、
アルミ配線36ｂ、34ａ及び配線層35を介してクロックド
インバ−タ44の入力端に供給されるとともに、アルミ配
線36ｂ、34ｂ及び配線層35ｂを介してナンドゲ−ト47の
一方の入力端に供給される。The output terminal of the inverter 41 of the unit cell 32c is connected to the second layer aluminum wiring 36b by a contact hole (not shown). One end of this aluminum wiring 36b is connected to one end of the first-layer aluminum wiring 34a via a contact hole 42. The other end of the aluminum wiring 34a is connected to one end of the wiring layer 35a via a contact hole 43. The other end of the wiring layer 35a is connected to the unit cell 32.
It is connected to the input end of the clocked inverter 44b. On the other hand, the other end of the second layer aluminum wiring 36b is connected to one end of the first layer aluminum wiring 34b through a contact hole 45. The other end of this aluminum wiring 34b is
It is connected to one end of the wiring layer 35b through a contact hole 46 provided below the second layer aluminum wiring 36a via an insulating film. The wiring layer 35b passes under the via contact hole 38 (via an insulating film),
The other end is connected to one input end of the NAND gate 47 of the unit cell 32d. Therefore, the output of the inverter 41 is
It is supplied to the input terminal of the clocked inverter 44 through the aluminum wirings 36b and 34a and the wiring layer 35, and is also supplied to one input terminal of the NAND gate 47 through the aluminum wirings 36b and 34b and the wiring layer 35b. To be done.
【００１６】図２及び図３において、51は例えばシリコ
ン基板である。この基板51上には、シリコン酸化膜52を
介して多結晶シリコンからなる配線層35ｂが設けられて
いる。この配線層35ｂを含む酸化膜52上には、第１層目
のアルミ配線34ｃが第１のＣＶＤ膜531 を介して設けら
れている。このＣＶＤ膜531 上には第２のＣＶＤ膜532
を介して第２層目のアルミ配線36ａが設けられている。
即ち、実施例２では、ヴィアコンタクトホ−ル38下の多
結晶シリコンからなる配線層35ｂの幅をその他の領域の
配線層61の幅より広げた構造となっている。なお、図中
の61は、幅を広げる前の配線端を示す。In FIGS. 2 and 3, reference numeral 51 is, for example, a silicon substrate. A wiring layer 35b made of polycrystalline silicon is provided on the substrate 51 via a silicon oxide film 52. On the oxide film 52 including the wiring layer 35b, a first-layer aluminum wiring 34c is provided via a first CVD film 53 1 . A second CVD film 53 2 is formed on the CVD film 53 1.
The second-layer aluminum wiring 36a is provided via the.
That is, the second embodiment has a structure in which the width of the wiring layer 35b made of polycrystalline silicon under the via contact hole 38 is made wider than the width of the wiring layer 61 in the other regions. In addition, 61 in the drawing indicates a wiring end before the width is widened.
【００１７】従って、本実施例によれば、ヴィアコンタ
クトホ−ル38下の配線層35ｂの幅がその他の領域の配線
層35ｂの幅より広がった構造となっているため、ヴィア
コンタクトホ−ル38のエッジの下の起伏をなくすことが
できる。その結果、ヴィアコンタクトホ−ル形成前では
図４に示すように光が入射するため、従来（第６図）と
比べ、配線層35ｂ上周辺のレジストの斜面上で反射する
光の量を減少し、設計値寸法に対し誤差の少ないヴィア
コンタクトホ−ル38を形成できる。また、従来と比べ集
積度を向上できる。Therefore, according to the present embodiment, since the width of the wiring layer 35b below the via contact hole 38 is wider than the width of the wiring layer 35b in the other regions, the via contact hole is formed. The undulations under the 38 edges can be eliminated. As a result, since light enters as shown in FIG. 4 before the via contact hole is formed, the amount of light reflected on the slope of the resist around the wiring layer 35b is reduced as compared with the conventional case (FIG. 6). However, it is possible to form the via contact hole 38 having a small error with respect to the design value dimension. Further, the degree of integration can be improved as compared with the conventional one.
【００１８】なお、上記実施例では、第１層目のアルミ
配線が下層（基板側）に、かつ第２層目のアルミ配線が
上層（基板と反対側）に設けられた場合について述べた
が、これに限定されず、例えば図14に示す如く第１層目
のアルミ配線34´が上層に設けられ、かつ第２層目のア
ルミ配線36´が下層に設けられた場合でも良い。In the above embodiment, the case where the first-layer aluminum wiring is provided in the lower layer (substrate side) and the second-layer aluminum wiring is provided in the upper layer (opposite the substrate) has been described. However, the present invention is not limited to this, and for example, as shown in FIG. 14, the first layer aluminum wiring 34 ′ may be provided in the upper layer and the second layer aluminum wiring 36 ′ may be provided in the lower layer.
【００１９】また、上記実施例では、配線層がシリコン
基板上にシリコン酸化膜を介して形成された多結晶シリ
コンからなる配線層の場合について述べたが、これに限
らない。例えば、第13図に示す如く、シリコン基板51の
表面に拡散層91を設けた構造のものでもよい。但し、こ
の場合、拡散層91上に対応するシリコン酸化膜92の部分
は凹状とする。このにすれば、レジスト54面での光の反
射はヴィアコンタクトホ−ルに対し内側へ向かうため、
ヴィアコンタクトホ−ルの境界線での光が弱まり、ヴィ
アコンタクトホ−ルが設計値寸法よりも小さくなる。そ
こで、本発明を適用すると、上記実施例と同様な効果を
得ることができる。In the above embodiment, the case where the wiring layer is a wiring layer made of polycrystalline silicon formed on the silicon substrate via the silicon oxide film has been described, but the present invention is not limited to this. For example, as shown in FIG. 13, it may have a structure in which a diffusion layer 91 is provided on the surface of a silicon substrate 51. However, in this case, the portion of the silicon oxide film 92 corresponding to the diffusion layer 91 is concave. In this case, the reflection of light on the surface of the resist 54 is directed inward with respect to the via contact hole,
The light at the boundary line of the via contact hole is weakened, and the via contact hole becomes smaller than the designed size. Therefore, by applying the present invention, it is possible to obtain the same effect as that of the above embodiment.
【００２０】[0020]
【発明の効果】以上詳述した如く本発明によれば、設計
値寸法に対し誤差の少ないヴィアコンタクトホ−ルを形
成するとともに、素子の集積度を向上し得る半導体集積
回路装置を提供できるものである。As described in detail above, according to the present invention, it is possible to provide a semiconductor integrated circuit device capable of forming a via contact hole having a small error with respect to a design value dimension and improving the degree of integration of elements. Is.
【図１】本発明の実施例１に係る半導体集積回路装置の
パタ−ンレイアウト図。FIG. 1 is a pattern layout diagram of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図２】図１を部分的に拡大した半導体集積回路装置の
パタ−ン平面図。FIG. 2 is a pattern plan view of a semiconductor integrated circuit device in which FIG. 1 is partially enlarged.
【図３】図２のＸ−Ｘ線に沿う断面図。3 is a sectional view taken along line XX of FIG.
【図４】図２のＸ−Ｘ線に沿うヴィアコンタクトホ−ル
形成前の断面図。FIG. 4 is a sectional view taken along line XX of FIG. 2 before forming a via contact hole.
【図５】従来の半導体集積回路装置のパタ−ンレイアウ
ト図。FIG. 5 is a pattern layout diagram of a conventional semiconductor integrated circuit device.
【図６】図５の半導体集積回路装置の１個の単位セルの
パタ−ン平面図。6 is a pattern plan view of one unit cell of the semiconductor integrated circuit device of FIG.
【図７】ヴィアコンタクトホ−ル形成用のＰＥＰの感光
時の半導体集積回路装置の断面図。FIG. 7 is a cross-sectional view of a semiconductor integrated circuit device during exposure of a PEP for forming a via contact hole.
【図８】図７に対応したパタ−ン平面図。FIG. 8 is a plan view corresponding to FIG.
【図９】従来技術の問題点を説明するための半導体集積
回路装置の断面図。FIG. 9 is a cross-sectional view of a semiconductor integrated circuit device for explaining the problems of the conventional technique.
【図１０】従来の改良された半導体集積回路装置のパタ
−ン平面図。FIG. 10 is a pattern plan view of a conventional improved semiconductor integrated circuit device.
【図１１】従来の改良された半導体集積回路装置のパタ
−ン平面図。FIG. 11 is a pattern plan view of a conventional improved semiconductor integrated circuit device.
【図１２】第11図のＸ−Ｘ線に沿う断面図。FIG. 12 is a sectional view taken along line XX of FIG.
【図１３】シリコン基板表面に拡散層を形成した場合の
半導体集積回路装置の断面図。FIG. 13 is a cross-sectional view of a semiconductor integrated circuit device when a diffusion layer is formed on the surface of a silicon substrate.
【図１４】本発明のその他の実施例に係る半導体集積回
路装置のパタ−ンレイアウト図。FIG. 14 is a pattern layout diagram of a semiconductor integrated circuit device according to another embodiment of the present invention.
311 ，312 ，313 …セル行、32ａ〜32ｅ…単位セル、33
1 ，332 …配線領域、34ａ〜34ｃ，81…第１層目のアル
ミ配線、35ａ〜35ｃ，61，71…多結晶シリコンからなる
配線層、36ａ，36ｂ，82…第２層目のアルミ配線、38…
ヴィアコンタクトホ−ル、51…シリコン基板、52，92…
シリコン酸化膜、54…レジスト，91…拡散層。31 1 , 31 2 , 31 3 ... Cell row, 32a to 32e ... Unit cell, 33
1 , 33 2 ... Wiring region, 34a to 34c, 81 ... First layer aluminum wiring, 35a to 35c, 61, 71 ... Polycrystalline silicon wiring layer, 36a, 36b, 82 ... Second layer aluminum Wiring, 38 ...
Via contact hole, 51 ... Silicon substrate, 52, 92 ...
Silicon oxide film, 54 ... Resist, 91 ... Diffusion layer.
Claims (6)
配線層と、この配線層上に第１の絶縁膜を介して設けら
れた第１の金属層と、この第１の金属層を含む第１の絶
縁膜上に第２の絶縁膜を介して設けられた第２の金属層
と、前記第１，第２の金属層を電気的に接続するヴィア
コンタクトホ−ルとを具備し、ヴィアコンタクトホ−ル
下の前記配線層の幅がその他の領域の配線層の幅より広
いことを特徴とする半導体集積回路装置。1. A semiconductor substrate, a wiring layer provided on the substrate, a first metal layer provided on the wiring layer via a first insulating film, and a first metal layer. A second metal layer provided on the first insulating film including the second metal layer, and a via contact hole electrically connecting the first and second metal layers. A semiconductor integrated circuit device characterized in that the width of the wiring layer under the via contact hole is wider than the width of the wiring layer in other regions.
られた多結晶シリコンからなる配線層である請求項１記
載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the wiring layer is a wiring layer made of polycrystalline silicon provided on a semiconductor substrate in an insulating manner.
散層である請求項１記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the wiring layer is a diffusion layer provided on the surface of the semiconductor substrate.
て形成した複数のセル行と、これらセル行間に配設され
た配線領域と、この配線領域及び前記単位セル内に前記
セル行と直交して設けられ前記セル行の第１の単位セル
に電気的に接続する配線層と、同配線領域に前記セル行
に沿って設けられ前記セル行の上記単位セルとは別の第
２の単位セルに前記配線層を介して電気的に接続する第
１の金属層と、同配線領域及びセル行に該セル行と直交
する方向に沿って設けられた第２の金属層と、同配線領
域に設けられ前記第１，第２の金属層を電気的に接続す
るヴィアコンタクトホ−ルとを具備し、ヴィアコンタク
トホ−ル下の前記配線層の幅がその他の領域の配線層の
幅よりも広いことを特徴とする半導体集積回路装置。4. A plurality of cell rows formed by unit cells accommodating various functional circuits, a wiring region arranged between these cell rows, and the wiring regions and the unit cells being orthogonal to the cell rows. A wiring layer provided and electrically connected to the first unit cell of the cell row, and a second unit cell different from the unit cell of the cell row provided along the cell row in the same wiring region. A first metal layer electrically connected through the wiring layer, a second metal layer provided in the same wiring region and cell row along a direction orthogonal to the cell row, and provided in the same wiring region A via contact hole for electrically connecting the first and second metal layers, wherein the width of the wiring layer under the via contact hole is wider than the width of the wiring layer in other regions. A semiconductor integrated circuit device characterized by the above.
られた多結晶シリコンからなる配線層である請求項４記
載の半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 4, wherein the wiring layer is a wiring layer made of polycrystalline silicon provided on a semiconductor substrate in an insulating manner.
散層である請求項４記載の半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 4, wherein the wiring layer is a diffusion layer provided on the surface of the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25783491A JPH05226331A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25783491A JPH05226331A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226331A true JPH05226331A (en) | 1993-09-03 |
Family
ID=17311786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25783491A Pending JPH05226331A (en) | 1991-10-04 | 1991-10-04 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226331A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753611B1 (en) | 1999-09-10 | 2004-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device, designing method thereof, and recording medium storing semiconductor designing program |
| US7382053B2 (en) | 2004-07-23 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Power supply wiring structure |
-
1991
- 1991-10-04 JP JP25783491A patent/JPH05226331A/en active Pending
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| US7444614B2 (en) | 1999-09-10 | 2008-10-28 | Kabushiki Kaisha Toshiba | Computer-readable recording medium storing semiconductor designing program for improving both integration and connection of via-contact and metal |
| US7382053B2 (en) | 2004-07-23 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Power supply wiring structure |
| US8095905B2 (en) | 2004-07-23 | 2012-01-10 | Panasonic Corporation | Power supply wiring structure |
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