JPH05225283A - ゲート論理生成方法 - Google Patents
ゲート論理生成方法Info
- Publication number
- JPH05225283A JPH05225283A JP4027850A JP2785092A JPH05225283A JP H05225283 A JPH05225283 A JP H05225283A JP 4027850 A JP4027850 A JP 4027850A JP 2785092 A JP2785092 A JP 2785092A JP H05225283 A JPH05225283 A JP H05225283A
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- JP
- Japan
- Prior art keywords
- logic
- write
- gate
- register
- bit
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- Pending
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Abstract
(57)【要約】
【目的】ゲートレベルで論理シミュレーションを行うた
めに、論理動作レベルで記述した論理をゲートレベルに
展開する際、複数個所からグローバルレジスタへ書き込
みする論理動作レベル記述から、発生するイベント数の
削減を考慮した、ゲート論理レベルの書き込み制御論理
を生成する方法を提供する。 【構成】論理動作レベルでの複数個所のグローバルレジ
スタへの書き込み動作記述を、レジスタの各ビットを
行、書き込み条件を列とするマトリクス上に洗い出す。
グローバルレジスタは信号値変化の多い書き込みクロッ
クを入力とするため、この信号を入力とするゲート論理
を少なくなるよに、マトリクスの各行をグループ化す
る。各グループに対してレジスタの書き込み制御論理を
作成すれば、ゲートレベルシミュレーション時の発生イ
ベント数の削減ができる。
めに、論理動作レベルで記述した論理をゲートレベルに
展開する際、複数個所からグローバルレジスタへ書き込
みする論理動作レベル記述から、発生するイベント数の
削減を考慮した、ゲート論理レベルの書き込み制御論理
を生成する方法を提供する。 【構成】論理動作レベルでの複数個所のグローバルレジ
スタへの書き込み動作記述を、レジスタの各ビットを
行、書き込み条件を列とするマトリクス上に洗い出す。
グローバルレジスタは信号値変化の多い書き込みクロッ
クを入力とするため、この信号を入力とするゲート論理
を少なくなるよに、マトリクスの各行をグループ化す
る。各グループに対してレジスタの書き込み制御論理を
作成すれば、ゲートレベルシミュレーション時の発生イ
ベント数の削減ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ等の論理検証で
用いられるゲートレベルシミュレーション用のゲート論
理を、論理動作レベルから生成するゲート論理生成方法
に関する。
用いられるゲートレベルシミュレーション用のゲート論
理を、論理動作レベルから生成するゲート論理生成方法
に関する。
【０００２】
【従来の技術】グローバルレジスタに対する書き込み制
御論理の生成方法については、特開昭６１−２３１６７
０に記載されている。これは論理設計の自動化のための
論理生成方法で、ファンアウト本数等の実装条件のみを
考慮したものである。一方、グローバルレジスタへの書
き込み論理生成方法で、シミュレーションのための発生
イベント数の削減を考慮したものについては、今のとこ
ろ文献が見当らない。
御論理の生成方法については、特開昭６１−２３１６７
０に記載されている。これは論理設計の自動化のための
論理生成方法で、ファンアウト本数等の実装条件のみを
考慮したものである。一方、グローバルレジスタへの書
き込み論理生成方法で、シミュレーションのための発生
イベント数の削減を考慮したものについては、今のとこ
ろ文献が見当らない。
【０００３】シミュレーションでは、発生イベント数が
そのままシミュレーション計算時間に反映するので、イ
ベント数の削減を考慮した論理生成方法が必要である。
特にこのグローバルレジスタは、信号値変化の多い書き
込みクロックを入力とするため、この信号を入力とする
ゲート論理を少なくすることでゲートレベルシミュレー
ション時のイベント数の削減が期待できる。
そのままシミュレーション計算時間に反映するので、イ
ベント数の削減を考慮した論理生成方法が必要である。
特にこのグローバルレジスタは、信号値変化の多い書き
込みクロックを入力とするため、この信号を入力とする
ゲート論理を少なくすることでゲートレベルシミュレー
ション時のイベント数の削減が期待できる。
【０００４】
【発明が解決しようとする課題】本発明はビット範囲で
書き込みが可能なグローバルレジスタを、ゲートレベル
シミュレーション用のゲート論理ファイルに展開するに
あたり、イベント数削減を考慮して、書き込み制御論理
の共通部くくりだすことを目的としており、さらにその
ゲート論理生成方法を提供することを目的とする。
書き込みが可能なグローバルレジスタを、ゲートレベル
シミュレーション用のゲート論理ファイルに展開するに
あたり、イベント数削減を考慮して、書き込み制御論理
の共通部くくりだすことを目的としており、さらにその
ゲート論理生成方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、論理動作レベルで記述した論理をゲート論理にコン
パイルする際、ゲートレベルシミュレーションでの発生
イベント数を削減するようにグローバルレジスタのゲー
ト論理を生成するものである。
に、論理動作レベルで記述した論理をゲート論理にコン
パイルする際、ゲートレベルシミュレーションでの発生
イベント数を削減するようにグローバルレジスタのゲー
ト論理を生成するものである。
【０００６】
【作用】グローバルレジスタは、一般的に用途で使用す
るビット範囲を分け、そのビット範囲をまとめた状態で
書き込みが行われる。また書き込み制御論理は書き込み
条件とそのときの書き込み対象ビットの関係より求めら
れ、共通化は書き込み条件が同じビット同志について可
能である。そこで論理動作レベルのグローバルレジスタ
への複数個所からの書き込み動作記述を、レジスタの各
ビットを行、書き込み条件を列とするマトリクスに展開
し、書き込み対象ビットと書き込み条件の関係を洗い出
す。このマトリクスをあるルールでグループ分けすれ
ば、グローバルレジスタの書き込み制御論理の共通部を
くくりだすことができ、ゲートレベルシミュレーション
時の発生イベント数が削減できる。
るビット範囲を分け、そのビット範囲をまとめた状態で
書き込みが行われる。また書き込み制御論理は書き込み
条件とそのときの書き込み対象ビットの関係より求めら
れ、共通化は書き込み条件が同じビット同志について可
能である。そこで論理動作レベルのグローバルレジスタ
への複数個所からの書き込み動作記述を、レジスタの各
ビットを行、書き込み条件を列とするマトリクスに展開
し、書き込み対象ビットと書き込み条件の関係を洗い出
す。このマトリクスをあるルールでグループ分けすれ
ば、グローバルレジスタの書き込み制御論理の共通部を
くくりだすことができ、ゲートレベルシミュレーション
時の発生イベント数が削減できる。
【０００７】
【実施例】以下図面に従い本発明を詳細に説明する。
【０００８】既存論理を含む設計論理検証のための論理
シミュレーションにおける本発明の位置付けを図２に示
す。まず既存論理からゲート論理ファイルを作成するま
でを説明し、次に設計対象論理からゲート論理ファイル
を作成するまでを説明し、最後にこれら２つのゲート論
理ファイルから論理シミュレーションを行なうまでを説
明する。
シミュレーションにおける本発明の位置付けを図２に示
す。まず既存論理からゲート論理ファイルを作成するま
でを説明し、次に設計対象論理からゲート論理ファイル
を作成するまでを説明し、最後にこれら２つのゲート論
理ファイルから論理シミュレーションを行なうまでを説
明する。
【０００９】既存論理は論理動作レベルで記述（２０）
し、論理入力（２１）を経て論理動作ファイル（２２）
に変換される。論理動作ファイル（２２）は、論理動作
記述コンパイラ（２３）によりゲート論理ファイル（２
４）に展開される。本発明は論理動作記述コンパイラ
（２３）を構成する重要な１つの機能を実現する。
し、論理入力（２１）を経て論理動作ファイル（２２）
に変換される。論理動作ファイル（２２）は、論理動作
記述コンパイラ（２３）によりゲート論理ファイル（２
４）に展開される。本発明は論理動作記述コンパイラ
（２３）を構成する重要な１つの機能を実現する。
【００１０】設計対象論理はゲートレベルで記述（２
５）を行ない、ゲート論理入力（２６）を経てゲート論
理ファイル（２７）に変換される。
５）を行ない、ゲート論理入力（２６）を経てゲート論
理ファイル（２７）に変換される。
【００１１】以上２つのゲート論理ファイル（２４、２
７）を入力し、論理シミュレーション（２８）を実行す
る。
７）を入力し、論理シミュレーション（２８）を実行す
る。
【００１２】次に本発明を含む論理動作記述コンパイラ
の入力情報となる論理動作レベルファイルの記述例を図
３に示す。以下その説明を行う。
の入力情報となる論理動作レベルファイルの記述例を図
３に示す。以下その説明を行う。
【００１３】グローバルレジスタＲは４ビット長で宣言
されており、２つのブロックＢ１、Ｂ２でデータが書き
込まれる。ここでブロックとは論理のある一状態を表
し、記述例では箱で表す。論理はあるルールによって動
作し、状態が遷移していくが、どの状態にあるかはブロ
ック内のステージ変数ＳＴ１，ＳＴ２を参照すれば分か
る。またこのレジスタに書き込みが行われるタイミング
は書き込みクロックＴ０である。このときブロックＢ１
でのレジスタＲに対する書き込みは、書き込み条件がＳ
Ｔ１、書き込みビットがＭＳＢ０から３、書き込みデー
タが変数ＡのＭＳＢ０から３ビットである。一方、ブロ
ックＢ２でのレジスタに対する書き込みは、書き込み条
件がＳＴ２、書き込みビットが３、書き込みデータが変
数Ｂである。
されており、２つのブロックＢ１、Ｂ２でデータが書き
込まれる。ここでブロックとは論理のある一状態を表
し、記述例では箱で表す。論理はあるルールによって動
作し、状態が遷移していくが、どの状態にあるかはブロ
ック内のステージ変数ＳＴ１，ＳＴ２を参照すれば分か
る。またこのレジスタに書き込みが行われるタイミング
は書き込みクロックＴ０である。このときブロックＢ１
でのレジスタＲに対する書き込みは、書き込み条件がＳ
Ｔ１、書き込みビットがＭＳＢ０から３、書き込みデー
タが変数ＡのＭＳＢ０から３ビットである。一方、ブロ
ックＢ２でのレジスタに対する書き込みは、書き込み条
件がＳＴ２、書き込みビットが３、書き込みデータが変
数Ｂである。
【００１４】図３の記述例が、図４で示すタイムチャー
トのＳＴ０，Ｔ０，Ａ，Ｂを入力信号とする。グローバ
ルレジスタＲは書き込み条件が成立ち、さらに書き込み
クロックが立上ったときに書き込まれる。この例では、
書き込みクロックＴ０の最初の立上りで状態ＳＴ１にあ
るから、Ａ（＝’０１０１’）がレジスタＲの０から３
ビットに書き込まれる。次のクロックＴ０の立上りで
は、状態ＳＴ２にあるから、Ｂ（＝’０’）がレジスタ
Ｒの３ビットに書き込まれる。
トのＳＴ０，Ｔ０，Ａ，Ｂを入力信号とする。グローバ
ルレジスタＲは書き込み条件が成立ち、さらに書き込み
クロックが立上ったときに書き込まれる。この例では、
書き込みクロックＴ０の最初の立上りで状態ＳＴ１にあ
るから、Ａ（＝’０１０１’）がレジスタＲの０から３
ビットに書き込まれる。次のクロックＴ０の立上りで
は、状態ＳＴ２にあるから、Ｂ（＝’０’）がレジスタ
Ｒの３ビットに書き込まれる。
【００１５】図３の記述を例題に、本発明で作成される
テーブル及びマトリクスを図５、図６、図７に示す。説
明は図１の処理フローにそって行う。
テーブル及びマトリクスを図５、図６、図７に示す。説
明は図１の処理フローにそって行う。
【００１６】（１）グローバルレジスタに対して書き込
みを行なう記述が登場するたびに、個々の書き込み条件
と書き込み対象ビットの情報を採取しテーブル形式で持
つ（ステップ１０）。
みを行なう記述が登場するたびに、個々の書き込み条件
と書き込み対象ビットの情報を採取しテーブル形式で持
つ（ステップ１０）。
【００１７】図３の記述では、論理動作レベルの記述か
らグローバルレジスタの宣言、書き込み条件、書き込み
対象ビットを図５のようなテーブルにまとめる。つまり
レジスタ名称Ｒ、宣言開始ビット０、宣言終了ビット
３、書き込みクロックＴ０というグローバルレジスタの
宣言情報を１つのテーブル（５０）に、さらに書き込み
条件と書き込み対象ビットの情報を、レジスタに対して
書き込みを行なう記述が登場するたびに新たなテーブル
（５１、５２）に展開する。後者（５１、５２）はレジ
スタに書き込みが行なわれるごとに書き込み条件Ｎｏ．
として追い番を付け、この例ではテーブルＮｏ．１（５
１）に書き込み条件ＳＴ１、書き込み対象ビット０から
３が、テーブルＮｏ．２（５２）に書き込み条件ＳＴ
２、書き込み対象ビット３から３が情報として格納され
ている。
らグローバルレジスタの宣言、書き込み条件、書き込み
対象ビットを図５のようなテーブルにまとめる。つまり
レジスタ名称Ｒ、宣言開始ビット０、宣言終了ビット
３、書き込みクロックＴ０というグローバルレジスタの
宣言情報を１つのテーブル（５０）に、さらに書き込み
条件と書き込み対象ビットの情報を、レジスタに対して
書き込みを行なう記述が登場するたびに新たなテーブル
（５１、５２）に展開する。後者（５１、５２）はレジ
スタに書き込みが行なわれるごとに書き込み条件Ｎｏ．
として追い番を付け、この例ではテーブルＮｏ．１（５
１）に書き込み条件ＳＴ１、書き込み対象ビット０から
３が、テーブルＮｏ．２（５２）に書き込み条件ＳＴ
２、書き込み対象ビット３から３が情報として格納され
ている。
【００１８】（２）レジスタへの書き込みビットと書き
込み条件の対応をマトリクスで表現する（ステップ１
１）。すなわち図３の例では、書き込み条件Ｎｏ．と書
き込み対象ビットの情報は図６のようなマトリクス（６
０）になる。但し、書き込みのあったビットは１、なか
ったビットは０とする。
込み条件の対応をマトリクスで表現する（ステップ１
１）。すなわち図３の例では、書き込み条件Ｎｏ．と書
き込み対象ビットの情報は図６のようなマトリクス（６
０）になる。但し、書き込みのあったビットは１、なか
ったビットは０とする。
【００１９】（３）マトリクス（６０）で各行の内容が
全く同じものをグループ化する（ステップ１２）。
全く同じものをグループ化する（ステップ１２）。
【００２０】図３の例では、図６のマトリクス（６０）
の各行においてその行の内容が全く同じビットをまとめ
グループ化すると、グループが２つ出来る。第１のグル
ープはマトリクス（６０）の第１行から第３行までで構
成される。第２のグループは第４行のみから構成され
る。その結果が図７のマトリクス（７０）である。
の各行においてその行の内容が全く同じビットをまとめ
グループ化すると、グループが２つ出来る。第１のグル
ープはマトリクス（６０）の第１行から第３行までで構
成される。第２のグループは第４行のみから構成され
る。その結果が図７のマトリクス（７０）である。
【００２１】（４）グループごとにグローバルレジスタ
の書き込み制御論理を作成する（ステップ１３）。
の書き込み制御論理を作成する（ステップ１３）。
【００２２】図３の例では、図７のマトリクス（７０）
で示されるグループ単位で書き込み制御論理を作成す
る。
で示されるグループ単位で書き込み制御論理を作成す
る。
【００２３】図３に対する以上のステップ１０からステ
ップ１３までの処理フローにより、レジスタＲの０−２
ビット、３−３ビットの書き込み制御は同じ論理になる
ことが分かる。すなわち０−２ビットはブール式（ＳＴ
１ and Ｔ０）の信号が立ち上がるときに書き込まれ、
３−３ビットはブール式（（ＳＴ１ and Ｔ０）or（Ｓ
Ｔ２ and Ｔ０））の信号が立ち上がるときに書き込ま
れる。このような論理をそれぞれ１つ作成し、出力をグ
ループ化されたビットファンアウトすればよい。実際の
ゲート論理展開を図８に示す。一方、図９は本発明のゲ
ート論理生成方法を使用せずに、作成したゲート展開図
である。書き込み制御論理を各ビット単位で作成するた
め、書き込みクロックを入力とする冗長なゲートが複数
生成され、これによるイベント数が増大する。図３の例
では、本発明を使用しない場合には書き込みクロックを
入力とするゲートはＡＮＤゲート４、ＦＦゲート４必要
なのが、本発明を使用するとＡＮＤゲート２、ＦＦゲー
ト４となり、本発明の効果は大きい。
ップ１３までの処理フローにより、レジスタＲの０−２
ビット、３−３ビットの書き込み制御は同じ論理になる
ことが分かる。すなわち０−２ビットはブール式（ＳＴ
１ and Ｔ０）の信号が立ち上がるときに書き込まれ、
３−３ビットはブール式（（ＳＴ１ and Ｔ０）or（Ｓ
Ｔ２ and Ｔ０））の信号が立ち上がるときに書き込ま
れる。このような論理をそれぞれ１つ作成し、出力をグ
ループ化されたビットファンアウトすればよい。実際の
ゲート論理展開を図８に示す。一方、図９は本発明のゲ
ート論理生成方法を使用せずに、作成したゲート展開図
である。書き込み制御論理を各ビット単位で作成するた
め、書き込みクロックを入力とする冗長なゲートが複数
生成され、これによるイベント数が増大する。図３の例
では、本発明を使用しない場合には書き込みクロックを
入力とするゲートはＡＮＤゲート４、ＦＦゲート４必要
なのが、本発明を使用するとＡＮＤゲート２、ＦＦゲー
ト４となり、本発明の効果は大きい。
【００２４】
【発明の効果】本発明によれば、グローバルレジスタの
書き込み制御部で生成されるゲート数が削減できるの
で、これによるゲートレベルシミュレーション実行時の
イベント数を削減しうる効果がある。
書き込み制御部で生成されるゲート数が削減できるの
で、これによるゲートレベルシミュレーション実行時の
イベント数を削減しうる効果がある。
【図１】本発明の処理フロー図である。
【図２】論理動作レベルで記述した論理とゲートレベル
で記述した設計対象論理から、論理シミュレーションの
結果を得るまでの処理の流れ図である。
で記述した設計対象論理から、論理シミュレーションの
結果を得るまでの処理の流れ図である。
【図３】本発明の一実施例としての論理動作レベルでの
記述例を示す図である。
記述例を示す図である。
【図４】本発明の一実施例としての図３のタイムチャー
トである。
トである。
【図５】本発明の一実施例としての本発明で作成される
テーブルを示す図である。
テーブルを示す図である。
【図６】同じくマトリクスを示す図である。
【図７】同じくマトリクスを示す図である。
【図８】本発明の一実施例としての図３の書き込み制御
論理を作成したもののゲート展開図である。
論理を作成したもののゲート展開図である。
【図９】本発明のゲート論理生成方法を使用せずに書き
込み制御論理を作成した、図３の記述例によるゲート展
開図である。
込み制御論理を作成した、図３の記述例によるゲート展
開図である。
Claims (1)
- 【請求項１】論理動作レベルで記述した論理をゲート論
理にコンパイルし、ゲートレベルでシミュレーションを
行なうシステムにおいて、論理動作レベルからゲート論
理に展開する際、論理動作レベルでの複数個所のグロー
バルレジスタへの書き込み動作記述から、ゲート論理の
書き込み制御論理を作成する過程において、各書き込み
動作記述でのレジスタへの書き込み対象ビットと書き込
み条件を採取する第１ステップと、レジスタの各ビット
を行に、書き込み条件を列とするマトリクス上に前記採
取した書き込み対象ビットと書き込み条件の対応表を作
成する第２ステップと、前記マトリクスの対応表におい
て、各行すなわち各ビットの内容が全く同じものをグル
ープ化する第３ステップと、前記グループ化された各グ
ループに対してレジスタへの書き込み制御論理を作成す
る第４ステップとからなる、発生イベント数の削減を考
慮したことを特徴とするゲート論理生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027850A JPH05225283A (ja) | 1992-02-14 | 1992-02-14 | ゲート論理生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027850A JPH05225283A (ja) | 1992-02-14 | 1992-02-14 | ゲート論理生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225283A true JPH05225283A (ja) | 1993-09-03 |
Family
ID=12232397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027850A Pending JPH05225283A (ja) | 1992-02-14 | 1992-02-14 | ゲート論理生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112965454A (zh) * | 2021-04-30 | 2021-06-15 | 重庆大学 | 解耦工艺流程的控制系统自适应构建方法与运行方法 |
-
1992
- 1992-02-14 JP JP4027850A patent/JPH05225283A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112965454A (zh) * | 2021-04-30 | 2021-06-15 | 重庆大学 | 解耦工艺流程的控制系统自适应构建方法与运行方法 |
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