JPH05224926A - 条件分岐命令制御方式 - Google Patents
条件分岐命令制御方式Info
- Publication number
- JPH05224926A JPH05224926A JP2706392A JP2706392A JPH05224926A JP H05224926 A JPH05224926 A JP H05224926A JP 2706392 A JP2706392 A JP 2706392A JP 2706392 A JP2706392 A JP 2706392A JP H05224926 A JPH05224926 A JP H05224926A
- Authority
- JP
- Japan
- Prior art keywords
- status
- branch
- pipeline
- address
- hazard
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】パイプラインを待たせず後続命令の処理を行う
ことが可能な条件分岐命令制御方式の提供。 【構成】分岐先アドレスを生成するアドレス生成手段お
よび生成した分岐先アドレスを保持するブランチアドレ
スレジスタ５を有するアドレス生成部３と、条件分岐時
の条件の判定を行う条件判定手段および演算結果に従っ
て更新すると共に条件判定を行うステータスを保持する
ステータスレジスタ６を有する演算実行部４と、フェッ
チ命令によりアドレス生成部３および演算実行部４を制
御しフェッチ命令からステータスのセットを指示するビ
ットを抽出しパイプラインの各段階で保持するステータ
スセットレジスタ７を有するパイプライン制御部１と、
アドレス計算以降のパイプラインでステータスセットレ
ジスタ７が１つでもイネーブルであればステータスハザ
ードを検出しすべてディセーブルであればステータスハ
ザード未検出とするステータスハザード検出部２とを備
える。
ことが可能な条件分岐命令制御方式の提供。 【構成】分岐先アドレスを生成するアドレス生成手段お
よび生成した分岐先アドレスを保持するブランチアドレ
スレジスタ５を有するアドレス生成部３と、条件分岐時
の条件の判定を行う条件判定手段および演算結果に従っ
て更新すると共に条件判定を行うステータスを保持する
ステータスレジスタ６を有する演算実行部４と、フェッ
チ命令によりアドレス生成部３および演算実行部４を制
御しフェッチ命令からステータスのセットを指示するビ
ットを抽出しパイプラインの各段階で保持するステータ
スセットレジスタ７を有するパイプライン制御部１と、
アドレス計算以降のパイプラインでステータスセットレ
ジスタ７が１つでもイネーブルであればステータスハザ
ードを検出しすべてディセーブルであればステータスハ
ザード未検出とするステータスハザード検出部２とを備
える。
Description
【０００１】
【産業上の利用分野】本発明は条件分岐命令制御方式に
関する。
関する。
【０００２】
【従来の技術】従来のパイプライン方式の情報処理装置
では、条件分岐命令実行時ステータスハザード発生を防
ぐためステータスをセットするステージ、すなわち演算
実行のパイプラインのみで条件判定を行い分岐を行う方
式が一般的であった。
では、条件分岐命令実行時ステータスハザード発生を防
ぐためステータスをセットするステージ、すなわち演算
実行のパイプラインのみで条件判定を行い分岐を行う方
式が一般的であった。
【０００３】次に従来の条件分岐命令制御方式について
図面を参照して説明する。図４および図５は演算実行の
パイプラインのみで分岐命令の分岐条件判定を行う従来
の情報処理装置のパイプライン処理方式の説明図であ
る。
図面を参照して説明する。図４および図５は演算実行の
パイプラインのみで分岐命令の分岐条件判定を行う従来
の情報処理装置のパイプライン処理方式の説明図であ
る。
【０００４】図４および図５共に情報処理装置は、Ｆス
テージ，Ａｄステージ，Ａステージ，ｏステージ，Ｅス
テージの５段のパイプラインにより構成されている。Ｆ
ステージは命令取込みのパイプライン、Ａｄステージは
アドレス計算の命令デコードのパイプライン、Ａステー
ジはアドレス計算の実行のパイプライン、ｏステージは
オペランドアクセスおよび演算実行の命令デコードのパ
イプライン、Ｅステージは演算実行及び演算実行結果に
従いステータスの更新および条件分岐命令の条件判定を
行うパイプラインである。
テージ，Ａｄステージ，Ａステージ，ｏステージ，Ｅス
テージの５段のパイプラインにより構成されている。Ｆ
ステージは命令取込みのパイプライン、Ａｄステージは
アドレス計算の命令デコードのパイプライン、Ａステー
ジはアドレス計算の実行のパイプライン、ｏステージは
オペランドアクセスおよび演算実行の命令デコードのパ
イプライン、Ｅステージは演算実行及び演算実行結果に
従いステータスの更新および条件分岐命令の条件判定を
行うパイプラインである。
【０００５】図４は条件分岐命令が分岐条件不成立時の
パイプラインの説明図でありｆ３の命令が条件分岐命令
である。この場合分岐の条件が成立しなかったので以降
の命令（ｆ４，ｆ５，ｆ６…）の処理を継続する。
パイプラインの説明図でありｆ３の命令が条件分岐命令
である。この場合分岐の条件が成立しなかったので以降
の命令（ｆ４，ｆ５，ｆ６…）の処理を継続する。
【０００６】図５は分岐条件成立時のパイプラインの説
明図であり、図４と同様にｆ３の命令が条件分岐命令で
ある。この場合は分岐の条件が成立したので分岐命令以
降の命令はフラッシュされ、ａ３で生成した分岐先アド
レスにより分岐先の命令をフェッチする。
明図であり、図４と同様にｆ３の命令が条件分岐命令で
ある。この場合は分岐の条件が成立したので分岐命令以
降の命令はフラッシュされ、ａ３で生成した分岐先アド
レスにより分岐先の命令をフェッチする。
【０００７】図４，図５に示すいずれの場合にも、ｅ１
又はｅ２にてステータスの更新の有無に拘らずステータ
スハザード防止のためのｅ３のタイミングで分岐判定を
行う。このため、ａ３で生成した分岐先アドレスを保持
する必要がありＦ，Ａｄ，Ａ，ｏの各ステージをｅ３完
了まで延ばす。
又はｅ２にてステータスの更新の有無に拘らずステータ
スハザード防止のためのｅ３のタイミングで分岐判定を
行う。このため、ａ３で生成した分岐先アドレスを保持
する必要がありＦ，Ａｄ，Ａ，ｏの各ステージをｅ３完
了まで延ばす。
【０００８】
【発明が解決しようとする課題】上述した従来の条件分
岐命令制御方式は、条件分岐命令の演算実行のパイプラ
インまで分岐判定を待つので、条件分岐命令の演算実行
のパイプライン（例えば図４，図５のｅ３）以前にステ
ータスが確定していた場合には、分岐命令の実行性能が
悪くなるという問題点がある。さらに、条件判定が終了
するまで分岐先アドレスを保持するため、畳け分岐命令
のアドレス計算のパイプラインを待たせる必要があり、
条件判定の結果、後続命令の実行が遅くなるという問題
点もある。
岐命令制御方式は、条件分岐命令の演算実行のパイプラ
インまで分岐判定を待つので、条件分岐命令の演算実行
のパイプライン（例えば図４，図５のｅ３）以前にステ
ータスが確定していた場合には、分岐命令の実行性能が
悪くなるという問題点がある。さらに、条件判定が終了
するまで分岐先アドレスを保持するため、畳け分岐命令
のアドレス計算のパイプラインを待たせる必要があり、
条件判定の結果、後続命令の実行が遅くなるという問題
点もある。
【０００９】本発明の目的は、分岐判定を早期に行い先
に計算した分岐先アドレスを保持することにより、パイ
プラインを待たせず後続命令の処理を行うことが可能な
条件分岐命令制御方式を提供することにある。
に計算した分岐先アドレスを保持することにより、パイ
プラインを待たせず後続命令の処理を行うことが可能な
条件分岐命令制御方式を提供することにある。
【００１０】
【課題を解決するための手段】本発明の条件分岐命令制
御方式は、パイプライン処理方式により動作する情報処
理装置において、条件分岐時の分岐先アドレスを生成す
るアドレス生成手段および生成した前記分岐先アドレス
を保持するブランチアドレスレジスタを有するアドレス
生成部と、前記条件分岐時の条件の判定を行う条件判定
手段および演算結果に従って更新すると共に条件判定を
行うステータスを保持するステータスレジスタを有する
演算実行部と、フェッチ命令により前記アドレス生成部
および演算実行部を制御しフェッチした命令からステー
タスのセットを指示するビットを抽出しパイプラインの
各段階で保持する複数のステータスセットレジスタを有
するパイプライン制御部と、アドレス計算以降のパイプ
ラインで前記ステータスセットレジスタが１つでもイネ
ーブルであればステータスハザードを検出しすべてディ
セーブルであればステータスハザード未検出とするステ
ータスハザード検出部とを備え、条件分岐命令の実行時
に前記ステータスハザード検出部でステータスハザード
を検出した場合には前記演算実行部で条件判定を行うま
での間前記アドレス生成部の生成する分岐先アドレスを
前記ブランチアドレスレジスタに一旦保持すると共に前
記演算実行部のパイプラインで条件分岐を行い、ステー
タスハザードを検出しなかった場合にはアドレス計算の
パイプラインで条件分岐を行う構成である。
御方式は、パイプライン処理方式により動作する情報処
理装置において、条件分岐時の分岐先アドレスを生成す
るアドレス生成手段および生成した前記分岐先アドレス
を保持するブランチアドレスレジスタを有するアドレス
生成部と、前記条件分岐時の条件の判定を行う条件判定
手段および演算結果に従って更新すると共に条件判定を
行うステータスを保持するステータスレジスタを有する
演算実行部と、フェッチ命令により前記アドレス生成部
および演算実行部を制御しフェッチした命令からステー
タスのセットを指示するビットを抽出しパイプラインの
各段階で保持する複数のステータスセットレジスタを有
するパイプライン制御部と、アドレス計算以降のパイプ
ラインで前記ステータスセットレジスタが１つでもイネ
ーブルであればステータスハザードを検出しすべてディ
セーブルであればステータスハザード未検出とするステ
ータスハザード検出部とを備え、条件分岐命令の実行時
に前記ステータスハザード検出部でステータスハザード
を検出した場合には前記演算実行部で条件判定を行うま
での間前記アドレス生成部の生成する分岐先アドレスを
前記ブランチアドレスレジスタに一旦保持すると共に前
記演算実行部のパイプラインで条件分岐を行い、ステー
タスハザードを検出しなかった場合にはアドレス計算の
パイプラインで条件分岐を行う構成である。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例のブロック図であ
る。
る。
【００１３】本発明の条件分岐命令制御方式は、条件分
岐時の分岐先アドレスを生成するアドレス生成手段およ
び生成した分岐先アドレスを保持するブランチアドレス
レジスタ５を有するアドレス生成部３と、条件分岐時の
条件の判定を行う条件判定手段および演算結果に従って
更新すると共に条件判定を行うステータスを保持するス
テータスレジスタ６を有する演算実行部４と、フェッチ
命令によりアドレス生成部３および演算実行部４を制御
しフェッチした命令からステータスのセットを指示する
ビットを抽出しパイプラインの各段階で保持するステー
タスセットレジスタ７を有するパイプライン制御部１
と、アドレス計算以降のパイプラインでステータスセッ
トレジスタ７が１つでもイネーブルであればステータス
ハザードを検出しすべてディセーブルであればステータ
スハザード未検出とするステータスハザード検出部２と
を備えて実現する。
岐時の分岐先アドレスを生成するアドレス生成手段およ
び生成した分岐先アドレスを保持するブランチアドレス
レジスタ５を有するアドレス生成部３と、条件分岐時の
条件の判定を行う条件判定手段および演算結果に従って
更新すると共に条件判定を行うステータスを保持するス
テータスレジスタ６を有する演算実行部４と、フェッチ
命令によりアドレス生成部３および演算実行部４を制御
しフェッチした命令からステータスのセットを指示する
ビットを抽出しパイプラインの各段階で保持するステー
タスセットレジスタ７を有するパイプライン制御部１
と、アドレス計算以降のパイプラインでステータスセッ
トレジスタ７が１つでもイネーブルであればステータス
ハザードを検出しすべてディセーブルであればステータ
スハザード未検出とするステータスハザード検出部２と
を備えて実現する。
【００１４】次に動作について説明する。
【００１５】図２および図３は本発明の一実施例の動作
を説明する説明図である。
を説明する説明図である。
【００１６】フェッチした命令はパイプライン制御部１
に入力される。このときフェッチした命令からステータ
スの変更を指示するビットを抽出し、ステータスを変更
する場合は“１”、ステータスを変更しない場合は
“０”をステータスセットレジスタ７に入力する。ステ
ータスセットレジスタ７は、パイプラインの各段階ごと
にレジスタを持っており、命令の実行が進むにつれステ
ータスセット支持を示すビットもパイプラインの次段に
シフトして行く。
に入力される。このときフェッチした命令からステータ
スの変更を指示するビットを抽出し、ステータスを変更
する場合は“１”、ステータスを変更しない場合は
“０”をステータスセットレジスタ７に入力する。ステ
ータスセットレジスタ７は、パイプラインの各段階ごと
にレジスタを持っており、命令の実行が進むにつれステ
ータスセット支持を示すビットもパイプラインの次段に
シフトして行く。
【００１７】今、ｆ３でフェッチした命令が条件分岐命
令であるとき、ａ３のタイミングでアドレス生成部３で
分岐先アドレスの計算を行う、と同時にステータスハザ
ード検出部２でステータスセットレジスタ７のｏ２，ｅ
１のパイプラインの値によりステータスハザードのチェ
ックを行う。
令であるとき、ａ３のタイミングでアドレス生成部３で
分岐先アドレスの計算を行う、と同時にステータスハザ
ード検出部２でステータスセットレジスタ７のｏ２，ｅ
１のパイプラインの値によりステータスハザードのチェ
ックを行う。
【００１８】図２はステータスハザード未検出かつ分岐
条件成立時を示し、このときステータスセットレジスタ
７のｏ２，ｅ１の各レジスタの値が“０”であれば１，
２番目の各命令ではステータスは変更されないことを意
味するので、ステータスハザードは検出されずステータ
スレジスタ６の値によりａ３のタイミングで分岐の条件
判定を行い、条件が成立した場合はａ３で生成した分岐
先アドレスに分岐を行う。
条件成立時を示し、このときステータスセットレジスタ
７のｏ２，ｅ１の各レジスタの値が“０”であれば１，
２番目の各命令ではステータスは変更されないことを意
味するので、ステータスハザードは検出されずステータ
スレジスタ６の値によりａ３のタイミングで分岐の条件
判定を行い、条件が成立した場合はａ３で生成した分岐
先アドレスに分岐を行う。
【００１９】図３はステータスハザード検出かつ分岐条
件成立時を示し、このとき、ａ３のタイミングでステー
タスセットレジスタ７の値を調べた結果ｏ２，ｅ１の各
レジスタの１つでも“１”であれば１，２番目の命令の
いずれか、すなわち、ｅ１又はｅ２のタイミングでステ
ータスが変更されることを意味するので、ステータスハ
ザード検出部２でステータスハザードが検出され、ａ３
のタイミングでは条件分岐の条件判定は行われず、条件
判定はｅ３のタイイングまで待たされることになる。こ
のときａ３のタイミングでアドレス生成部３によって作
られた分岐先アドレスは、ブランチアドレスレジスタ５
に一旦保持され、条件分岐成立時、分岐先の命令をフェ
ッチするために使われる。
件成立時を示し、このとき、ａ３のタイミングでステー
タスセットレジスタ７の値を調べた結果ｏ２，ｅ１の各
レジスタの１つでも“１”であれば１，２番目の命令の
いずれか、すなわち、ｅ１又はｅ２のタイミングでステ
ータスが変更されることを意味するので、ステータスハ
ザード検出部２でステータスハザードが検出され、ａ３
のタイミングでは条件分岐の条件判定は行われず、条件
判定はｅ３のタイイングまで待たされることになる。こ
のときａ３のタイミングでアドレス生成部３によって作
られた分岐先アドレスは、ブランチアドレスレジスタ５
に一旦保持され、条件分岐成立時、分岐先の命令をフェ
ッチするために使われる。
【００２０】
【発明の効果】以上説明したように、本発明は、条件分
岐時の分岐先アドレスを生成するアドレス生成手段およ
び生成した分岐先アドレスを保持するブランチアドレス
レジスタを有するアドレス生成部と、条件分岐時の条件
の判定を行う条件判定手段および演算結果に従って更新
すると共に条件判定を行うステータスを保持するステー
タスレジスタを有する演算実行部と、フェッチ命令によ
りアドレス生成部および演算実行部を制御しフェッチし
た命令からステータスのセットを指示するビットを抽出
しパイプラインの各段階で保持する複数のステータスセ
ットレジスタを有するパイプライン制御部と、アドレス
計算以降のパイプラインでステータスセットレジスタが
１つでもイネーブルであればステータスハザードを検出
しすべてディセーブルであればステータスハザード未検
出とするステータスハザード検出部とを備え、条件分岐
命令の実行時にステータスハザード検出部でステータス
ハザードを検出した場合には演算実行部で条件判定を行
うまでの間アドレス生成部の生成する分岐先アドレスを
ブランチアドレスレジスタに一旦保持すると共に演算実
行部のパイプラインで条件分岐を行い、ステータスハザ
ードを検出しなかった場合にはアドレス計算のパイプラ
インで条件分岐を行うことにより、分岐判定を早期に行
い先に計算した分岐先アドレスを保持することができ、
パイプラインを待たせず、条件分岐不成立の場合でも後
続命令の処理を行うことが可能となるという効果が有
る。
岐時の分岐先アドレスを生成するアドレス生成手段およ
び生成した分岐先アドレスを保持するブランチアドレス
レジスタを有するアドレス生成部と、条件分岐時の条件
の判定を行う条件判定手段および演算結果に従って更新
すると共に条件判定を行うステータスを保持するステー
タスレジスタを有する演算実行部と、フェッチ命令によ
りアドレス生成部および演算実行部を制御しフェッチし
た命令からステータスのセットを指示するビットを抽出
しパイプラインの各段階で保持する複数のステータスセ
ットレジスタを有するパイプライン制御部と、アドレス
計算以降のパイプラインでステータスセットレジスタが
１つでもイネーブルであればステータスハザードを検出
しすべてディセーブルであればステータスハザード未検
出とするステータスハザード検出部とを備え、条件分岐
命令の実行時にステータスハザード検出部でステータス
ハザードを検出した場合には演算実行部で条件判定を行
うまでの間アドレス生成部の生成する分岐先アドレスを
ブランチアドレスレジスタに一旦保持すると共に演算実
行部のパイプラインで条件分岐を行い、ステータスハザ
ードを検出しなかった場合にはアドレス計算のパイプラ
インで条件分岐を行うことにより、分岐判定を早期に行
い先に計算した分岐先アドレスを保持することができ、
パイプラインを待たせず、条件分岐不成立の場合でも後
続命令の処理を行うことが可能となるという効果が有
る。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の一実施例のステータスハザード未検出
かつ分岐条件成立時の動作を説明する説明図である。
かつ分岐条件成立時の動作を説明する説明図である。
【図３】本発明の一実施例のステータスハザード検出か
つ分岐条件成立時の動作を説明する説明図である。
つ分岐条件成立時の動作を説明する説明図である。
【図４】従来の情報処理装置での条件分岐命令が分岐条
件不成立時のパイプラインの説明図である。
件不成立時のパイプラインの説明図である。
【図５】従来の情報処理装置での条件分岐命令が分岐条
件成立時のパイプラインの説明図である。
件成立時のパイプラインの説明図である。
１ パイプライン制御部 ２ ステータスハザード検出部 ３ アドレス生成部 ４ 演算実行部 ５ ブランチアドレスレジスタ ６ ステータスレジスタ ７ ステータスセットレジスタ
Claims (1)
- 【請求項１】 パイプライン処理方式により動作する情
報処理装置において、条件分岐時の分岐先アドレスを生
成するアドレス生成手段および生成した前記分岐先アド
レスを保持するブランチアドレスレジスタを有するアド
レス生成部と、前記条件分岐時の条件の判定を行う条件
判定手段および演算結果に従って更新すると共に条件判
定を行うステータスを保持するステータスレジスタを有
する演算実行部と、フェッチ命令により前記アドレス生
成部および演算実行部を制御しフェッチした命令からス
テータスのセットを指示するビットを抽出しパイプライ
ンの各段階で保持する複数のステータスセットレジスタ
を有するパイプライン制御部と、アドレス計算以降のパ
イプラインで前記ステータスセットレジスタが１つでも
イネーブルであればステータスハザードを検出しすべて
ディセーブルであればステータスハザード未検出とする
ステータスハザード検出部とを備え、条件分岐命令の実
行時に前記ステータスハザード検出部でステータスハザ
ードを検出した場合には前記演算実行部で条件判定を行
うまでの間前記アドレス生成部の生成する分岐先アドレ
スを前記ブランチアドレスレジスタに一旦保持すると共
に前記演算実行部のパイプラインで条件分岐を行い、ス
テータスハザードを検出しなかった場合にはアドレス計
算のパイプラインで条件分岐を行うことを特徴とする条
件分岐命令制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2706392A JPH05224926A (ja) | 1992-02-14 | 1992-02-14 | 条件分岐命令制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2706392A JPH05224926A (ja) | 1992-02-14 | 1992-02-14 | 条件分岐命令制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05224926A true JPH05224926A (ja) | 1993-09-03 |
Family
ID=12210617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2706392A Pending JPH05224926A (ja) | 1992-02-14 | 1992-02-14 | 条件分岐命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05224926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724565A (en) * | 1995-02-03 | 1998-03-03 | International Business Machines Corporation | Method and system for processing first and second sets of instructions by first and second types of processing systems |
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181226A (ja) * | 1989-01-06 | 1990-07-16 | Toshiba Corp | パイプライン処理装置 |
-
1992
- 1992-02-14 JP JP2706392A patent/JPH05224926A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181226A (ja) * | 1989-01-06 | 1990-07-16 | Toshiba Corp | パイプライン処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724565A (en) * | 1995-02-03 | 1998-03-03 | International Business Machines Corporation | Method and system for processing first and second sets of instructions by first and second types of processing systems |
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
| US6308263B1 (en) | 1995-10-04 | 2001-10-23 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS633337B2 (ja) | ||
| JPH0540627A (ja) | 並列演算処理装置 | |
| US5075849A (en) | Information processor providing enhanced handling of address-conflicting instructions during pipeline processing | |
| JPS62226232A (ja) | 分岐先アドレス算出回路 | |
| JPH05224926A (ja) | 条件分岐命令制御方式 | |
| JPH10124312A (ja) | 中央処理装置 | |
| JPS5822769B2 (ja) | 分岐制御方式 | |
| JP3082944B2 (ja) | パイプライン処理装置 | |
| US6718458B2 (en) | Method and apparatus for performing addressing operations in a superscalar, superpipelined processor | |
| JPH0228723A (ja) | ループ命令実行方式 | |
| JPH03122718A (ja) | パイプライン計算機における条件分岐命令実行制御方式 | |
| JPH0991139A (ja) | 情報処理装置 | |
| JP2843844B2 (ja) | 並列演算処理装置 | |
| JP3493110B2 (ja) | 高速分岐処理装置 | |
| JP3431503B2 (ja) | 情報処理装置およびプログラム制御方法 | |
| JP2869376B2 (ja) | データ依存関係を持つ複数のデータ処理を実行するパイプラインデータ処理方法 | |
| JP2000305782A (ja) | 演算装置 | |
| JP2503223B2 (ja) | 先行制御方式 | |
| JPH04213727A (ja) | 情報処理装置 | |
| JPH05241820A (ja) | マイクロプログラム制御装置 | |
| JPH0378832A (ja) | デ―タ処理装置 | |
| JPH0512007A (ja) | データ処理方式 | |
| JPH03255529A (ja) | パイプライン処理装置 | |
| JPS59158441A (ja) | パイプライン制御方式 | |
| JPH0677235B2 (ja) | 情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |