JPH05224892A - 自乗回路 - Google Patents
自乗回路Info
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- JPH05224892A JPH05224892A JP4296047A JP29604792A JPH05224892A JP H05224892 A JPH05224892 A JP H05224892A JP 4296047 A JP4296047 A JP 4296047A JP 29604792 A JP29604792 A JP 29604792A JP H05224892 A JPH05224892 A JP H05224892A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 従来技術の等価な自乗回路において使用され
るＲＯＭの大きさよりも少なくとも４倍小さい大きさを
有するＲＯＭを含む自乗回路を提供することである。 【構成】 ｎビットｘ0 ないしｘn-1 の二進数Ｘのため
の自乗回路であって、ビットｘ1 ないしｘn-2 により構
成される数ｐの自乗の表を含む。２ｎ−３ビットの数を
加えるための加算器は、第１の入力で、その表により与
えられる自乗ｐ2の左側に位置する、ビットｘn-1 によ
り構成される数を受ける。第１のスイッチング素子が数
ｐを受けかつビットｘ0 が１に等しければこれを加算器
の第２の入力のｎ−２の下位線に与える。第２のスイッ
チング素子は数ｐを受け、かつビットｘn-1 が１に等し
ければこれを第２の入力のｎ−２の上位線に与える。Ａ
ＮＤゲートが第２の入力の残りの線に接続されかつビッ
トｘ0 およびｘn-1 を受ける。Ｘの自乗Ｘ2 はビット０
とビットｘ0 がその右側に位置する、加算器出力により
構成される。
るＲＯＭの大きさよりも少なくとも４倍小さい大きさを
有するＲＯＭを含む自乗回路を提供することである。 【構成】 ｎビットｘ0 ないしｘn-1 の二進数Ｘのため
の自乗回路であって、ビットｘ1 ないしｘn-2 により構
成される数ｐの自乗の表を含む。２ｎ−３ビットの数を
加えるための加算器は、第１の入力で、その表により与
えられる自乗ｐ2の左側に位置する、ビットｘn-1 によ
り構成される数を受ける。第１のスイッチング素子が数
ｐを受けかつビットｘ0 が１に等しければこれを加算器
の第２の入力のｎ−２の下位線に与える。第２のスイッ
チング素子は数ｐを受け、かつビットｘn-1 が１に等し
ければこれを第２の入力のｎ−２の上位線に与える。Ａ
ＮＤゲートが第２の入力の残りの線に接続されかつビッ
トｘ0 およびｘn-1 を受ける。Ｘの自乗Ｘ2 はビット０
とビットｘ0 がその右側に位置する、加算器出力により
構成される。
Description
【０００１】
【０００２】
【発明の分野】この発明は、ｎビットの二進数を、自乗
するための自乗回路に関し、かつより特定的には不揮発
性メモリ素子（すなわちＲＯＭ）に記憶される、自乗さ
れた数の表を含むそのような回路に関する。
するための自乗回路に関し、かつより特定的には不揮発
性メモリ素子（すなわちＲＯＭ）に記憶される、自乗さ
れた数の表を含むそのような回路に関する。
【０００３】
【関連技術の説明】従来技術では、二進数Ｘを自乗する
ための回路は二進数乗算回路でその数自体をＸに乗算す
ることにより実現される。８ビットの数を乗算するため
の二進回路は、従来の技術およびアーキテクチャではお
よそ１５００のトランジスタを必要とする。このような
従来技術の回路は乗算器と呼ばれ、かつ一般的な欠点と
しては使用する表面積が大きいことが挙げられる。
ための回路は二進数乗算回路でその数自体をＸに乗算す
ることにより実現される。８ビットの数を乗算するため
の二進回路は、従来の技術およびアーキテクチャではお
よそ１５００のトランジスタを必要とする。このような
従来技術の回路は乗算器と呼ばれ、かつ一般的な欠点と
しては使用する表面積が大きいことが挙げられる。
【０００４】８ビットの二進数Ｘの自乗回路を実現する
代替的方法はｎビットの数自乗のすべてをＲＯＭメモリ
素子内に記憶しかつその自乗数の１つをアドレスするこ
とによりこれら自乗数の１つを選択するというものであ
る。このアドレス動作はＲＯＭのアドレス線上に数Ｘを
与えることにより生じる。数Ｘがｎビットから構成され
ている場合には、２ｎビットの数を２n ＲＯＭ内に記憶
しなければならなくなる（ｎビット数の自乗は少なくと
も２ｎビットを含む数である）。したがって、この例で
は、２n ×２ｎビットのＲＯＭが必要になる。８ビット
数のすべての自乗数を含むＲＯＭはおよそ１９００のト
ランジスタを含む。これらのトランジスタは大変秩序正
しく配列されているので、ＲＯＭは、等価な従来技術の
乗算器回路（同じ技術を利用する）に比べて、ｎ＜１０
で、等しいまたはより小さいシリコン表面を占有するよ
うに容易に工夫され得る。
代替的方法はｎビットの数自乗のすべてをＲＯＭメモリ
素子内に記憶しかつその自乗数の１つをアドレスするこ
とによりこれら自乗数の１つを選択するというものであ
る。このアドレス動作はＲＯＭのアドレス線上に数Ｘを
与えることにより生じる。数Ｘがｎビットから構成され
ている場合には、２ｎビットの数を２n ＲＯＭ内に記憶
しなければならなくなる（ｎビット数の自乗は少なくと
も２ｎビットを含む数である）。したがって、この例で
は、２n ×２ｎビットのＲＯＭが必要になる。８ビット
数のすべての自乗数を含むＲＯＭはおよそ１９００のト
ランジスタを含む。これらのトランジスタは大変秩序正
しく配列されているので、ＲＯＭは、等価な従来技術の
乗算器回路（同じ技術を利用する）に比べて、ｎ＜１０
で、等しいまたはより小さいシリコン表面を占有するよ
うに容易に工夫され得る。
【０００５】
【発明の概要】したがって、この発明の目的は従来技術
の自乗回路において使用されるＲＯＭの大きさに比べて
少なくとも４倍小さい大きさのＲＯＭを含む自乗回路を
提供することである。
の自乗回路において使用されるＲＯＭの大きさに比べて
少なくとも４倍小さい大きさのＲＯＭを含む自乗回路を
提供することである。
【０００６】発明のこの目的ならびに他の利点および特
徴は０からｎ−１まで重みが増加するｎビットを有する
二進数Ｘの自乗を提供する回路により達成され、同回路
は二進数ｐの自乗の表を含む。各数ｐは数Ｘの重み１か
らｎ−２のビットによってのみ構成されている。この回
路はさらにこの表により与えられる自乗数ｐ2 の左側に
位置する、数Ｘの重みｎ−１のビットにより構成される
数を第１の入力で受ける、２ｎ−３ビットの数を加える
ための加算器と、数Ｘの下位ビットが１に等しければそ
の数ｐを受けてこれを加算器の第２の入力の下位のｎ−
２線へ与える第１のスイッチング素子と、数Ｘの重みｎ
−１のビットが１の場合に数ｐを受けかつこれを加算器
の第２の入力の上位の重みのｎ−２線へ与える第２のス
イッチング素子と、数Ｘの重み０およびｎ−１のビット
が双方とも１であれば、加算器の第２の入力の残りの線
に対し１を与える第３のスイッチング素子とを含む。数
Ｘの自乗Ｘ2 は加算器の出力により構成され、この出力
に対してその右側にはビット０と数Ｘの最下位ビットが
位置する。
徴は０からｎ−１まで重みが増加するｎビットを有する
二進数Ｘの自乗を提供する回路により達成され、同回路
は二進数ｐの自乗の表を含む。各数ｐは数Ｘの重み１か
らｎ−２のビットによってのみ構成されている。この回
路はさらにこの表により与えられる自乗数ｐ2 の左側に
位置する、数Ｘの重みｎ−１のビットにより構成される
数を第１の入力で受ける、２ｎ−３ビットの数を加える
ための加算器と、数Ｘの下位ビットが１に等しければそ
の数ｐを受けてこれを加算器の第２の入力の下位のｎ−
２線へ与える第１のスイッチング素子と、数Ｘの重みｎ
−１のビットが１の場合に数ｐを受けかつこれを加算器
の第２の入力の上位の重みのｎ−２線へ与える第２のス
イッチング素子と、数Ｘの重み０およびｎ−１のビット
が双方とも１であれば、加算器の第２の入力の残りの線
に対し１を与える第３のスイッチング素子とを含む。数
Ｘの自乗Ｘ2 は加算器の出力により構成され、この出力
に対してその右側にはビット０と数Ｘの最下位ビットが
位置する。
【０００７】この発明の実施例によれば、表は数ｐ2 の
２（ｎ−２）−２の上位ビットのみを記憶する記憶素子
である。数ｐ2 は、その右側にビット０と数Ｘの重み１
のビットが位置する、メモリ出力によって構成される。
２（ｎ−２）−２の上位ビットのみを記憶する記憶素子
である。数ｐ2 は、その右側にビット０と数Ｘの重み１
のビットが位置する、メモリ出力によって構成される。
【０００８】この発明のこの実施例によれば、第１のス
イッチング素子はｎ−２ＡＮＤゲートを含み、その第１
の入力が数Ｘの最下位ビットを受けかつその第２の入力
がそれぞれ数ｐのビットの１つを受ける。
イッチング素子はｎ−２ＡＮＤゲートを含み、その第１
の入力が数Ｘの最下位ビットを受けかつその第２の入力
がそれぞれ数ｐのビットの１つを受ける。
【０００９】この発明のこの実施例によれば、第２のス
イッチング素子は数Ｘの重み０とｎ−１のビットをその
第１入力で受けかつ数ｐのビットの１つをそれぞれその
第２の入力で受ける、ｎ−２のＡＮＤゲートを含む。
イッチング素子は数Ｘの重み０とｎ−１のビットをその
第１入力で受けかつ数ｐのビットの１つをそれぞれその
第２の入力で受ける、ｎ−２のＡＮＤゲートを含む。
【００１０】この発明のこの実施例によれば、第３のス
イッチング素子は、数Ｘの重み０とｎ−１のビットをそ
の入力で受けるＡＮＤゲートから構成される。
イッチング素子は、数Ｘの重み０とｎ−１のビットをそ
の入力で受けるＡＮＤゲートから構成される。
【００１１】この発明の上記のおよび他の目的、特徴、
局面ならびに利点は添付の図面とともに見るとき、以下
の発明の詳細な説明により明らかになることであろう。
局面ならびに利点は添付の図面とともに見るとき、以下
の発明の詳細な説明により明らかになることであろう。
【００１２】
【詳細な説明】ｎビットを含む数Ｘの自乗を与えること
が所望されているとすれば、 Ｘ＝２n-1 ｘn-1 ＋…＋２1 ｘ1 ＋２0 ｘ0 となり、ここでｘ0 …ｘn-1 は数Ｘの重み０ないしｎ−
１のビットをそれぞれ示す。
が所望されているとすれば、 Ｘ＝２n-1 ｘn-1 ＋…＋２1 ｘ1 ＋２0 ｘ0 となり、ここでｘ0 …ｘn-1 は数Ｘの重み０ないしｎ−
１のビットをそれぞれ示す。
【００１３】この発明に従う回路は以下のとおりこの数
の自乗を与える。数Ｘは以下のような形に書き表わされ
得る、すなわち Ｘ＝２n-1 ｘn-1 ＋２ｐ＋２0 ｘ0 ， （１） ただし、ｐ＝２n-3 ｘn-2 ＋…＋２1 ｘ2 ＋２0 ｘ1 である。
の自乗を与える。数Ｘは以下のような形に書き表わされ
得る、すなわち Ｘ＝２n-1 ｘn-1 ＋２ｐ＋２0 ｘ0 ， （１） ただし、ｐ＝２n-3 ｘn-2 ＋…＋２1 ｘ2 ＋２0 ｘ1 である。
【００１４】したがって、等式（１）を自乗しかつｘi
＝１または０であるためｘi 2 ＝ｘ i であることを考慮
して、結果として得られた式を簡素化することにより、
以下の式が得られる。
＝１または０であるためｘi 2 ＝ｘ i であることを考慮
して、結果として得られた式を簡素化することにより、
以下の式が得られる。
【００１５】 ｘ2 ＝（２n-1 ｘn-1 ＋２ｐ＋ｘ0 ）2 ＝２n+1 ｘn-1 ｐ＋４ｘ0 ｐ＋２n ｘ0 ｘn-1 ＋ ４ｐ2 ＋２2(n-1)ｘn-1 ＋ｘ0 （２） ＝Ｔ１＋Ｔ２＋Ｔ３＋ Ｔ４＋Ｔ５＋Ｔ６ 図１は式（２）を象徴的にグラフで示す。様々な２進数
がビットに対応するセルに分割された長方形の形式で示
される。長方形の各セルは特定のセルのビットの重みに
対応する列に配置される。図１においては、列０ないし
２n-1 は右から左に数字を付けられ、最下位重みのビッ
トが最も右の列に相当する。２i ｚの形で表わされる一
般的な２進数（ただしｚはｎz ビットの２値の値であ
る）は、ｎ z セルを有する長方形により表わされること
が可能で、このセルは列ｉにおいて最下位の重みを有す
る。長方形のセルは値ｚのビットにより占有され、その
状態は長方形内にこの値を書込むことにより示される。
長方形により占有されていない列は空（ｎｕｌｌ）ビッ
トに相当する。
がビットに対応するセルに分割された長方形の形式で示
される。長方形の各セルは特定のセルのビットの重みに
対応する列に配置される。図１においては、列０ないし
２n-1 は右から左に数字を付けられ、最下位重みのビッ
トが最も右の列に相当する。２i ｚの形で表わされる一
般的な２進数（ただしｚはｎz ビットの２値の値であ
る）は、ｎ z セルを有する長方形により表わされること
が可能で、このセルは列ｉにおいて最下位の重みを有す
る。長方形のセルは値ｚのビットにより占有され、その
状態は長方形内にこの値を書込むことにより示される。
長方形により占有されていない列は空（ｎｕｌｌ）ビッ
トに相当する。
【００１６】長方形Ｘは式（１）を表わす。数Ｘのビッ
トｘ0 ないしｘn-1 が列０ないしｎ−１に表われる。数
ｐは数Ｘのビットｘ1 ないしｘn-2 により形成されかつ
適切な列内の長方形Ｘ内に表われる。
トｘ0 ないしｘn-1 が列０ないしｎ−１に表われる。数
ｐは数Ｘのビットｘ1 ないしｘn-2 により形成されかつ
適切な列内の長方形Ｘ内に表われる。
【００１７】６つの並んだ長方形が式（２）の右側の項
Ｔ１−Ｔ６を表わし、最後の長方形は結果Ｘ2 を表わ
す。
Ｔ１−Ｔ６を表わし、最後の長方形は結果Ｘ2 を表わ
す。
【００１８】長方形Ｔ１は式（２）の項、すなわち、 Ｔ１＝２n+1 ｘn-1 ｐ を表わす。この長方形は、図示のとおり、ｎ＋１ないし
２ｎ−２の、ｎ−２の列を専有する。値ｘn-1 ｐは、こ
の値が数ｐのビットの各々とビットｘn-1 を単純論理Ａ
ＮＤすることにより得られることから、数ｐと同じ数の
ビットを含む。
２ｎ−２の、ｎ−２の列を専有する。値ｘn-1 ｐは、こ
の値が数ｐのビットの各々とビットｘn-1 を単純論理Ａ
ＮＤすることにより得られることから、数ｐと同じ数の
ビットを含む。
【００１９】長方形Ｔ２は式（２）の項、すなわち、 Ｔ２＝４ｘ0 ｐ＝２2 ｘ0 ｐ を表わす。図示のとおり、長方形Ｔ２は列２ないしｎ−
１のｎ−２の列を占有する。
１のｎ−２の列を占有する。
【００２０】長方形Ｔ３は以下の項を表わす、すなわ
ち、 Ｔ３＝２n ｘ0 ｘn-1 図示のとおり、長方形Ｔ３は列ｎのみを占有する（ｘ0
ｘn-1 は１ビットに相当する）。
ち、 Ｔ３＝２n ｘ0 ｘn-1 図示のとおり、長方形Ｔ３は列ｎのみを占有する（ｘ0
ｘn-1 は１ビットに相当する）。
【００２１】長方形Ｔ１、Ｔ２およびＴ３に鑑み、和Ｔ
１＋Ｔ２＋Ｔ３は２つの０にともなわれる、値ｘ
n-1 ｐ、ｘ0 ｘn-1 ｐ、およびｘ0 ｐの並置（ｊｕｘｔ
ａｐｏｓｉｔｉｏｎ）により形成される数に実際のとこ
ろ等しい。したがって、物理的には上記の値のビットを
保持する列の対応する並置は単純にその総和を形成する
ので、項Ｔ１ないしＴ３を合計するのに二進加算器は必
要ではない。
１＋Ｔ２＋Ｔ３は２つの０にともなわれる、値ｘ
n-1 ｐ、ｘ0 ｘn-1 ｐ、およびｘ0 ｐの並置（ｊｕｘｔ
ａｐｏｓｉｔｉｏｎ）により形成される数に実際のとこ
ろ等しい。したがって、物理的には上記の値のビットを
保持する列の対応する並置は単純にその総和を形成する
ので、項Ｔ１ないしＴ３を合計するのに二進加算器は必
要ではない。
【００２２】長方形Ｔ４は式（２）の項、すなわち、 Ｔ４＝４ｐ2 ＝２2 ｐ2 を表わす。図示のとおり、長方形Ｔ４は２ないし２n-3
の２（ｎ−２）個の列を占有する。
の２（ｎ−２）個の列を占有する。
【００２３】長方形Ｔ５は以下の項を表わす。 Ｔ５＝２2(n-1)ｘn-1 図示のとおり長方形Ｔ５は列２n-2 を占有する。
【００２４】長方形Ｔ６は項Ｔ６＝ｘ0 を表わし図示の
とおり列０を占有する。項Ｔ４、Ｔ５、およびＴ６の和
は値ｘn-1 、ｐ2 、０、およびｘ0 の単純並置により与
えられることが可能で、この演算は二進加算器の使用を
回避させる。
とおり列０を占有する。項Ｔ４、Ｔ５、およびＴ６の和
は値ｘn-1 、ｐ2 、０、およびｘ0 の単純並置により与
えられることが可能で、この演算は二進加算器の使用を
回避させる。
【００２５】加えて、図１は、数Ｘのいかなる値に関し
ても数Ｘ2 の重み１のビット（長方形Ｘ2 により表わさ
れる）が常に空であり、かつ重み０のビットが数Ｘの重
み０のビットｘ0 に常に等しいことを示す。したがっ
て、数ｐ2 の重み０と１のビットを記憶する必要がな
い、というのもそれらはそれぞれ数ｐのビットｘ１（数
Ｘの重み１のビットである）と０とにそれぞれ等しいこ
とがわかっているからである。数ｐ2 は、こうして数０
とｘ1 をその上位の２（ｎ−２）−２ビットの右側に置
くことにより、長方形Ｔ４内に示されるとおり得られ
る。
ても数Ｘ2 の重み１のビット（長方形Ｘ2 により表わさ
れる）が常に空であり、かつ重み０のビットが数Ｘの重
み０のビットｘ0 に常に等しいことを示す。したがっ
て、数ｐ2 の重み０と１のビットを記憶する必要がな
い、というのもそれらはそれぞれ数ｐのビットｘ１（数
Ｘの重み１のビットである）と０とにそれぞれ等しいこ
とがわかっているからである。数ｐ2 は、こうして数０
とｘ1 をその上位の２（ｎ−２）−２ビットの右側に置
くことにより、長方形Ｔ４内に示されるとおり得られ
る。
【００２６】６つの項Ｔ１−Ｔ６の和は長方形Ｔ１−Ｔ
３の並置に相当する数と長方形Ｔ４およびＴ５の並置に
相当する数との単一の和となる。空ビットとビットｘ0
（Ｔ６）はこの和の右側に置かれて数Ｘ2 を与える。こ
れら最後の２つのビットは上に述べたとおり、Ｘのすべ
ての値に関してそれぞれの位置に存在することが知られ
ている。
３の並置に相当する数と長方形Ｔ４およびＴ５の並置に
相当する数との単一の和となる。空ビットとビットｘ0
（Ｔ６）はこの和の右側に置かれて数Ｘ2 を与える。こ
れら最後の２つのビットは上に述べたとおり、Ｘのすべ
ての値に関してそれぞれの位置に存在することが知られ
ている。
【００２７】この分析から、Ｘの自乗を２n 記憶する代
わりに、ｐの自乗を２n-2 記憶するだけでよいことがわ
かる。したがって、記憶することが必要な自乗の量は従
来技術の二進乗算器のものの４分の１である。従来技術
の二進乗算器で行なわれるような数Ｘ2 の２ｎビットと
は違い、数ｐ2 の２（ｎ−２）−２＝２ｎ−６上位ビッ
トのみを記憶する。メモリビットの合計量は２n-2 （２
ｎ−６）＝２n-1 （ｎ−３）であり、これは従来技術の
二進乗算器に対して４ｎ／（ｎ−３）の表面積（「チッ
プ領域」）のゲインを与える。このゲインは、ｎが無限
に近づく場合には４に近づく。８ビットの数Ｘ（ａ＝
８）の場合、このゲインは６．４となる。
わりに、ｐの自乗を２n-2 記憶するだけでよいことがわ
かる。したがって、記憶することが必要な自乗の量は従
来技術の二進乗算器のものの４分の１である。従来技術
の二進乗算器で行なわれるような数Ｘ2 の２ｎビットと
は違い、数ｐ2 の２（ｎ−２）−２＝２ｎ−６上位ビッ
トのみを記憶する。メモリビットの合計量は２n-2 （２
ｎ−６）＝２n-1 （ｎ−３）であり、これは従来技術の
二進乗算器に対して４ｎ／（ｎ−３）の表面積（「チッ
プ領域」）のゲインを与える。このゲインは、ｎが無限
に近づく場合には４に近づく。８ビットの数Ｘ（ａ＝
８）の場合、このゲインは６．４となる。
【００２８】この発明に従えば、必要とされるメモリに
加えて、デジタル論理を実行するためには付加的な回路
が必要である。このような回路は値（Ｔ１＋Ｔ２＋Ｔ
３）と（Ｔ４＋Ｔ５）とを合計するための（２ｎ−３）
−ビット加算器および値ｘn-1ｐと、ｘ0 ｐと、ｘ0 ｘ
n-1 とを計算するための論理ゲートを含む。これら回路
がより小さなメモリの使用により節約される表面に比べ
て、小さい表面積を占有することは当業者により理解さ
れるであろう。
加えて、デジタル論理を実行するためには付加的な回路
が必要である。このような回路は値（Ｔ１＋Ｔ２＋Ｔ
３）と（Ｔ４＋Ｔ５）とを合計するための（２ｎ−３）
−ビット加算器および値ｘn-1ｐと、ｘ0 ｐと、ｘ0 ｘ
n-1 とを計算するための論理ゲートを含む。これら回路
がより小さなメモリの使用により節約される表面に比べ
て、小さい表面積を占有することは当業者により理解さ
れるであろう。
【００２９】図２は、この発明による自乗回路の好まし
い実施例を示すブロック図である。その自乗が計算され
ることになる、数Ｘのビットｘ0 ないしｘn-1 は線ｘ0
ないしｘn-1 で回路内に導入される。ｎ−２の線ｘ１な
いしｘn-2 は数ｐのビットを保持し、ＲＯＭ２０のアド
レス線に接続される。ＲＯＭ２０は数ｐ2 の２ｎ−６の
上位ビット（ｐ2 ）２ないし（ｐ2 ）２ｎ−５を出力す
る。残りの下位ビット線（ｐ2 ）１および（ｐ2 ）０は
それぞれ線０と線ｘ1 に接続される。
い実施例を示すブロック図である。その自乗が計算され
ることになる、数Ｘのビットｘ0 ないしｘn-1 は線ｘ0
ないしｘn-1 で回路内に導入される。ｎ−２の線ｘ１な
いしｘn-2 は数ｐのビットを保持し、ＲＯＭ２０のアド
レス線に接続される。ＲＯＭ２０は数ｐ2 の２ｎ−６の
上位ビット（ｐ2 ）２ないし（ｐ2 ）２ｎ−５を出力す
る。残りの下位ビット線（ｐ2 ）１および（ｐ2 ）０は
それぞれ線０と線ｘ1 に接続される。
【００３０】この回路は２ｎ−３ビット数を加算するた
めの加算器ＡＤＤを含む。加算器ＡＤＤは数Ｘ2 の重み
２ないし２ｎ−２のビットをそれぞれ与える２ｎ−３個
の基本（elementary）加算器を含む。各基本加算器は２
つのビット入力ａとｂとを含み、かつそれぞれがそのす
ぐ上位の基本加算器にキャリビットを伝達するための出
力ｃを保持する。加算器ＡＤＤ2n-2のキャリ出力は数Ｘ
2 の重み２ｎ−１のビットを与える。他の加算器のキャ
リ出力については図示していない。
めの加算器ＡＤＤを含む。加算器ＡＤＤは数Ｘ2 の重み
２ないし２ｎ−２のビットをそれぞれ与える２ｎ−３個
の基本（elementary）加算器を含む。各基本加算器は２
つのビット入力ａとｂとを含み、かつそれぞれがそのす
ぐ上位の基本加算器にキャリビットを伝達するための出
力ｃを保持する。加算器ＡＤＤ2n-2のキャリ出力は数Ｘ
2 の重み２ｎ−１のビットを与える。他の加算器のキャ
リ出力については図示していない。
【００３１】ビット（ｐ2 ）０ないし（ｐ2 ）２ｎ−５
が加算器ＡＤＤ2 ないしＡＤＤ2n-3の入力ｂに与えられ
る。加算器ＡＤＤ2n-2の入力ｂは線ｘn-1 に接続され
る。数Ｘ2 の重み０と１のビットが線ｘ0 と０に接続さ
れた線とによりそれぞれ与えられる。
が加算器ＡＤＤ2 ないしＡＤＤ2n-3の入力ｂに与えられ
る。加算器ＡＤＤ2n-2の入力ｂは線ｘn-1 に接続され
る。数Ｘ2 の重み０と１のビットが線ｘ0 と０に接続さ
れた線とによりそれぞれ与えられる。
【００３２】加算器ＡＤＤ2 ないしＡＤＤ2n-2の入力ａ
はＡＮＤゲート＆2 ないし＆2n-2の出力にそれぞれ接続
される。ＡＮＤゲート＆2 ないし＆n-1 の第１の入力は
線ｘ 0 に接続される。数ｐのビットｘ1 ないしｘn-2 は
ＡＮＤゲート＆2 ないし＆n- 1 の第２入力にそれぞれ与
えられる。ＡＮＤゲート＆2 ないし＆n-1 は値ｘ0 ｐを
加算器ＡＤＤz ないしＡＤＤn-1 にそれぞれ与える。
はＡＮＤゲート＆2 ないし＆2n-2の出力にそれぞれ接続
される。ＡＮＤゲート＆2 ないし＆n-1 の第１の入力は
線ｘ 0 に接続される。数ｐのビットｘ1 ないしｘn-2 は
ＡＮＤゲート＆2 ないし＆n- 1 の第２入力にそれぞれ与
えられる。ＡＮＤゲート＆2 ないし＆n-1 は値ｘ0 ｐを
加算器ＡＤＤz ないしＡＤＤn-1 にそれぞれ与える。
【００３３】ＡＮＤゲート＆n+1 ないし＆2n-2の第１の
入力は線ｘn-1 に接続され、かつ数ｐのビットｘ1 ない
しｘn-2 はこれらＡＮＤゲートの第２の入力にそれぞれ
与えられる。ＡＮＤゲート＆n+1 ないし＆2n-2はそれぞ
れ値ｘn-1 ｐを加算器ＡＤＤ n+1 ないしＡＤＤ2n-zに与
える。
入力は線ｘn-1 に接続され、かつ数ｐのビットｘ1 ない
しｘn-2 はこれらＡＮＤゲートの第２の入力にそれぞれ
与えられる。ＡＮＤゲート＆n+1 ないし＆2n-2はそれぞ
れ値ｘn-1 ｐを加算器ＡＤＤ n+1 ないしＡＤＤ2n-zに与
える。
【００３４】ゲート＆n の２つの入力は線ｘ0 と線ｘ
n-1 とに接続される。ＡＮＤゲート＆ n は数ｘ0 ｘn-1
を加算器ＡＤＤ1 に与える。
n-1 とに接続される。ＡＮＤゲート＆ n は数ｘ0 ｘn-1
を加算器ＡＤＤ1 に与える。
【００３５】図２はＡＮＤゲートと基本加算器との配列
が大変秩序正しく、これら素子が小さい表面上に容易に
配置され得ることを示す。
が大変秩序正しく、これら素子が小さい表面上に容易に
配置され得ることを示す。
【００３６】当業者にとり自明のように、上記の好まし
い実施例には様々な修正が加えられ得る。特にい、ＡＮ
Ｄゲート＆2 ないし＆n-1 は、線ｘ0 により制御されか
つ空の二進数を１つの入力としてかつ数ｐをもう１つの
入力として受けるマルチプレクサと置換えられ得る。線
ｘn-1 により制御される同様のマルチプレクサをＡＮＤ
ゲート＆n+1 ないし＆2n-2の代わりに用いてもよい。Ｒ
ＯＭは、その出力ビットが入力（アドレス線上の）で提
示されるビットのプリプログラムされた式に相当する、
プログラマブル論理アレイ（ＰＬＡ）等のいかなる等価
の回路で置換されてもよい。
い実施例には様々な修正が加えられ得る。特にい、ＡＮ
Ｄゲート＆2 ないし＆n-1 は、線ｘ0 により制御されか
つ空の二進数を１つの入力としてかつ数ｐをもう１つの
入力として受けるマルチプレクサと置換えられ得る。線
ｘn-1 により制御される同様のマルチプレクサをＡＮＤ
ゲート＆n+1 ないし＆2n-2の代わりに用いてもよい。Ｒ
ＯＭは、その出力ビットが入力（アドレス線上の）で提
示されるビットのプリプログラムされた式に相当する、
プログラマブル論理アレイ（ＰＬＡ）等のいかなる等価
の回路で置換されてもよい。
【００３７】
【数１】
【００３８】が成り立つので、加算器ＡＤＤ2 はビット
ｘ1 およびビットｘ0 の補数を受けるＡＮＤゲートで置
換えられ得る。
ｘ1 およびビットｘ0 の補数を受けるＡＮＤゲートで置
換えられ得る。
【００３９】上記の記載は例示の目的のみで提示された
ものでありかつ限定することを意図していない。本願発
明の範囲は先行の特許請求の範囲およびその均等物によ
り定義されるものである。
ものでありかつ限定することを意図していない。本願発
明の範囲は先行の特許請求の範囲およびその均等物によ
り定義されるものである。
【図１】本願発明に従う自乗回路により使用される計算
方法を象徴的に、かつグラフで示す図である。
方法を象徴的に、かつグラフで示す図である。
【図２】ブロック図の模式的な形態で、本願発明に従う
自乗回路の実施例を示す図である。
自乗回路の実施例を示す図である。
Ｘ…二進数 ｚ…２値の値 ＡＤＤ…基本加算器
Claims (5)
- 【請求項１】 ０からｎ−１まで増加する重みを有する
ｎビットの第１の二進数Ｘを自乗するための自乗回路で
あって、 第２の二進数の自乗の表（２０）を含み、各第２の数ｐ
が前記第１の数Ｘの重み１ないしｎ−１のビットによっ
てのみ構成され、 前記表により与えられる前記第２の数の自乗ｐ2 の左側
で並置された前記第１の数Ｘの重みｎ−１のビットによ
り構成される数を、第１の入力で受ける２ｎ−３ビット
の数の加算器（ＡＤＤ）と、 前記第２の数ｐを受けかつ前記第１の数Ｘの最下位ビッ
トが１である場合には、前記加算器の第２の入力の下位
のｎ−２の線にこの数を与える第１のスイッチング手段
（＆2 …＆n-1 ）と、 前記第２の数ｐを受け、かつ前記第１の数Ｘの重みｎ−
１のビットが１の場合には、この数を加算器の第２の入
力のｎ−２の上位線に与える第２のスイッチング手段
（＆n+1 …＆2n-2）と、 前記第１の数Ｘの重み０とｎ−１とのビットが双方とも
１である場合には、１を加算器の第２の入力の残りの線
に与える第３のスイッチング手段（＆n ）とを含み、 前記第１の数Ｘの自乗Ｘ2 が加算器出力により構成さ
れ、これに対してその右側にビット０と前記第１の数Ｘ
の最下位ビットとが並置される、自乗回路。 - 【請求項２】 前記表が前記第２の数の自乗ｐ2 の２
（ｎ−２）−２上位ビットのみを記憶するメモリ（２
０）であり、ｐ2 がメモリの出力により構成され、これ
に対してその右側にビット０と前記第１の数Ｘの重み１
のビットとが並置される、請求項１に記載の回路。 - 【請求項３】 前記第１のスイッチング手段がｎ−２の
ＡＮＤゲートを含み、その第１の入力が前記第１の数Ｘ
の最下位ビットを受けかつ前記第２の入力のそれぞれが
前記第２の数ｐのビットの１つをそれぞれ受ける、請求
項１に記載の回路。 - 【請求項４】 前記第２のスイッチング手段がｎ−２の
ＡＮＤゲートを含み、その第１の入力が前記第１の数Ｘ
の重みｎ−１のビットを受けかつ前記第２の入力の各々
が前記第２の数ｐのビットのうち１つをそれぞれ受け
る、請求項１に記載の回路。 - 【請求項５】 前記第３のスイッチング手段が前記第１
の数Ｘの重み０とｎ−１とのビットを受ける、ＡＮＤゲ
ートを含む、請求項１に記載の回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR14019 | 1991-11-05 | ||
| FR9114019A FR2683340A1 (fr) | 1991-11-05 | 1991-11-05 | Circuit elevateur au carre de nombres binaires. |
| US07/970,139 US5337267A (en) | 1991-11-05 | 1992-11-02 | Squaring circuit for binary numbers |
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| Publication Number | Publication Date |
|---|---|
| JPH05224892A true JPH05224892A (ja) | 1993-09-03 |
Family
ID=26229051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4296047A Withdrawn JPH05224892A (ja) | 1991-11-05 | 1992-11-05 | 自乗回路 |
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| Country | Link |
|---|---|
| US (2) | US5337267A (ja) |
| EP (1) | EP0541462B1 (ja) |
| JP (1) | JPH05224892A (ja) |
| FR (1) | FR2683340A1 (ja) |
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| US5909504A (en) * | 1996-03-15 | 1999-06-01 | Cognex Corporation | Method of testing a machine vision inspection system |
| US6259827B1 (en) | 1996-03-21 | 2001-07-10 | Cognex Corporation | Machine vision methods for enhancing the contrast between an object and its background using multiple on-axis images |
| US6298149B1 (en) | 1996-03-21 | 2001-10-02 | Cognex Corporation | Semiconductor device image inspection with contrast enhancement |
| US5978502A (en) * | 1996-04-01 | 1999-11-02 | Cognex Corporation | Machine vision methods for determining characteristics of three-dimensional objects |
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| US6381375B1 (en) | 1998-02-20 | 2002-04-30 | Cognex Corporation | Methods and apparatus for generating a projection of an image |
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| US11610104B1 (en) | 2019-12-30 | 2023-03-21 | Ali Tasdighi Far | Asynchronous analog accelerator for fully connected artificial neural networks |
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-
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- 1991-11-05 FR FR9114019A patent/FR2683340A1/fr active Granted
-
1992
- 1992-11-02 US US07/970,139 patent/US5337267A/en not_active Ceased
- 1992-11-02 EP EP92420392A patent/EP0541462B1/fr not_active Expired - Lifetime
- 1992-11-05 JP JP4296047A patent/JPH05224892A/ja not_active Withdrawn
-
1995
- 1995-08-01 US US08/509,981 patent/USRE35365E/en not_active Expired - Lifetime
Also Published As
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| USRE35365E (en) | 1996-10-29 |
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| EP0541462A1 (fr) | 1993-05-12 |
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|---|---|---|---|
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