KR100195178B1 - 제곱 계산 회로 - Google Patents

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Abstract

본 발명은 제곱 계산회로를 제공하는데 있다. 2비트에서 6비트까지의 입력데이타를 입력하여 각각 4비트에서 12비트까지의 데이타를 출력하는 제곱 계산회로를 구성하기 위하여 입력에 대한 출력의 관계식을 구하고 그 식을 최대한 간략화하여 각 해당하는 비트의 제곱 계산회로를 구성한 것이다. 따라서, 종래의 곱셈기를 이용하여 제곱을 계산하는 경우보다 회로 구성이 간단화되고 처리속도가 빨라지게 된다.

Description

제곱 계산 회로
제1도는 종래의 제곱계산을 수행하기 위한 방법을 나타내는 것이다.
제2도는 본 발명의 제곱계산을 수행하기 위한 방법을 나타내는 것이다.
제3도는 2비트 제곱계산 회로를 나타내는 것이다.
제4도는 3비트 제곱계산 회로를 나타내는 것이다.
제5도는 4비트 제곱계산 회로를 나타내는 것이다.
제6도는 5비트 제곱계산 회로를 나타내는 것이다.
제7도는 6비트 제곱계산 회로를 나타내는 것이다.
본 발명은 제곱 계산회로에 관한 것으로, 특히 디지탈 전송 채널상에서 발생하는 오류를 정정하는 부호방법과 변조 방법이 결합된 트렐리스 부호와 변조방법에서 비터비 복호기 내부의 지로 평가량 연산 장치에 관한것이다.
트렐리스 부호화 변조방법에 사용되는 비터비 복호기에서는, 전송된 심볼과 복호될 심볼간의 유클리디언 거리를 대상으로 지로 평가량을 계산하여야 한다.
두 심볼간의 유클리디언 거리를 계산하기 위해서는 데이타의 제곱을 계산하는 과정이 필요하게 되는데, 종래에는 디지탈 신호처리기를 사용하여 트렐리스 부호화방법을 구현하고 있기 때문에 제곱 계산과정에 제1도에 나타낸 것처럼, 곱셈기를 사용하게 된다. 디지탈 신호 처리기를 사용한 트렐리스 부호화방법의 구현은 Fagon,A.,et al., Single DSP Implementation of a High Spped Echo Cancelling Modem Employing Trellis Coding, Proc. of the Intnl. ESA Workshop on DSP Techniques Applied to Space Communications, November 1988. 과 Dion D. Messer, Convolutional Encoding and Viterbi Decoding Using the DSP56001 with a V.32 Modem Trellis Example, Motorola Inc., 1989.에 발표되어 있다. 일반적인 데이타의 곱셈을 계산하는데는 곱셈기를 사용하는 것이 바람직하지만 제곱을 계산하는 것은 곱셈 계산의 특별한 경우로 볼 수 있으므로 이에 대한 전용회로를 구현하여 사용하는 것이 바람직하다.
본 발명의 목적은 곱셈 계산 전용회로를 사용하여 데이타의 곱셈을 수행할 경우에 곱셈기에서 불필요한 논리 부분을 제거함으로써 회로의 크기를 줄일수 있으며 처리속도 또한 크게 증가시킬수 있는 제곱 계산 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 제곱 계산 회로는 n 비트의 데이타의 제곱을 수행하기 위하여 n 비트의 데이타의 제곱 계산회로의 논리식을 구하고 간략화하여 그 식에 따른 논리회로를 구현한 것이다.
첨부된 도면을 참고로하여 본 발명의 제곱 계산 방법 및 회로를 설명하면 다음과 같다.
제2도는 본 발명의 제곱 계산회로를 나타내는 블럭도이다.
제2도에 있어서, n 비트의 이진 데이타 A=(An-1An-2An-3...A1A0)의 제곱은 2n 비트의 데이타 A2=(P2n-1P2n-2P2n-3...P2P1P0)로 된다. 이 경우에 제곱을 구하고자 하는 데이타 A와 연산된 데이타 A2과의 사이에는 일정한 논리적인 상관관계가 성립하므로 이러한 상관관계를 찾아 조합논리 회로를 구성하면 된다.
2비트 데이타에 대한 관계식을 유도하면 다음과 같다.
제3도는 사이 식에 따른 본 발명의 2비트 제곱 계산회로를 나타내는 것이다.
제3도에 있어서, 2비트 데이타(A0,A1)를 입력하여 4비트의 데이타(P0P1P2P3)를 출력하기 위하여 입력비트(A0)를 버퍼링하여 출력비트(P0)를 출력하기 위한 인버터들(10,11), 로우 레벨의 신호를 버퍼하여 출력비트(P1)를 출력하기 위한 버퍼(12), 입력비트(A1)를 위한 인버터(13), 상기 인버터들(11,13)의 출력신호들을 입력하여 비논리합하여 출력비트(P2)를 출력하기 위한 NOR게이트(14), 상기 인버터들(10,13)의 출력신호들을 입력하여 비논리곱하여 출력비트(P3)를 출력하기 위한 NOR게이트(15)로 구성되어 있다.
3비트 데이타에 대한 관계식을 유도하면 다음과 같다.
제4도는 상기 식에 따른 본 발명의 3비트 제곱 계산회로를 나타내는 것이다.
제4도에 있어서, 3비트 데이타(A0A1A2)를 입력하여 6비트의 데이타(P0P1P2P3P4P5)를 출력하기 위하여 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 인버터들(20,21), 입력비트(A1)를 버퍼하기 위한 인버터들(22,23), 입력비트(A2)를 버퍼하기 위한 인버터들(24,25), 상기 인버터들(21,22)의 출력신호들을 비논리합하고 출력비트(P2)를 출력하기 위한 NOR게이트(26), 상기 인버터들(21,23,24)의 출력신호들을 비논리곱하기 위한 NAND게이트(27), 상기 인버터들(21,22,25)의 출력신호들을 비논리곱하기 위한 NAND게이트(28), 상기 인버터들(20,22,25)의 출력신호들을 비논리곱하기 위한 NAND게이트(29), 상기 인버터들(21,25)의 출력신호들을 비논리곱하기 위한 NAND게이트(30), 상기 인버터들(21,23,25)의 출력신호들을 비논리곱하기 위한 NAND게이트(31), 상기 인버터들(23,25)의 출력신호들을 비논리곱하기 위한 NAND게이트(32), 상기 NAND게이트들(27,28)의 출력신호들을 비논리곱하여 출력비트(P3)를 출력하기 위한 NAND게이트(33), 상기 NAND게이트들(29,30)의 출력신호들을 비논리곱하여 출력비트(P4)를 출력하기 위한 NAND게이트(34), 상기 NAND게이트들(31,32)의 출력신호들을 비논리곱하여 출력비트(P5)를 출력하기 위한 NAND게이트(35), 로우레벨의 신호를 버퍼하여 출력비트(P1)를 출력하기 위한 버퍼(36)로 구성되어 있다.
4비트 데이타에 관한 관계식을 유도하면 다음과 같다.
제5도는 상기 식에 따른 본 발명의 4비트 데이타 제곱회로를 나타내는 것이다.
제5도에 있어서, 4비트의 데이타(A0A1A2A3)를 입력하여 8비트 데이타(P0P1P2P3P4P3P6P7)를 출력하기 위하여 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 인버터들(40,41), 입력비트(A1)를 버퍼하기 위한 인버터들(42,43), 입력비트(A2)를 버퍼하기 위한 인버터들(44,45), 입력비트(A3)를 버퍼하기 위한 인버터들(46,47), 상기 인버터들(43,45)의 출력신호들을 비배타논리합하는 EXNOR게이트(48), 상기 인버터들(40,42,45)의 출력신호들을 비논리곱하는 NAND게이트(49), 상기 인버터들(41,45,46)의 출력신호들을 비논리곱하는 NAND게이트(50),상기 인버터들(41,44,47)의 출력신호들을 비논리곱하는 NAND게이트(51), 상기 인버터들(40,43,44,47)의 출력신호들을 비논리곱하는 NAND게이트(52), 상기 인버터들(43,44,47)의 출력신호들을 비논리곱하는 NAND게이트(53), 상기 인버터들(41,45,47)의 출력신호들을 비논리곱하는 NAND게이트(54), 상기 인버터들(43,45,46)의 출력신호들을 비논리곱하는 NAND게이트(55), 상기 인버터들(41,43,45)을 출력신호들을 비논리곱하는 NAND게이트(56) 상기 인버터들(41,44,47)의 출력신호들을 비논리곱하는 NAND게이트(57), 상기 인버터들(42,44,47)의 출력신호들을 비논리곱하는 NAND게이트(58) 상기 인버터들(43,47)의 출력신호들을 비논리곱하는 NAND게이트(59), 상기 인버터들(44,47)의 출력신호들을 비논리곱하는 NAND게이트(60), 상기 인버터들(44,46)의 출력신호들을 비논리합하여 출력비트(P7)를 출력하기 위한 NOR게이트(61), 상기 인버터들(41,42)의 출력신호를 비논리합하고 출력비트(P2)를 발생하기 위한 NOR게이트(62), 상기 인버터(40)의 출력신호와 상기 EXNOR게이트(48)의출력신호를 비논리합하고 출력비트(P3)를 출력하기 위한 NOR게이트(63), 상기 NAND게이트들(49,50,51)의 출력신호들을 비논리곱하고 출력비트(P4)를 출력하기 위한 NAND게이트(64), 상기 NAND게이트들(52,53,54,55,56)의 출력신호들을 비논리곱하고 출력비트(P5)를 출력하기 위한 NAND게이트(65), 상기 NAND게이트들(57,58,59,60)의 출력신호들을 비논리곱하고 출력비트(P6)를 를 출력하기 위한 NAND게이트(66), 로우 레벨의 신호를 버퍼하여 출력비트(P1)을 출력하기 위한 버퍼(67)로 구성되어 있다.
5비트 데이타에 관한 관계식을 유도하여 보면 다음과 같다.
제6도는 상기 식에 따른 본 발명의 5비트 제곱 계산회로를 나타내는 것이다.
제6도에 있어서, 5비트 데이타(A0A1A2A3A4)를 제곱하여 10비트 데이타(P0P1P2P3P4P5P6P7P8P9)를 출력하기 위하여 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 인버터들(70,71), 입력비트(A1)를 버퍼하기 위한 인버터들(72,73), 입력비트(A2)를 버퍼하기 위한 인버터들(74,75), 입력비트(A3)를 버퍼하기 위한 인버터들(76,77), 입력비트(A4)를 버퍼하기 위한 인버터들(78,79), 상기 인버터들(73,75)의 출력신호들을 비배타논리합하는 EXNOR게이트(80), 상기 인버터들(70,72,75)의 출력신호들을 비논리곱하는 NAND게이트(81), 상기 인버터들(71,75,76)의 출력신호들을 비논리곱하는 NAND게이트(82),상기 인버터들(71,74,77)의 출력신호들을 비논리곱하는 NAND게이트(83), 상기 인버터들(73,75,76,78)의 출력신호들을 비논리곱하기 위한 NAND게이트(84), 상기 인버터들(71,75,77,78)의 들을 비논리곱하기 위한 NAND게이트(85), 상기 인버터들(71,73,75,78)의 출력신호들을 비논리곱하기 위한 NAND게이트(86), 상기 인버터들(73,74,77,78)의 출력신호들을 비논리곱하기 위한 NAND게이트(87), 상기 인버터들(71,74,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(88),상기 인버터들(71,72,74,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(89), 상기 인버터들(70,73,74,77)의 출력신호들을 비논리곱하기 위한 NAND게이트(90), 상기 인버터들(70,73,75,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(91), 상기 인버터들(71,72,75,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(92), 상기 인버터들(71,75,77,79)의 출력신호들을 비논리곱하기위한 NAND게이트(93), 상기 인버터들(70,73,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(94), 상기 인버터들(71,73,74,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(95), 상기 인버터들(74,77,78)의 출력신호들을 비논리곱하기 위한 NAND게이트(96), 상기 인버터들(73,77,78)의 출력신호들을 비논리곱하기 위한 NAND게이트(97), 상기 인버터들(72,74,77)의 출력신호들을 비논리곱하기 위한 NAND게이트(98), 상기 인버터들(71,74,77)의 출력신호들을 비논리곱하기 위한 NAND게이트(99), 상기 인버터들(72,75,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(100), 상기 인버터들(70,73,75,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(101), 상기 인버터들(75,77,78)의 출력신호들을 비논리곱하기 위한 NAND게이트(102), 상기 인버터들(73,77,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(103), 상기 인버터들(73,75,77,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(104), 상기 인버터들(70,73,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(105), 상기 인버터들(72,74,76,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(106), 상기 인버터들(72,75,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(107), 상기 인버터들(71,73,75,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(108), 상기 인버터들(77,79)의 출력신호들을 비논리곱하기 위한 NAND게이트(109), 상기 인버터들(71,72)의 출력신호들을 비논리합하여 출력비트(P2)를 출력하기 위한 NOR게이트(110), 상기 인버터들(70)의 출력신호와 상기 EXNOR게이트(80)의 출력신호들을 비논리합하여 출력비트(P3)를 출력하기 위한 NOR게이트(111), 상기 NAND게이트들(81,82,83)의 출력신호들을 비논리곱하여 출력비트(P4)를 출력하기 위한 NAND게이트(112), 상기 NAND게이트들(84,85,86,87)의 출력신호들을 비논리곱하기 위한 NAND게이트(113), 상기 NAND게이트들(88,89,90,91,92)의 출력신호들을 비논리곱하기 위한 NAND게이트(114), 상기 NAND게이트들(93,94,95)의 출력신호들을 비논리곱하기 위한 NAND게이트(115), 상기 NAND게이트들(96,97,98,99)의 출력신호들을 비논리곱하기 위한 NAND게이트(116), 상기 NAND게이트들(100,101,102,103)의 출력신호들을 비논리곱하여 출력비트(P7)를 출력하기 위한 NAND게이트(117), 상기 NAND게이트들(104,105,106,107)의 출력신호들을 비논리곱하여 출력비트(P8)를 를 출력하기 위한 NAND게이트(118), 상기 NAND게이트들(108,109)의 출력신호들을 비논리곱하여 출력비트(P9)를 를 출력하기 위한 NAND게이트(119), 상기 NAND게이트들(113,114)의 출력신호들을 비논리합하여 출력비트(P5)를 를 출력하기 위한 OR 게이트(120), 상기 NAND게이트들(115, 116)의 출력신호들을 논리합하여 출력신호(P6)를 출력하기 위한 OR 게이트(121), 및 접지전압을 입력하여 버퍼하여 출력비트(P1)을 출력하는 버퍼(122)로 구성되어 있다.
6비트 데이타에 관한 관계식을 유도하여 보면 다음과 같다.
제7도는 상기 식에 따른 6비트 데이타의 제곱 계산회로를 나타내는 것이다.
제7도에 있어서, 6비트 데이타(A0A1A2A3A4A5)를 제곱하여 12비트데이타(P0P1P2P3P4P5P6P7P8P9P10P11)를 출력하기 위하여 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 인버터들(200,201), 입력비트(A1)를 버퍼하기 위한 인버터들(201,203), 입력비트(A2)를 버퍼하기 위한 인버터들(204,205), 입력비트(A3)를 버퍼하기 위한 인버터들(206,207), 입력비트(A4)를 버퍼하기 위한 인버터들(208,209), 입력비트(A5)를 버퍼하기 위한 인버터들(210,211), 상기 인버터들(203,205)의 출력신호들을 비배타 논리합하는 EXNOR게이트(212), 상기 인버터들(200,202,205)의 출력신호들을 미논리곱하는 NAND게이트(213), 상기 인버터들(201,205,206)의 출력신호들을 비논리곱하는 NAND게이트(214), 상기 인버터들(201,204,207)의 출력신호들을 비논리곱하는 NAND게이트(215), 상기 인버터들(203,205,206,208)의 출력신호들을 비논리곱하기 위한 NAND게이트(216), 상기 인버터들(201,205,207,208)의 출력신호들을 비논리곱하기 위한 NAND게이트(217), 상기 인버터들(201,203,205,208)의 출력신호들을 비논리곱하기 위한 NAND게이트(218), 상기 인버터들(203,204,207,208)의 출력신호들을 비논리곱하기 위한 NAND게이트(219), 상기 인버터들(201,204,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(220), 상기 인버터들(201,202,204,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(221), 상기 인버터들(200,203,204,207)의 출력신호들을 비논리곱하기 위한 NAND게이트(222), 상기 인버터들(200,203,205,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(223), 상기 인버터들(201,202,205,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(224), 상기 인버터들(200,203,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(225), 상기 인버터들(201,202,207,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(226), 상기 인버터들(202,204,207,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(227), 상기 인버터들(200,202,204,207)의 출력신호들을 비논리곱하기 위한 NAND게이트(228), 상기 인버터들(201,203,204,209,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(229), 상기 인버터들(201,202,205,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(230), 상기 인버터들(203,205,208,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(231), 상기 인버터들(200,203,207,208)의 출력신호들을 비논리곱하기 위한 NAND게이트(232), 상기 인버터들(204,207,208,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(233), 상기 인버터들(201,205,206,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(234), 상기 인버터들(201,205,207,209,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(235), 상기 인버터들(201,206,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(236), 상기 인버터들(201,202,204,206,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(237), 상기 인버터들(200,203,204,206,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(238), 상기 인버터들(202,205,207,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(239), 상기 인버터들(201,204,207,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(240), 상기 인버터들(200,203,205,209,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(241), 상기 인버터들(205,207,208,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(242), 상기 인버터들(203,207,209,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(243), 상기 인버터들(203,206,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(244), 상기 인버터들(200,203,204,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(245), 상기 인버터들(201,202,204,207,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(246), 상기 인버터들(201,205,207,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(247), 상기 인버터들(201,203,205,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(248), 상기 인버터들(202,205,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(249), 상기 인버터들(202,204,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(250), 상기 인버터들(202,205,209,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(251), 상기 인버터들(203,205,207,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(252), 상기 인버터들(200,203,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(253), 상기 인버터들(200,203,206,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(254), 상기 인버터들(205,206,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(255), 상기 인버터들(203,205,206,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(256), 상기 인버터들(203,204,206,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(257), 상기 인버터들(201,203,204,207,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(258), 상기 인버터들(202,205,207,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(259), 상기 인버터들(201,203,204,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(260), 상기 인버터들(204,207,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(261), 상기 인버터들(207,209,210)의 출력신호들을 비논리곱하기 위한 NAND게이트(262), 상기 인버터들(205,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(263), 상기 인버터들(202,205,207,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(264), 상기 인버터들(201,203,205,209)의 출력신호들을 비논리곱하기 위한 NAND게이트(265), 상기 인버터들(202,205,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(266), 상기 인버터들(207,209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(267), 2들(206,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(268), 상기 인버터들(204,208,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(269), 상기 인버터들(209,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(270), 상기 인버터들(203,205,207,211)의 출력신호들을 비논리곱하기 위한 NAND게이트(271), 상기 인버터들(201,202)의 출력신호들을 비논리합하여 출력비트(P2)를 출력하기 위한 NOR게이트(272), 상기 인버터(200)의 출력신호와 상기 EXNOR게이트(212)의 출력신호들을 입력하여 비논리합하여 출력비트(P3)를 출력하기 위한 NOR게이트(273), 상기 NAND게이트들(213,214,215)의 출력신호들을 비논리곱하기 위한 NAND게이트(274), 상기 NAND게이트들(216,217,218,219)의 출력신호들을 비논리곱하기 위한 NAND게이트(275), 상기 NAND게이트들(220,221,222,223,224)의 출력신호들을 비논리곱하기 위한 NAND게이트(276), 상기 NAND게이트들(225,226,227,228)의 출력신호들을 비논리곱하기 위한 NAND게이트(277), 상기 NAND게이트들(229,230,231,232)의 출력신호들을 비논리곱하기 위한 NAND게이트(278), 상기 NAND게이트들(233,234,235,236,237)의 출력신호들을 비논리곱하기 위한 NAND게이트(279), 상기 NAND게이트들(238,239,240,241)의 출력신호들을 비논리곱하기 위한 NAND게이트(280), 상기 NAND게이트들(242,243,244,245)의 출력신호들을 비논리곱하기 위한 NAND게이트(281), 상기 NAND게이트들(246,247,248,249)의 출력신호들을 비논리곱하기 위한 NAND게이트(282), 상기 NAND게이트들(250,251,252,253)의 출력신호들을 비논리곱하기 위한 NAND게이트(283), 상기 NAND게이트들(254,255,256,257)의 출력신호들을 비논리곱하기 위한 NAND게이트(284), 상기 NAND게이트들(258,259)의 출력신호들을 비논리곱하기 위한 NAND게이트(285), 상기 NAND게이트들(260,261,262,263,264,265)의 출력신호들을 비논리곱하기 위한 NAND게이트(286), 상기 NAND게이트들(266,267,268,269)의 출력신호들을 비논리곱하기 위한 NAND게이트(287), 상기 NAND게이트들(270,271)의 출력신호들을 비논리곱하기 위한 NAND게이트(288), 상기 NAND게이트들(275,276)의 출력신호들을 논리합하여 출력비트(P5)를 출력하기 위한 OR 게이트(289), 상기 NAND게이트들(277,278,279)의 출력신호들을 논리합하여 출력비트(P6)를 출력하기 위한 OR 게이트(290), 상기 NAND게이트들(280,281,282)의 출력신호들을 논리합하여 출력비트(P7)를 출력하기 위한 OR 게이트(291), 상기 NAND게이트들(283,284,285)의 출력신호들을 논리합하여 출력비트(P8)를 출력하기 위한 OR 게이트(292), 및 접지전압 신호를 버퍼하여 출력비트(P1)를 출력하기 위한 버퍼(293)로 구성되어 있다.
따라서, 일반적인 제곱 계산 방법인 곱셈기를 사용하지 않고 본 발명의 설계에 의한 제곱 계산회로를 사용함으로써 연산속도를 향상시키고 회로를 간략화할 수 있다.

Claims (5)

  1. 2비트의 데이타를 제곱하기 위한 제곱 계산회로에 있어서, 입력비트(A0)를 버퍼링하여 출력비트(P0)를 출력하기 위한 제1, 제2인버터들, 로우 레벨의 신호를 버퍼하여 출력비트(P1)를 출력하기 위한 버퍼, 입력비트(A1)를 위한 반전하기 위한 제3인버터, 상기 제2, 제3인버터들의 출력신호들을 입력하여 비논리합하여 출력비트(P2)를 출력하기 위한 제1NOR게이트, 상기 제1, 제3인버터들의 출력신호들을 입력하여 비논리곱하여 출력비트(P3)를 출력하기 위한 제2NOR게이트로 구성된 것을 특징으로하는 제곱 계산회로.
  2. 3비트의 데이타를 제곱하기 위한 제곱 계산회로에 있어서, 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 제1, 제2인버터들, 입력비트(A1)를 버퍼하여 출력하기 위한 제3, 제4인버터들, 입력비트(A2)를 버퍼하여 출력하기 위한 제5, 제6인버터들, 상기 제2, 제4인버터들의 출력신호들을 비논리합하고 출력비트(P2)를 출력하기 위한 제1NOR게이트, 상기 제2, 제4, 제5인버터들의 출력신호들을 비논리곱하기 위한 제1NAND게이트, 상기 제2, 제3, 제6인버터들의 출력신호들을 비논리곱하기 위한 제2NAND게이트, 상기 제1, 제3, 제6인버터들의 출력신호들을 비논리곱하기 위한 제3NAND게이트, 상기 제2, 제6인버터들의 출력신호들을 비논리곱하기 위한 제4NAND게이트, 상기 제2, 제4, 제6인버터들의 출력신호들을 비논리곱하기 위한 제5NAND게이트, 상기 제4, 제6인버터들의 출력신호들을 비논리곱하기 위한 제6NAND게이트, 상기 제1, 제2NAND게이트들의 출력신호들을 비논리곱하고 출력비트(P3)를 출력하기 위한 제7NAND게이트, 상기 제3, 제4NAND게이트들의 출력신호들을 비논리곱하여 출력비트(P4)를 출력하기 위한 제8NAND게이트, 상기 제5, 제6NAND게이트들의 출력신호들을 비논리곱하여 출력비트(P5)를 출력하기 위한 제9NAND게이트, 로우 레벨의 신호를 버퍼하여 출력비트(P1)를 출력하기 위한 버퍼로 구성된 것을 특징으로 하는 제곱 계산회로.
  3. 4비트의 데이타를 제곱하기 위한 제곱 계산회로에 있어서, 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 제1, 제2인버터들, 입력비트(A1)를 버퍼하기 위한 제3, 제4인버터들, 입력비트(A2)를 버퍼하기 위한 제5, 제6인버터들, 입력비트(A3)를 버퍼하기 위한 제7, 제8인버터들, 상기 인버터들의 출력신호들을 비배타 논리합하는 EXNOR게이트, 상기 제1, 제3, 제6인버터들의 출력신호을을 비논리곱하는 제1NAND게이트, 상기 제2, 제6, 제7인버터들의 출력신호들을 비논리곱하는 제2NAND게이트, 상기 제2, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제3NAND게이트, 상기 제1, 제4, 제5인버터들의 출력신호들을 비논리곱하는 제4NAND게이트, 상기 제2, 제4, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제5NAND게이트, 상기 제2, 제6, 제8인버터들의 출력신호들을 출력신호들을 비논리곱하는 제6NAND게이트, 상기 제4, 제6, 제7인버터들의 출력신호들을 비논리곱하는 제7NAND게이트, 상기 제2, 제4, 제6인버터들의 출력신호들을 비논리곱하는 제8NAND게이트, 상기 제2, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제9NAND게이트, 상기 제3, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제10NAND게이트, 상기 제4, 제8인버터들의 출력신호들을 비논리곱하는 제11NAND게이트, 상기 제5, 제8인버터들의 출력신호들을 비논리곱하는 제12NAND게이트, 상기 제5, 제7인버터들의 출력신호들을 비논리곱하여 출력비트(P7)를 출력하기 위한 제13NAND게이트, 상기 제2,제3인버터들의 출력신호를 비논리합하고 출력비트(P2)를 발생하기 위한 제1NAND게이트, 상기 제1인버터의 출력신호와 상기 EXNOR게이트의 출력신호를 비논리합하고 출력비트(P3)를 출력하기 위한 제2NAND게이트, 상기 제1, 2, 3, NAND게이트들의 출력신호들을 비논리곱하고 출력비트(P4)를 출력하기 위한 제14NAND게이트, 상기 제3, 제4, 제5, 제6, 제7NAND게이트들의 출력신호들을 비논리곱하고 출력비트(P5)를 출력하기 위한 제15NAND게이트, 상기 제8, 제9, 제10, 제11, 제12NAND게이트들의 출력신호들을 비논리곱하고 출력비트(P6)를 출력하기 위한 제16NAND게이트, 로우 레벨의 신호를 버퍼하여 출력비트(P1)을 출력하기 위한 버퍼로 구성된 것을 특징으로하는 제곱 계산회로.
  4. 5비트의 데이타를 제곱하기 위한 제곱 계산회로에 있어서, 입력비트(AO)를 버퍼하여 출력비트(P0)를 출력하기 위한 제1, 제2인버터들, 입력비트(A1)를 버퍼하기 위한 제3, 제4인버터들, 입력비트(A2)를 버퍼하기 위한 제5, 제6인버터들, 입력비트(A3)를 버퍼하기 위한 제7, 제8인버터들, 입력비트(A4)를 버퍼하기 위한 제9, 제10인버터들, 상기 제4, 제6인버터들의 출력신호들을 비배타논리합하는 EXNOR게이트, 상기 제1, 제3, 제6인버터들의 출력신호을을 비논리곱하는 제1NAND게이트, 상기 제2, 제6, 제7인버터들의 출력신호들을 비논리곱하는 제2NAND게이트, 상기 제2, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제3NAND게이트, 상기 제4, 제6, 제7, 제9인버터들의 출력신호들을 비논리곱하기 위한 제4NAND게이트, 상기 제2, 제4, 제6, 제8, 제9인버터들의 출력신호들을 비논리곱하기 위한 제5NAND게이트, 상기 제2, 제4, 제6, 제9인버터들의 출력신호들을 비논리곱하기 위한 제6NAND게이트, 상기 제4, 제5, 제8, 제9인버터들의 출력신호들을 비논리곱하기 위한 제7NAND게이트, 상기 제2, 제5, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제8NAND게이트, 상기 제2, 제3, 제5, 제10인버터들의 출력신호들을 비논리곱하기 위한 제9NAND게이트, 상기 제1, 제4, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제10NAND게이트, 상기 제1, 제4, 제6, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제11NAND게이트, 상기 제2, 제3, 제6, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제12NAND게이트, 상기 제2, 제6, 제8, 제10인버터들의 출력신호들을 비논리곱하는 제13NAND게이트, 상기 제1, 제4, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제14NAND게이트, 상기 제2, 제4, 제5, 제10인버터들의 출력신호들을 비논리곱하기 위한 제15NAND게이트, 상기 제5, 제8, 제9인버터들의 출력신호들을 비논리곱하기 위한 제16NAND게이트, 상기 제4, 제8, 제9인버터들의 출력신호들을 비논리곱하기 위한 제17NAND게이트, 상기 제3, 제5, 제8인버터들의 출력신호들을 비논리곱하기 위한 제18NAND게이트, 상기 제2, 제5, 제8인버터들의 출력신호들을 비논리곱하기 위한 제19NAND게이트, 상기 제3, 제6, 제7, 제8인버터들의 출력신호들을 비논리곱하기 위한 제20NAND게이트, 상기 제1, 제4, 제6, 제10인버터들의 출력신호들을 비논리곱하기 위한 제21NAND게이트, 상기 제6, 제8, 제10인버터들의 출력신호들을 비논리곱하기 위한 제22NAND게이트, 상기 제4, 제8, 제10인버터들의 출력신호들을 비논리곱하기 위한 제23NAND게이트, 상기 제4, 제6, 제8, 제10인버터들의 출력신호들을 비논리곱하기 위한 제24NAND게이트, 상기 제1, 제4, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제25NAND게이트, 상기 제3, 제5, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제26NAND게이트, 상기 제3, 제6, 제10인버터들의 출력신호들을 비논리곱하기 위한 제27NAND게이트, 상기 제2, 제4, 제6, 제10인버터들의 출력신호들을 비논리곱하기 위한 제28NAND게이트, 상기 제8, 제10인버터들의 출력신호들을 비논리곱하기 위한 제29NAND게이트, 상기 제2, 제3인버터들의 출력신호들을 비논리합하여 출력비트(P2)를 출력하기 위한 제1NOR게이트, 상기 제1인버터의 3와 상기 EXNOR게이트의 출력신호들을 비논리합하여 출력비트(P3)를 출력하기 위한 제2NOR게이트, 상기 제1, 제2, 제3NAND게이트들의 출력신호들을 비논리곱하여 출력비트(P4)를 출력하기 위한 제3NAND게이트, 상기 제4, 제5, 제6, 제7NAND게이트들의 출력신호들을 비논리곱하기 위한 제31NAND게이트, 상기 제8, 제9, 제10, 제11, 제12NAND게이트들의 출력신호들을 비논리곱하기 위한 제32NAND게이트, 상기 제13, 제14, 제15NAND게이트들의 출력신호들을 비논리 곱하기 위한 제33NAND게이트, 상기 제16, 제17, 제18, 제19NAND게이트들의 출력신호들을 비논리곱하기 위한 제34NAND게이트, 상기 제20, 제21, 제22, 제23NAND게이트들의 출력신호들을 비논리곱하여 출력신호(P7)를 출력하기 위한 제35NAND게이트, 상기 제24, 제25, 제26, 제28NAND게이트들의 출력신호들을 비논리곱하여 출력신호(P8)를 출력하기 위한 제36NAND게이트, 상기 제28, 제29NAND게이트들의 출력신호들을 비논리곱하여 출력신호(P9)를 출력하기 위한 제37NAND게이트, 상기 제31, 제32NAND게이트들의 출력신호들을 논리합하여 출력신호(P5)를 출력하기 위한 제10R 게이트, 상기 제33, 제34NAND게이트들의 출력신호들을 비논리합하여 출력신호(P6)를 출력하기 위한 제20R 게이트, 및 접지전압을 입력하여 버퍼하여 출력신호(P1)을 출력하는 버퍼로 구성된 것을 특징으로 하는 제곱 계산회로.
  5. 6비트의 데이타를 제곱하기 위한 제곱 계산회로에 있어서, 입력비트(A0)를 버퍼하여 출력비트(P0)를 출력하기 위한 제1, 제2,인버터들, 입력비트(A1)를 버퍼하기 위한 제3, 제4인버터들, 입력비트(A2)를 버퍼하기 위한 제5, 제6인버터들, 입력비트(A3)를 버퍼하기 위한 제7, 제8인버터들, 입력비트(A4)를 버퍼하기 위한 제9, 제10인버터들, 입력비트(A5)를 버퍼하기 위한 제11, 제12 인버터들, 상기 제4, 제6인버터들의 출력신호들을 비배타 논리합하는 EXNOR게이트, 상기 제1, 제3, 제6인버터들의 출력신호들을 비논리곱하는 제1NAND게이트, 상기 제2, 제6, 제7인버터들의 출력신호들을 비논리곱하는 제2NAND게이트, 상기 제2, 제5, 제8인버터들의 출력신호들을 비논리곱하는 제3NAND게이트, 상기 제4, 제6, 제7, 제9인버터들의 출력신호들을 비논리곱하기 위한 제4NAND게이트, 상기 제2, 제6, 제8인버터들의 출력신호들을 비논리곱하기 위한 제5NAND게이트, 상기 제2, 제4, 제6, 제9인버터들의 출력신호들을 비논리곱하기 위한 제6NAND게이트, 상기 제4, 제5, 제8, 제9인버터들의 출력신호들을 비논리곱하기 위한 제7NAND게이트, 상기 제2, 제5, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제8NAND게이트, 상기 제2, 제3, 제5, 제10인버터들의 출력신호들을 비논리곱하기 위한 제9NAND게이트, 상기 제1, 제4, 제5, 제8인버터들의 출력신호들을 비논리곱하기 위한 제10NAND게이트, 상기 제1, 제4, 제6, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제11NAND게이트, 상기 제2, 제3, 제6, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제12NAND게이트, 상기 제1, 제4, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제13NAND게이트, 상기 제2, 제3, 제8, 제11인버터들의 출력신호들을 비논리곱하기 위한 제14NAND게이트, 상기 제3, 제5, 제8, 제11인버터들의 출력신호들을 비논리곱하기 위한 제15NAND게이트, 상기 제1, 제3, 제5, 제8인버터들의 출력신호들을 비논리곱하기 위한 제16NAND게이트, 상기 제2, 제4, 제5, 제10, 제11인버터들의 출력신호들을 비논리곱하기 위한 제17NAND게이트, 상기 제2, 제3, 제6, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제18NAND게이트, 상기 제4, 제6, 제9, 제11인버터들의 출력신호들을 비논리곱하기 위한 제19NAND게이트, 상기 제1, 제4, 제8, 제9인버터들의 출력신호들을 비논리곱하기 위한 제20NAND게이트, 상기 제5, 제8, 제9, 제11인버터들의 출력신호들을 비논리곱하기 위한 제21NAND게이트, 상기 제2, 제6, 제7, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제22NAND게이트, 상기 제2, 제6, 제8, 제10, 제11인버터들의 출력신호들을 비논리곱하기 위한 제23NAND게이트, 상기 제2, 제7, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제24NAND게이트, 상기 제2, 제3, 제5, 제7,제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제25NAND게이트, 상기 제1, 제4, 제5, 제7, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제26NAND게이트, 상기 제3, 제6, 제8, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제27NAND게이트, 상기 제2, 제5, 제8, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제28NAND게이트, 상기 제1, 제4, 제6, 제10, 제11인버터들의 출력신호들을 비논리곱하기 위한 제29NAND게이트, 상기 제6, 제8, 제9, 제11인버터들의 출력신호들을 비논리곱하기 위한 제30NAND게이트, 상기 제4, 제8, 제10, 제11인버터들의 출력신호들을 비논리곱하기 위한 제31NAND게이트, 상기 제4, 제7, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제32NAND게이트, 상기 제1, 제4, 제5, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제33NAND게이트, 상기 제2, 제3, 제5, 제8, 제12인버터들의 출력신호들을 비논리곱하기 위한 제34NAND게이트, 상기 제2, 제6, 제8, 제12인버터들의 출력신호들을 비논리곱하기 위한 제35NAND게이트, 상기 제2, 제4, 제6, 제12인버터들의 출력신호들을 비논리곱하기 위한 제36NAND게이트, 상기 제3, 제6, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제37NAND게이트, 상기 제3, 제5, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제38NAND게이트, 상기 제3, 제6, 제10, 제11인버터들의 출력신호들을 비논리곱하기 위한 제39NAND게이트, 상기 제4, 제6, 제8, 제10인버터들의 출력신호들을 비논리곱하기 위한 제40NAND게이트, 상기 제1, 제4, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제41NAND게이트, 상기 제1, 제4, 제7, 제10인버터들의 출력신호들을 비논리곱하기 위한 제42NAND게이트, 상기 제6, 제7, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제43NAND게이트, 상기 제4, 제6, 제7, 제12인버터들의 출력신호들을 비논리곱하기 위한 제44NAND게이트, 상기 제4, 제5, 제7, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제45NAND게이트, 상기 제2, 제4, 제5, 제8, 제12인버터들의 출력신호들을 비논리곱하기 위한 제46NAND게이트, 상기 제3, 제6, 제8, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제47NAND게이트, 상기 제2, 제4, 제5, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제48NAND게이트, 상기 제5, 제8, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제49NAND게이트, 상기 제8, 제10, 제11인버터들의 출력신호들을 비논리곱하기 위한 제50NAND게이트, 상기 제6, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제51NAND게이트, 상기 제3, 제6, 제8, 제12인버터들의 출력신호들을 비논리곱하기 위한 제52NAND게이트, 상기 제2, 제4, 제6, 제10인버터들의 출력신호들을 비논리곱하기 위한 제53NAND게이트 상기 제3, 제6, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제54NAND게이트, 상기 제8, 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제55NAND게이트, 상기 제7, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제56NAND게이트, 상기 제5, 제9, 제12인버터들의 출력신호들을 비논리곱하기 위한 제57NAND게이트, 상기 제10, 제12인버터들의 출력신호들을 비논리곱하기 위한 제58NAND게이트, 상기 제4, 제6, 제8, 제12인버터들의 출력신호들을 비논리곱하기 위한 제59NAND게이트, 상기 제2, 제3인버터들의 출력신호들을 비논리합하여 출력비트를 출력하기위한 제1NOR게이트, 상기 제1인버터의 출력신호와 상기 EXNOR게이트의 출력신호들을 입력하여 비논리합하여 출력비트(P3)를 출력하기 위한 제2NOR게이트, 상기 제1, 제2, 제3NAND게이트들의 출력신호들을 비논리곱하기 위한 제60NAND게이트, 상기 제4, 제5, 제6, 제7NAND게이트들의 출력신호들을 비논리곱하기 위한 제61NAND게이트, 상기 제8, 제9, 제10, 제11, 제12NAND게이트들의 출력신호들을 비논리곱하기 위한 제62NAND게이트, 상기 제13, 제14, 제15, 제16NAND게이트들의 출력신호들을 비논리곱하기 위한 제63NAND게이트, 상기 제17, 제18, 제19, 제20NAND게이트들의 출력신호들을 비논리곱하기 위한 제64NAND게이트, 상기 제21, 22, 23, 24, 25NAND게이트들의 출력신호들을 비논리곱하기 위한 제65NAND게이트, 상기 제26, 제27, 제28, 제29NAND게이트들의 출력신호들을 비논리곱하기 위한 제66NAND게이트, 상기 제30, 제31, 제32, 제33NAND게이트들의 출력신호들을 비논리곱하기 위한 제67NAND게이트, 상기 제34, 제35, 제36, 제37NAND게이트들의 출력신호들을 비논리곱하기 위한 제68NAND게이트, 상기 제38, 제39, 제40, 제41NAND게이트들의 출력신호들을 비논리곱하기 위한 제69NAND게이트, 상기 제42, 제43, 제44, 제45NAND게이트들의 출력신호들을 비논리곱하기 위한 제70NAND게이트, 상기 제46, 제47NAND게이트들의 출력신호들을 비논리곱하기 위한 제71NAND게이트, 상기 제48, 제49, 제50, 제51, 제52, 제53NAND게이트들의 출력신호들을 비논리곱하기 위한 제72NAND게이트, 상기 제54, 제56, 제57, 제58NAND게이트들의 출력신호들을 비논리곱하기 위한 제73NAND게이트, 상기 제59, 제60NAND게이트들의 출력신호들을 비논리곱하기 위한 제74NAND게이트, 상기 제61, 제62NAND게이트들의 출력신호들을 논리합하여 출력비트(P5)를 출력하기 위한 제10R 게이트, 상기 제63, 제64, 제65NAND게이트들의 출력신호들을 비논합하여 출력비트(P6)를 출력하기 위한 제20R 게이트, 상기 제66, 제67, 제68NAND게이트들의 출력신호들을 논리합하여 출력비트(P7)를 출력하기 위한 제30R 게이트, 상기 제69, 제70, 제71NAND게이트들의 출력신호들을 논리합하여 출력비트(P8)을 출력하기 위한 제40R 게이트, 및 접지전압 신호를 버퍼하여 출력비트(P1)를 출력하기 위한 버퍼로 구성된 것을 특징으로 하는 제곱 계산회로.
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