JPH0522135A - D/a conversion circuit - Google Patents
D/a conversion circuitInfo
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- JPH0522135A JPH0522135A JP20147991A JP20147991A JPH0522135A JP H0522135 A JPH0522135 A JP H0522135A JP 20147991 A JP20147991 A JP 20147991A JP 20147991 A JP20147991 A JP 20147991A JP H0522135 A JPH0522135 A JP H0522135A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はデジタル信号をアナログ
信号に変換するD/A変換回路に係わり、特に高精度な
検査装置に使用する回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A conversion circuit for converting a digital signal into an analog signal, and more particularly to a circuit used in a highly accurate inspection device.
【0002】[0002]
【従来の技術】検査装置の測定精度の向上の要求はデジ
タルデ−タをアナログデ−タに変換する変換回路の精度
の向上を要求する。従来の高分解能・高精度D/A変換
回路は、レ−ザを使って回路の基本構成部である抵抗ラ
ダ−回路を高精度にトリミングすることにより得られて
いた。2. Description of the Related Art A demand for improvement in measurement accuracy of an inspection apparatus requires improvement in accuracy of a conversion circuit for converting digital data into analog data. A conventional high resolution / high accuracy D / A conversion circuit has been obtained by highly accurately trimming a resistor ladder circuit which is a basic component of the circuit using a laser.
【0003】[0003]
【発明が解決する課題】しかしながら、レ−ザトリミン
グには極めて高価な装置が必要であると共に、製造に要
する時間も長いので、非常に高価なものとなってしま
う。また、レ−ザトリミングの方法には物理的限界があ
るので、それ以上の精度が要求されるときは対処できな
いという欠点がある。本発明の目的は、これらの欠点に
鑑み、あるD/A変換器固有の分解能及び精度を克服し
た高精度・高分解能なD/A変換回路を提供することに
ある。However, laser trimming requires an extremely expensive apparatus and requires a long time for manufacturing, which makes it extremely expensive. Further, since there is a physical limit to the laser trimming method, there is a disadvantage that it cannot be dealt with when higher precision is required. In view of these drawbacks, it is an object of the present invention to provide a D / A conversion circuit with high precision and high resolution that overcomes the resolution and accuracy peculiar to a D / A converter.
【0004】[0004]
【課題を解決するための手段】本発明は、上記目的を達
成するために以下の構成を有することを特徴とする。
(1) デジタル信号を上位デジタル信号と下位デジタ
ル信号に区分する分別手段と、上位デジタル信号の入力
により上位アナログ信号を出力する上位デジタル・アナ
ログ変換器と、該上位デジタル・アナログ変換器と並列
接続され下位デジタル信号の入力により下位アナログ信
号を出力する下位デジタル・アナログ変換器と、前記上
位デジタル・アナログ変換器の誤差を補償する補償回路
と、上位及び下位のアナログ信号並びに誤差補償アナロ
グ信号を加算する加算器を設けたことを特徴としてい
る。The present invention is characterized by having the following constitution in order to achieve the above object. (1) Separation means for dividing a digital signal into an upper digital signal and a lower digital signal, an upper digital / analog converter that outputs an upper analog signal when the upper digital signal is input, and a parallel connection with the upper digital / analog converter. A lower digital-analog converter that outputs a lower analog signal when a lower digital signal is input, a compensation circuit that compensates for an error in the upper digital analog converter, and an upper and lower analog signal and an error-compensated analog signal are added. The feature is that an adder is provided.
【0005】(2) (1)の補償回路は、前記上位デ
ジタル・アナログ変換器の誤差を補償する誤差テ−ブル
と、該誤差テ−ブルから得られる誤差補償デ−タと下位
デジタル信号を加算する加算器とを有することを特徴と
している。(2) The compensating circuit of (1) provides an error table for compensating the error of the upper digital-analog converter, an error compensating data obtained from the error table and a lower digital signal. And an adder for adding.
【0006】(3) (2)の誤差テ−ブルは書き込み
可能なROMであることを特徴としている。(3) The error table of (2) is characterized in that it is a writable ROM.
【0007】(4) (1)の下位デジタル・アナログ
変換器の最大出力信号は上位デジタル・アナログ変換器
の最小出力信号の2倍であることを特徴としている。(4) The maximum output signal of the lower digital-analog converter of (1) is twice the minimum output signal of the upper digital-analog converter.
【0008】[0008]
【実施例】以下、図面に基づき本発明の実施例について
説明する。図1は、本発明の1実施例であるD/A変換
回路の回路図であり、8btのICを使用し、15btのD
/a変換回路を構成した場合の例である。デジタルデ−
タは上位と下位の2つに分けられ、それぞれアナログ変
換することによりアナログ変換の分解能を上げている。
上位デジタルデ−タは、上位D/A変換器1に入力され
上位アナログ信号が出力されるととも、誤差テ−ブル2
に入力され誤差補償デ−タが取り出される。誤差テ−ブ
ル2は上位D/A変換器1の誤差を補償するデ−タが書
き込まれた記憶素子であり、書き替え可能なROMで構
成される。誤差テ−ブル2には、誤差補償デ−タ及び下
位デジタルデ−タを0にした状態で、上位デジタルデ−
タを0〜255(最大値)まで変化させたときのアナロ
グ出力を測定し、測定された各出力の誤差を補償するデ
−タが書き込まれる。こうしたデ−タの書き込みは周知
の各種の方法で行われるが、上位D/A変換器1の出力
を検出する検出器(図示せず)を設け、マイクロコンピ
ュ−タ制御による装置の自己較正機構として実現しても
よいし、書き込み専用機を使用しROMに書き込んだ
後、これをD/A変換回路に組み込んでも良い。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a D / A conversion circuit according to one embodiment of the present invention, which uses an IC of 8 bt and a D of 15 bt.
This is an example of the case where the / a conversion circuit is configured. Digital data
The data is divided into upper and lower parts, and the analog conversion resolution is increased by analog conversion.
The upper digital data is input to the upper D / A converter 1 and an upper analog signal is output, and the error table 2
Error compensation data is taken out. The error table 2 is a memory element in which data for compensating the error of the higher-order D / A converter 1 is written, and is composed of a rewritable ROM. In the error table 2, the error compensation data and the low-order digital data are set to 0, and the high-order digital data is set.
The analog output is measured when the data is changed from 0 to 255 (maximum value), and the data for compensating the error of each measured output is written. Writing of such data is performed by various known methods, but a detector (not shown) for detecting the output of the upper D / A converter 1 is provided, and a self-calibration mechanism of the device under the control of a microcomputer. Alternatively, the data may be written in the ROM by using a write-only machine and then incorporated in the D / A conversion circuit.
【0009】誤差テ−ブル2から得られる誤差補償デ−
タは、下位デジタルデ−タと加算器3で加算された後、
下位D/A変換器4に入力され下位アナログ信号に変換
される。下位D/A変換器4は、下位アナログ信号と誤
差補償信号の和を出力するので、上位D/A変換器1の
最小出力の2倍の大きさの信号を出力できるようにす
る。このため、基準電圧IC5から出力される基準電圧
を抵抗6により低下させ、下位D/A変換器4の基準電
圧入力端子(VREF )に入力する電圧は、上位D/A変
換器1のVREF への基準電圧の1/28 の2倍、即ち1
/128としている。加算器3で加算された、誤差補償
デ−タ及び下位デジタルデ−タは、下位D/A変換器4
により下位アナログデ−タに変換された後、アナログ信
号加算器7により上位アナログ信号と合成され、出力さ
れる。Error compensation data obtained from the error table 2.
After the data is added to the lower digital data by the adder 3,
It is input to the lower D / A converter 4 and converted into a lower analog signal. Since the lower D / A converter 4 outputs the sum of the lower analog signal and the error compensation signal, the lower D / A converter 4 can output a signal having a size twice the minimum output of the upper D / A converter 1. Therefore, the reference voltage output from the reference voltage IC5 is lowered by the resistor 6 and the voltage input to the reference voltage input terminal (VREF) of the lower D / A converter 4 is changed to VREF of the upper D / A converter 1. 1/2 8 times the reference voltage of, that is, 1
/ 128. The error compensation data and the lower digital data added by the adder 3 are the lower D / A converter 4
Is converted into lower analog data by the analog signal adder 7 and then combined with the upper analog signal by the analog signal adder 7 and output.
【0010】以上の実施例では、デジタルデ−タを上位
・下位に2分したが、必要によりさらに細分することは
可能であるし、また上位D/A変換器と下位D/A変換
器に付加する基準電圧信号の比は上位D/A変換器の持
つ保証精度を考慮して変容を加えることができる。この
ように本実施例は種々の変容が可能であり、これらの変
容も技術思想を同一にする限り、本発明に包含されるも
のである。In the above embodiment, the digital data is divided into upper and lower parts, but it can be subdivided if necessary, and the upper and lower D / A converters and the lower D / A converters can be divided. The ratio of the reference voltage signal to be added can be changed in consideration of the guaranteed accuracy of the upper D / A converter. As described above, the present embodiment can be variously modified, and these modifications are also included in the present invention as long as the technical idea is the same.
【0011】[0011]
【発明の効果】本発明によれば、極めて簡単な構成によ
り、D/A変換器そのものに固有の分解能及び精度を越
えて、さらに高い分解能及び精度を有するデジタル・ア
ナログ変換回路を提供することができる。According to the present invention, it is possible to provide a digital-analog conversion circuit having a higher resolution and accuracy than the resolution and accuracy inherent to the D / A converter itself with an extremely simple structure. it can.
【図1】本発明の1実施例であるD/A変換回路の回路
図である。FIG. 1 is a circuit diagram of a D / A conversion circuit that is an embodiment of the present invention.
1 上位D/A変換器 2 誤差テ−ブル 3 加算器 4 下位D/A変換器 5 基準電圧IC 6 抵抗 7 アナログ信号加算器 1 Upper D / A converter 2 error table 3 adder 4 Lower D / A converter 5 Reference voltage IC 6 resistance 7 Analog signal adder
Claims (4)
デジタル信号に区分する分別手段と、上位デジタル信号
の入力により上位アナログ信号を出力する上位デジタル
・アナログ変換器と、該上位デジタル・アナログ変換器
と並列接続され下位デジタル信号の入力により下位アナ
ログ信号を出力する下位デジタル・アナログ変換器と、
前記上位デジタル・アナログ変換器の誤差を補償する補
償回路と、上位及び下位のアナログ信号並びに誤差補償
アナログ信号を加算する加算器を設けたことを特徴とす
るデジタル・アナログ変換回路。1. A sorting means for classifying a digital signal into a higher-order digital signal and a lower-order digital signal, a higher-order digital-analog converter that outputs a higher-order analog signal when the higher-order digital signal is input, and the higher-order digital-analog converter. A lower-order digital-analog converter that is connected in parallel and outputs a lower-order analog signal when the lower-order digital signal is input,
A digital-analog conversion circuit comprising: a compensation circuit for compensating for an error of the higher-order digital-analog converter, and an adder for adding upper and lower analog signals and an error-compensating analog signal.
ル・アナログ変換器の誤差を補償する誤差テ−ブルと、
該誤差テ−ブルから得られる誤差補償デ−タと下位デジ
タル信号を加算する加算器とを有することを特徴とする
デジタル・アナログ変換回路。2. The compensating circuit according to claim 1, further comprising an error table for compensating for an error of the higher-order digital-analog converter.
A digital-analog conversion circuit having error compensation data obtained from the error table and an adder for adding a lower digital signal.
なROMであることを特徴とするデジタル・アナログ変
換回路。3. The digital-analog converter circuit according to claim 2, wherein the error table is a writable ROM.
器の最大出力信号は上位デジタル・アナログ変換器の最
小出力信号の2倍であることを特徴とするデジタル・ア
ナログ変換回路。4. The digital-analog converter circuit according to claim 1, wherein the maximum output signal of the lower digital-analog converter is twice the minimum output signal of the upper digital-analog converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20147991A JPH0522135A (en) | 1991-07-15 | 1991-07-15 | D/a conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20147991A JPH0522135A (en) | 1991-07-15 | 1991-07-15 | D/a conversion circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0522135A true JPH0522135A (en) | 1993-01-29 |
Family
ID=16441755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20147991A Pending JPH0522135A (en) | 1991-07-15 | 1991-07-15 | D/a conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0522135A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007155538A (en) * | 2005-12-06 | 2007-06-21 | Kodai Hitec:Kk | Device for applying/measuring current-voltage, and semiconductor inspection device |
US7535389B1 (en) * | 2007-11-16 | 2009-05-19 | Maxim Integrated Products, Inc. | System and method for improving the dynamic performance of a digital-to-analog converter (DAC) |
-
1991
- 1991-07-15 JP JP20147991A patent/JPH0522135A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007155538A (en) * | 2005-12-06 | 2007-06-21 | Kodai Hitec:Kk | Device for applying/measuring current-voltage, and semiconductor inspection device |
US7535389B1 (en) * | 2007-11-16 | 2009-05-19 | Maxim Integrated Products, Inc. | System and method for improving the dynamic performance of a digital-to-analog converter (DAC) |
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