JPH0521796A - Thin film transistor - Google Patents

Thin film transistor

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JPH0521796A
JPH0521796A JP16964391A JP16964391A JPH0521796A JP H0521796 A JPH0521796 A JP H0521796A JP 16964391 A JP16964391 A JP 16964391A JP 16964391 A JP16964391 A JP 16964391A JP H0521796 A JPH0521796 A JP H0521796A
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thin film
region
film transistor
drain
gate electrode
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JP16964391A
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Japanese (ja)
Inventor
Satoshi Inoue
聡 井上
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

PURPOSE:To reduce the thickness of a silicon thin film constituting a channel portion or a gate electrode by forming a barrier metal after the opening of a contact hole. CONSTITUTION:After the opening of contact holes 511, titanium 512 and titanium nitride 513 are, in order, deposited over the contact hole. An aluminum thin film 514 is then deposited over them. A resist pattern 515 is then formed. Using this pattern as a mask, the aluminum thin film 514, titanium nitride 513, and titanium 512 are selectively etched to form a source interconnection 516, a drain interconnection 517, and a gate interconnection. The resist pattern 515 is then removed to form a thin-film transistor. Thus, it is possible to reduce the thickness of a silicon thin film constituting a channel portion or a gate electrode without contact failures, the increase of process, and the failure due to insufficient breakdown voltage.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は特にアクティブマトリクス型の液晶ディスプレイやイメージセンサや3次元集積回路など応用される薄膜トランジスタに関する。 The present invention relates to a thin film transistor to be particularly applicable such as an active matrix liquid crystal display or image sensor or a three-dimensional integrated circuits.

【0002】 [0002]

【従来の技術】従来の薄膜トランジスタの構造の一例を図1を用いて説明する。 BACKGROUND ART An example of a structure of a conventional thin film transistor will be described with reference to FIG. この図はチャネル方向の工程断面図であるが、ガラス、石英、サファイア等の絶縁基板101上に、多結晶シリコン、非結晶シリコン等のシリコン薄膜からなるパターン102を形成する。 Although this figure is a process cross-sectional view in the channel direction, glass, quartz, on an insulating substrate 101 such as sapphire, polycrystalline silicon, to form a pattern 102 made of a silicon thin film such as amorphous silicon. 次にシリコン酸化膜等の絶縁膜から成るゲート絶縁膜103を形成し、更にこの上にゲート電極となる導電膜104を形成する。 Then a gate insulating film 103 comprising an insulating film such as a silicon oxide film, further a conductive film 104 serving as a gate electrode on this. (図1(a)参照)次に光露光技術を用いてレジストパターン105を形成し、これをマスクにして選択的に導電膜104をエッチングしてゲート電極106 (See FIG. 1 (a)) then applying a light exposure technique to form a resist pattern 105, which are selectively conductive film 104 as a mask to etch the gate electrode 106
を形成する。 To form. (図1(b)参照)続いて、レジストパターン105を除去し、ドナー或はアクセプタとなる不純物をイオン注入により添加して自己整合的にソース領域107及びドレイン領域108を形成する。 Subsequently (see FIG. 1 (b)), the resist pattern 105 is removed, the impurity serving as a donor or acceptor is added by ion implantation to form a self-aligned manner source region 107 and drain region 108. この時、不純物の添加されていない領域はチャネル領域109となる。 In this case, the region not doped impurity serves as a channel region 109. (図1(c)参照)後は通常の工程に従って層間絶縁膜110の形成、コンタクト・ホール111の開口を行った後、金属、透明導電膜等から成るソース配線11 (FIG. 1 (c) refer) after formation of the interlayer insulating film 110 according to the normal process, after opening of the contact hole 111, a source wiring made of metal, a transparent conductive film or the like 11
2、同じくドレイン配線113をそれぞれソース領域1 2, the source region 1 also the drain wiring 113, respectively
07、ドレイン領域108に接続して薄膜トランジスタが完成する。 07, the thin film transistor is completed by connecting to the drain region 108. (図1(d)参照) (See FIG. 1 (d))

【0003】 [0003]

【発明が解決しようとする課題】しかし、前述の従来技術には以下に述べるような課題がある。 [SUMMARY OF THE INVENTION However, the above mentioned prior art has problems as described below.

【0004】図2は図1で説明した様な構造を持つ薄膜トランジスタの特性の一例を示すグラフであり、横軸がゲート電圧Vgs、縦軸はドレイン電流 Idの対数値である。 [0004] Figure 2 is a graph showing an example of characteristics of the thin film transistor having a structure as described in FIG. 1, the horizontal axis is the gate voltage Vgs, the vertical axis represents the logarithm of the drain current Id. ここでトランジスタがオフ状態の時にソース、 Here at the source when the transistor is in the off state,
ドレイン間に流れる電流をオフ電流Ioff、トランジスタがオン状態の時にソース、ドレイン間に流れる電流をオン電流Ionと呼んでいるが、オン電流が大きくオフ電流の小さな特性、言い替えるとオン/オフ比Ion Off current Ioff of the current flowing between the drain and the source when the transistor is on, but the current flowing between the drain is referred to as on-current Ion, small characteristics of ON current is large off-current, in other words when the on / off ratio Ion
/Ioffの大きな特性が望ましい。 / Big characteristic of Ioff is desirable.

【0005】図3は、横軸にチャネル領域を構成するシリコン薄膜の膜厚、縦軸にオン電流、及びオフ電流をとったグラフであるが、膜厚を薄くする程、特性の優れたTFTが得られる。 [0005] Figure 3, the thickness of the silicon thin film constituting the channel region on the horizontal axis, the on-current on the vertical axis, and is a graph plotting the off current, the more reduced thickness and excellent characteristics TFT It is obtained.

【0006】ところで図1から判る様に、チャネル部の膜厚を薄くすると、ソース・ドレイン部の膜厚も自動的に薄くなる。 [0006] As can be seen from Figure 1, and to reduce the film thickness of the channel portion, the thickness of the source and drain portions also automatically become thinner. これより、膜厚を薄くし過ぎると、ソース領域とソース配線、或はドレイン領域とドレイン配線のコンタクトが取り難くなると言った問題が生じる。 From this, too small thickness, the source region and the source wiring, or issues said hardly take a contact of the drain region and the drain wiring occurs. 何故なら、配線材料としてアルミニウムを用いるのが一般的であるが、この時アルミニウムとシリコンの反応により、いわゆるシリコンの食われが起こる。 Is because, although the use of aluminum is generally as the wiring material, the reaction of this case aluminum and silicon, erosion of the so-called silicon occurs. もしシリコン膜厚が厚い場合には特に不都合は生じないが、薄い場合には、シリコンの供給が少ない為コンタクト不良が発生し易くなる。 If not occur particularly disadvantageous when the silicon film thickness is thick, if the thin, contact failure due supply of silicon is small it is likely to occur.

【0007】上記の問題を解決する為、ソース・ドレイン領域の膜厚をチャネル部の膜厚より厚くした構造のT [0007] In order to solve the above problems, the thickness of the source and drain regions of the structure that is thicker than the thickness of the channel portion T
FTが提案されており、図4の工程断面図を用いて説明する。 FT have been proposed will be described with reference to cross-sectional view of FIG. ガラス、石英、サファイア等の絶縁基板401上不純物を添加した多結晶シリコン、非結晶シリコン等のシリコン薄膜からなるソース領域402、及びドレイン領域403を形成する。 Forming a glass, quartz, polycrystalline silicon was added insulating substrate 401 on impurities such as sapphire, a source region 402 composed of a silicon thin film such as amorphous silicon, and a drain region 403. 両者上側に接して、かつこの両者を結ぶ様に多結晶シリコン、あるいは非結晶シリコン等のシリコン薄膜からなるチャネル領域404を設ける。 In contact with both the upper and polycrystalline silicon as connecting these two, or channel region 404 is provided made of a silicon thin film such as amorphous silicon. 次にこれら全体をシリコン酸化膜等の絶縁膜から成るゲート絶縁膜405で被覆し、この上に金属、透明導電膜、不純物を添加した多結晶シリコン膜等から成るゲート電極406を形成する。 Then their entirety covered with the gate insulating film 405 comprising an insulating film such as a silicon oxide film, a metal on the transparent conductive film to form a gate electrode 406 made of polycrystalline silicon film or the like doped with impurities. (図4(a)参照)続いて、全体にたとえばシリコン酸化膜等の絶縁膜からなる層間絶縁膜407を形成し、コンタクト・ホール408 Subsequently (see FIG. 4 (a)), an interlayer insulating film 407 made of an insulating film such as a silicon oxide film, for example, in whole, the contact hole 408
の開口を行う。 Do the opening. (図4(b)参照)後は通常の工程に従って金属、透明導電膜等から成るソース配線409、同じくドレイン配線410をコンタクト・ホール408を介して、それぞれソース領域402、ドレイン領域40 (See FIG. 4 (b)) the metal post in accordance with conventional processes, the source wiring 409 made of a transparent conductive film or the like, also the drain wiring 410 through a contact hole 408, respectively a source region 402, drain region 40
3に接続して薄膜トランジスタが完成する。 Is connected to the third thin film transistor is completed. (図4 (Fig. 4
(c)参照)ところがこの方法では工程数が増大すると共に、ゲート電極端付近での段差が厳しくなる。 (C) refer) However with the number of steps is increased in this way, step in the vicinity of the gate electrode edge becomes severe. これにより、たとえば段差部に於いてゲート絶縁膜が薄くしか付かず、耐圧不良が生じる等新たな問題が発生する。 Thus, for example, only adhere thin gate insulating film at the step portion, etc. new problem that the breakdown voltage failure caused occurs.

【0008】加えて、従来のTFTには以下に述べる様な問題点も存在する。 [0008] In addition, the conventional TFT also exist such problems described below. TFTの特性を向上させる為、M In order to improve the characteristics of the TFT, M
OS界面、或はチャネル部を構成するシリコン薄膜中のダングリング・ボンドを水素でターミネイトさせる方法(いわゆる水素化)が検討されている。 OS interface, or a method of-terminated dangling bonds in the silicon thin film constituting the channel portion with hydrogen (so-called hydrogenation) has been studied. ところで、ゲート電極材料として不純物を添加したシリコン薄膜を用いた場合、水素化はゲート電極形成後に行われるのが一般的である。 In the case of using a silicon thin film doped as the gate electrode material, the hydrogenation is generally carried out after the gate electrode formation. この時、シリコン薄膜の膜厚が薄い程、水素化の効率が良い事がわかっている。 At this time, as the film thickness of the silicon thin film is thin, the efficiency of the hydrogenation is known that good. しかし、膜厚を薄くした場合チャネル部を薄くした時と同様の問題が生じる。 However, a similar problem arises as when a thinner channel portion when the thickness of the film thickness.

【0009】 [0009]

【課題を解決するための手段】本発明の薄膜トランジスタではコンタクト・ホール開口後、アルミニウムとシリコンの反応を防ぐ様な導電体膜、いわゆるバリアメタルを形成する事を特徴とする。 The thin film transistor of the present invention, in order to solve the problems] After the contact hole opening, aluminum and silicon reactions prevent such conductor film, and forming a so-called barrier metal.

【0010】 [0010]

【作用】バリアメタルは例えばLSI等では一般的に用いられている技術である。 [Action] The barrier metal is a technique which is commonly used in the example LSI or the like. LSIの場合は、微細化と共にPN接合が浅くなり、アルミニウムが突き抜けて基板とショートするのを防止する為に行う。 For LSI, PN junction becomes shallower along with the miniaturization, performed in order to prevent a short circuit and the substrate aluminum penetrate. この技術を薄膜トランジスタに応用する事により、薄膜トランジスタの性能の大幅な向上を達成できる。 By applying this technique to the thin film transistor can be achieved significant improvement in performance of a thin film transistor. 即ち、コンタクト不良や工程数の増大、或はゲート絶縁膜の耐圧不良を引き起こす事なくチャネル部、或はゲート電極を構成するシリコン薄膜の膜厚を薄く出きる。 That is, the contact failure and the number of steps increase, or the channel portion without causing poor withstand voltage of the gate insulating film, or reducing the thickness of the silicon thin film constituting the gate electrode can. これにより、オン電流が大きくオフ電流の小さな特性、言い替えるとオン/オフ比Ion/Ioffの大きな特性を持つ、優れた薄膜トランジスタを提供する事が可能になった。 Thus, a small characteristic of the on-current is large off-current, has a large characteristic of the words the on / off ratio Ion / Ioff, has become possible to provide an excellent thin film transistor.

【0011】 [0011]

【実施例】(実施例1)以下実施例に基づいて本発明を詳しく説明する。 The present invention will be described in detail based on Example] (Example 1) The following Examples. 図5は本発明による薄膜トランジスタのチャネル長方向の工程断面図であるが、ガラス、石英、サファイア等の絶縁基板501上に、多結晶シリコン、非結晶シリコン等のシリコン薄膜からなり、膜厚が250Å程度のパターン502を形成する。 Although FIG. 5 is a process cross-sectional view in the channel length direction of the thin film transistor according to the present invention, glass, quartz, on an insulating substrate 501 such as sapphire, polycrystalline silicon, a silicon thin film such as amorphous silicon, the film thickness is 250Å forming a degree of pattern 502. 次にシリコン酸化膜等の絶縁膜から成るゲート絶縁膜503を形成し、更にこの上にゲート電極となる導電膜504を形成する。 Then a gate insulating film 503 comprising an insulating film such as a silicon oxide film, further a conductive film 504 serving as a gate electrode on this. (図5(a)参照)次に光露光技術を用いてレジストパターン505を形成し、これをマスクにして選択的に導電膜504をエッチングしてゲート電極506を形成する。 (See FIG. 5 (a)) then form a resist pattern 505 using a light exposure technique, which selectively the conductive film 504 is etched as a mask to form the gate electrode 506. (図5(b)参照)続いて、レジストパターン505を除去し、ドナー或はアクセプタとなる不純物をイオン注入により添加して自己整合的にソース領域5 (See FIG. 5 (b)) Then, a resist pattern 505 is removed, a self-aligned manner source region 5 with an impurity serving as a donor or acceptor is added by ion implantation
07及びドレイン領域508を形成する。 To form a 07 and a drain region 508. この時、不純物の添加されていない領域はチャネル領域509となる。 In this case, the region not doped impurity serves as a channel region 509. (図5(c)参照)次に層間絶縁膜510の形成、 (See FIG. 5 (c)) then the formation of the interlayer insulating film 510,
コンタクト・ホール511の開口を行った後、全面にたとえばチタン512を500Å、チタンナイトライド5 After opening of the contact hole 511, the entire surface, for example 500Å of titanium 512, a titanium nitride 5
13を500Å順次堆積する。 13 to 500Å sequentially deposited. この後、アルミニウム薄膜514を8000Å程度堆積する。 Thereafter, the aluminum thin film 514 is deposited to a thickness of about 8000 Å. (図5(d)参照)次に光露光技術を用いてレジストパターン515を形成し、これをマスクにして選択的に前記アルミニウム薄膜514、チタンナイトライド513、チタン512 (FIG. 5 (d) see) a resist pattern 515 is formed using a light exposure technique then selectively the aluminum thin film 514 of this as a mask, the titanium nitride 513, titanium 512
をエッチングして、ソース配線516、同じくドレイン配線517を形成する。 It is etched, the source wiring 516, likewise forming a drain wiring 517. また、ここでは図示しないが、 In addition, although not shown here,
同時にゲート配線の形成も行われる。 At the same time the formation of the gate wiring is also performed. この後、レジストパターン515を剥離して本発明による薄膜トランジスタが完成する。 Thereafter, the thin film transistor is completed by peeling to the present invention, a resist pattern 515. (図5(e)参照) (実施例2)このような薄膜トランジスタはたとえば次の様な工程でも実現できる。 (See FIG. 5 (e) see) (Example 2) such a thin film transistor, for example be implemented in the next such step. 図6は本発明による薄膜トランジスタのチャネル長方向の工程断面図であるが、ガラス、石英、サファイア等の絶縁基板601上に、多結晶シリコン、非結晶シリコン等のシリコン薄膜からなり、膜厚が500Å程度のパターン602を形成する。 Although FIG. 6 are cross-sectional views in the channel length direction of the thin film transistor according to the present invention, glass, quartz, on an insulating substrate 601 such as sapphire, polycrystalline silicon, a silicon thin film such as amorphous silicon, the film thickness is 500Å forming a degree of pattern 602.
次にシリコン酸化膜等の絶縁膜から成るゲート絶縁膜6 Then the gate insulating film 6 made of an insulating film such as a silicon oxide film
03を形成し、更にこの上にゲート電極となる500Å 03 is formed, further 500Å as a gate electrode on the
程度の不純物を添加した多結晶シリコン膜604を形成する。 Forming a polycrystalline silicon film 604 added with the degree of impurity. (図6(a)参照)次に光露光技術を用いてレジストパターン605を形成し、これをマスクにして選択的に不純物を添加した多結晶シリコン膜604をエッチングしてゲート電極606を形成する。 The resist pattern 605 is formed using the following light exposure technique (see FIG. 6 (a)) which was etched polycrystalline silicon film 604 selectively doped as a mask to form a gate electrode 606 . (図6(b)参照)続いて、レジストパターン605を除去し、ドナー或はアクセプタとなる不純物をイオン注入により添加して自己整合的にソース領域607及びドレイン領域60 Subsequently (FIG. 6 (b) refer), the resist pattern 605 is removed, a self-aligned manner source region 607 and drain region 60 with an impurity serving as a donor or acceptor is added by ion implantation
8を形成する。 8 to the formation. この時、不純物の添加されていない領域はチャネル領域609となる。 In this case, the region not doped impurity serves as a channel region 609. (図6(c)参照)次に層間絶縁膜610の形成を行い、たとえば水素プラズマ雰囲気にさらす事により、TFT特性改善の為の水素化工程を行う。 Perform formation (FIG. 6 (c) refer) then the interlayer insulating film 610, for example by exposure to hydrogen plasma atmosphere, carry out the hydrogenation step for TFT characteristic improvement. 次にコンタクト・ホール611の開口を行い、全面にたとえばチタン612を500Å、チタンナイトライド613を500Å順次堆積する。 Then perform opening of the contact hole 611, the entire surface, for example a titanium 612 500Å, to 500Å sequentially deposited titanium nitride 613. この後、アルミニウム薄膜614を8000Å程度堆積する。 Thereafter, the aluminum thin film 614 is deposited to a thickness of about 8000 Å. (図6(d)参照)次に光露光技術を用いてレジストパターン615を形成し、これをマスクにして選択的に前記アルミニウム薄膜614、チタンナイトライド613、チタン612をエッチングして、ソース配線616、同じくドレイン配線617を形成する。 Then using the optical exposure technique (FIG. 6 (d) refer) to form a resist pattern 615, selectively the aluminum thin film 614 of this as a mask, the titanium nitride 613, by etching the titanium 612, the source wiring 616, likewise forming a drain wiring 617. また、ここでは図示しないが、同時にゲート配線の形成も行われる。 Although not shown here, it is also performed forming simultaneously a gate wiring. この後、レジストパターン615を剥離して本発明による薄膜トランジスタが完成する。 Thereafter, the thin film transistor is completed by peeling to the present invention, a resist pattern 615. (図6(e)参照)以上本発明を実現する為の実施例を説明したがここで述べられた材料以外でも実現可能であり、特許請求の範囲を逸脱しない。 Having described the embodiments for implementing the present invention (FIG. 6 (e) refer) above can be realized even other than materials described herein, without departing from the scope of the appended claims.

【0012】 [0012]

【発明の効果】以上述べたように本発明の薄膜トランジスタによると、コンタクト不良や工程数の増大、或はゲート絶縁膜の耐圧不良を引き起こす事なくチャネル部、 According to the thin film transistor of the present invention as described above, according to the present invention, the contact failure and the number of steps increase, or the channel portion without causing poor withstand voltage of the gate insulating film,
或はゲート電極を構成するシリコン薄膜の膜厚を薄く出きる。 Or thinner can be the thickness of the silicon thin film constituting the gate electrode. これにより、オン電流が大きくオフ電流の小さな特性、言い替えるとオン/オフ比Ion/Ioffの大きな特性を持つ、優れたTFTを提供する事が可能となる。 Thus, a small characteristic of the on-current is large off-current, has a large characteristic of the words the on / off ratio Ion / Ioff, it becomes possible to provide excellent TFT.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】従来の薄膜トランジスタの断面構造の一例を示す図。 FIG. 1 is a diagram showing an example of a sectional structure of a conventional thin film transistor.

【図2】薄膜トランジスタの特性を示すグラフ。 2 is a graph showing the characteristics of the thin film transistor.

【図3】薄膜トランジスタのオン電流、及びオフ電流と、チャネル領域を構成するシリコン薄膜の膜厚の関係を示すグラフ。 [3] The thin film transistor of the on-current, and a graph showing the off-state current, the relationship between the film thickness of the silicon thin film constituting the channel region.

【図4】ソース、ドレイン部の膜厚よりチャネル部を構成するシリコン薄膜の膜厚を薄くした構造の薄膜トランジスタの工程断面図。 [4] source, cross-sectional views of a thin film transistor structure having a reduced thickness of the silicon thin film constituting the channel portion than the thickness of the drain unit.

【図5】本発明に於ける薄膜トランジスタを実現する実施例を示す工程断面図。 Cross-sectional views illustrating an embodiment for realizing in the thin film transistor in the present invention; FIG.

【図6】本発明に於ける薄膜トランジスタを実現する実施例を示す工程断面図。 Cross-sectional views illustrating an embodiment for realizing in the thin film transistor in the present invention; FIG.

【符号の説明】 DESCRIPTION OF SYMBOLS

101、401、501、601 ・・・基板 102、502、602 ・・・レジストパターン 103、405、503、603 ・・・ゲート絶縁膜 104、504、604 ・・・導電膜 105、505、515、605、615・・・レジストパターン 106、406、506、606 ・・・ゲート電極 107、402、507、607 ・・・ソース領域 108、403、508、608 ・・・ドレイン領域 109、404、509、609 ・・・チャネル領域 110、407、510、610 ・・・層間絶縁膜 111、408、511、611 ・・・コンタクトホール 112、409、516、616 ・・・ソース配線 113、410、517、617 ・・・ドレイン配線 512、612 ・・・チタン 513、613 ・ 101,401,501,601 ... substrate 102,502,602 ... resist pattern 103,405,503,603 ... gate insulating film 104,504,604 ... conductive 105,505,515, 605, 615 ... resist pattern 106,406,506,606 ... gate electrode 107,402,507,607 ... source region 108,403,508,608 ... drain region 109,404,509, 609 ... channel region 110,407,510,610 ... interlayer insulating film 111,408,511,611 ... contact hole 112,409,516,616 ... source wiring 113,410,517,617 ... drain wiring 512, 612 ... titanium 513,613 - ・・チタンナイトライド 514、614 ・・・アルミニウム ... titanium nitride 514, 614 ... aluminum

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 ドナー或はアクセプタとなる不純物を添加したシリコン薄膜からなるソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域の間に前記ソース領域及び前記ドレイン領域と接して形成されたシリコン薄膜からなるチャネル領域と、前記ソース領域及び前記ドレイン領域とチャネル領域を被覆するように形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ソース領域に接続されたソース配線と、前記ドレイン領域に接続されたドレイン配線と、前記ゲート電極に接続されたゲート配線を具備した薄膜トランジスタに於て、前記ソース配線、前記ドレイン配線、前記ゲート配線の内、少なくともどれかがバリアメタルとアルミニウムからなる多層構造になってい And [Claims 1 donor or source region and a drain region made of silicon thin film doped with an impurity serving as an acceptor, and the source region and the drain region between the source region and the drain region a channel region made of silicon thin film formed in contact with a gate insulating film formed so as to cover the source region and the drain region and the channel region, a gate electrode provided on the gate insulating film, and a source wiring connected to the source region, the drain line connected to the drain region, at a thin film transistor comprising a gate connected line to the gate electrode, the source wiring, the drain wiring, the gate line of, it has become a multi-layer structure in which at least any is made of a barrier metal and aluminum 事を特徴とする薄膜トランジスタ。 Thin film transistor which is characterized a thing. 【請求項2】 前記ソース領域及び前記ドレイン領域と前記チャネル領域が同一のシリコン薄膜から構成されている事を特徴とする請求項1記載の薄膜トランジスタ。 2. A thin film transistor according to claim 1, characterized in that the channel region and the source region and the drain region is composed of the same silicon thin film. 【請求項3】 前記ソース領域及び前記ドレイン領域と前記チャネル領域を構成するシリコン薄膜の膜厚が50 3. A film thickness of the silicon thin film constituting the channel region and the source region and the drain region 50
    0Å以下である事を特徴とする請求項2記載の薄膜トランジスタ。 The thin film transistor as claimed in claim 2, wherein a 0Å or less. 【請求項4】 前記ゲート電極がドナー或はアクセプタとなる不純物を添加したシリコン薄膜から構成され、その膜厚が500Å以下である事を特徴とする請求項1記載の薄膜トランジスタ。 4. be comprised of silicon thin film wherein the gate electrode is doped with an impurity serving as a donor or acceptor, a thin film transistor according to claim 1, wherein a film thickness is 500Å or less. 【請求項5】 前記ゲート電極の形成後、MOS界面、 5. After formation of the gate electrode, MOS interface,
    或はチャネル部を構成するシリコン薄膜中のダングリング・ボンドを水素でターミネイトする工程が含まれる事を特徴とする請求項4記載の薄膜トランジスタ。 Or a thin film transistor according to claim 4, wherein the dangling bonds in the silicon thin film constituting the channel portion, characterized in that it includes the step of-terminated with hydrogen. 【請求項6】 前記バリアメタルとして、少なくともチタンを用いる事を特徴とする請求項1記載の薄膜トランジスタ。 As claimed in claim 6, wherein the barrier metal thin film transistor according to claim 1, characterized in that using at least titanium. 【請求項7】 前記バリアメタルとして、少なくともチタンとチタンナイトライドからなる多層膜を用いる事を特徴とする請求項1記載の薄膜トランジスタ。 7. As the barrier metal, the thin film transistor of claim 1, wherein the use of the multi-layer film composed of at least titanium and titanium nitride.
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