JPH05216628A - Multiplier circuit - Google Patents
Multiplier circuitInfo
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- JPH05216628A JPH05216628A JP1971592A JP1971592A JPH05216628A JP H05216628 A JPH05216628 A JP H05216628A JP 1971592 A JP1971592 A JP 1971592A JP 1971592 A JP1971592 A JP 1971592A JP H05216628 A JPH05216628 A JP H05216628A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は乗算回路に関する。FIELD OF THE INVENTION The present invention relates to a multiplication circuit.
【０００２】[0002]
【従来の技術】一般に、ｎ桁とｍ桁のかけ算は次式の様
に表される。2. Description of the Related Art Generally, the multiplication of n digits and m digits is expressed by the following equation.
【０００３】 [0003]
【０００４】式１において、第１項〜第ｍ項までのそれ
ぞれについて（Ａn Ａn-1 …Ａ2 Ａ1 ）×Ｂｉの
乗算を行い、それぞれの積を第１項目から順に第ｍ項目
まで各桁毎に加算を行えば、解が得られることとなる。
従来は、このような手順に従って、図３に示す様な乗算
回路を構成していた。In the equation (1), each of the first to m-th terms is multiplied by (A n A n-1 ... A 2 A 1 ) × Bi, and the product of each is sequentially calculated from the first item to the m-th item. By adding up to each digit up to, a solution can be obtained.
Conventionally, a multiplication circuit as shown in FIG. 3 has been constructed in accordance with such a procedure.
【０００５】[0005]
【発明が解決しようとする課題】しかし、この従来の乗
算回路では、第１項〜第ｍ項の各項毎にｎ個，合計ｍ×
ｎ個の乗算器と、（ｍ−１）（ｎ−１）個の加算器とか
ら構成されているので、桁数ｍ及びｎが増えれば積ｍ×
ｎに比例して回路素子の数が増え、多数桁の演算を行う
ためには回路規模が大きくなるという欠点があった。However, in this conventional multiplication circuit, n pieces for each term of the first term to the m-th term, a total of m ×.
Since it is composed of n multipliers and (m-1) (n-1) adders, if the number of digits m and n increases, the product m ×
The number of circuit elements increases in proportion to n, and there is a drawback that the circuit scale becomes large in order to perform a multi-digit operation.
【０００６】[0006]
【課題を解決するための手段】第１の発明の乗算回路
は、ｍ桁の乗数を入力しそれぞれの桁を低い方から順次
時系列として出力するセレクタと、このセレクタの出力
信号をそれぞれの一方の入力端子に入力しｎ桁の被乗数
のそれぞれの桁を低い方から順次それぞれの他方の入力
端子に入力する第１から第ｎまでのｎ個の乗算器と、第
１，第２および第３の入力端子をそれぞれ有する第１か
ら第ｎまでのｎ個の加算器と、第１から第（ｍ＋ｎ）ま
での（ｍ＋ｎ）個のフリップフロップとを備え、前記第
１の加算器の前記第１および第２の入力端子を前記第１
の乗算器の出力端子および前記第１のフリップフロップ
の出力端子に接続し、前記第ｉ（ｉは２以上（ｎ−１）
以下の整数）の加算器の前記第１，第２および第３の入
力端子を前記第ｉの乗算器の出力端子，前記第ｉのフリ
ップフロップの出力端子および前記第（ｉ−１）の加算
器のキャリー出力端子に接続し、前記第ｉの加算器の出
力端子を前記第（ｉ−１）のフリップフロップの入力端
子に接続し、前記第ｎの加算器の前記第１，第２および
第３の入力端子を前記第ｎの乗算器の出力端子，前記第
ｎのフリップフロップの出力端子および前記第（ｎ−
１）の加算器のキャリー出力端子に接続し、前記第ｎの
加算器のキャリー出力端子を前記第ｎのフリップフロッ
プの入力端子に接続し、前記第１の加算器の出力端子に
前記第（ｎ＋１）から第（ｍ＋ｎ）までのフリップフロ
ップを順次縦続に接続して構成される。According to a first aspect of the present invention, there is provided a multiplication circuit in which a selector for inputting an m-digit multiplier and sequentially outputting each digit as a time series from the lower one, and an output signal of the selector are respectively provided. To the input terminals of the n-digit multiplicands and sequentially input the digits of the multiplicand of n digits to the respective other input terminals from the lower one, and the first to second n-th multipliers. First to n-th adders each having input terminals and (m + n) to (m + n) flip-flops, and the first adder of the first adder is provided. And a second input terminal to the first
Connected to the output terminal of the multiplier and the output terminal of the first flip-flop, the i-th (i is 2 or more (n-1)
The following first integer, the second input terminal, and the third input terminal of the adder of the (i-1) th addition of the output terminal of the i-th multiplier, the output terminal of the i-th flip-flop An output terminal of the i-th adder is connected to an input terminal of the (i-1) th flip-flop, and the first, second and A third input terminal is an output terminal of the nth multiplier, an output terminal of the nth flip-flop and the (n-
1) The carry output terminal of the adder is connected, the carry output terminal of the nth adder is connected to the input terminal of the nth flip-flop, and the output terminal of the first adder is connected to the ( (n + 1) to (m + n) flip-flops are sequentially connected in cascade.
【０００７】第２の発明の乗算回路は、ｍ桁の乗数を入
力しそれぞれの桁を高い方から順次時系列として出力す
るセレクタと、このセレクタの出力信号をそれぞれの一
方の入力端子に入力しｎ桁の被乗数のそれぞれの桁を低
い方から順次それぞれの他方の入力端子に入力する第１
から第ｎまでのｎ個の乗算器と、第１，第２および第３
の入力端子をそれぞれ有する第１から第ｎまでのｎ個の
加算器と、第１から第（ｍ＋ｎ）までの（ｍ＋ｎ）個の
フリップフロップとを備え、前記第１の加算器の前記第
１および第２の入力端子を前記第２の乗算器の出力端子
および前記第１のフリップフロップの出力端子に接続
し、前記第ｉ（ｉは２以上（ｎ−１）以下の整数）の加
算器の前記第１，第２および第３の入力端子を前記第
（ｉ＋１）の乗算器の出力端子，前記第ｉのフリップフ
ロップの出力端子および前記第（ｉ−１）の加算器のキ
ャリー出力端子に接続し、前記第ｉの加算器の出力端子
を前記第（ｉ＋１）のフリップフロップの入力端子に接
続し、前記第ｎの加算器の前記第２および第３の入力端
子を前記第ｎのフリップフロップの出力端子および前記
第（ｎ−１）の加算器のキャリー出力端子に接続し、前
記第１の加算器の出力端子を前記第２のフリップフロッ
プの入力端子に接続し、前記第ｎの加算器の出力端子に
前記第（ｎ＋１）から第（ｍ＋ｎ）までのフリップフロ
ップを順次縦続に接続して構成される。The multiplier circuit of the second invention inputs a m-digit multiplier and outputs each digit as a time series sequentially from the highest digit, and inputs the output signal of this selector to each one input terminal. First inputting each digit of the n-digit multiplicand to the other input terminal in order from the lower one
To nth multipliers, and the first, second and third multipliers
First to n-th adders each having input terminals and (m + n) to (m + n) flip-flops, and the first adder of the first adder is provided. And a second input terminal connected to the output terminal of the second multiplier and the output terminal of the first flip-flop, and the i-th (i is an integer of 2 or more and (n-1) or less) adder The first, second and third input terminals of the output terminal of the (i + 1) th multiplier, the output terminal of the i-th flip-flop and the carry output terminal of the (i-1) th adder. And an output terminal of the i-th adder is connected to an input terminal of the (i + 1) th flip-flop, and the second and third input terminals of the n-th adder are connected to the n-th adder. Output terminal of flip-flop and said (n-1) th adder A carry output terminal, an output terminal of the first adder connected to an input terminal of the second flip-flop, and an output terminal of the nth adder to the (n + 1) th to (m + n) th output terminals. The flip-flops up to are sequentially connected in cascade.
【０００８】[0008]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【０００９】図１は本発明の第１の実施例のブロック図
である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【００１０】被乗数Ａは常に固定であり、乗数Ｂがセレ
クタ１０からシフトクロックに同期して、低い方の桁か
らＢ1 〜Ｂm まで順次乗算器１１〜１ｎに送られる。The multiplicand A is always fixed, and the multiplier B is sent from the selector 10 to the multipliers 11 to 1n sequentially from the lower digit to B 1 to B m in synchronization with the shift clock.
【００１１】いま、Ｂi 桁目の乗算を考える。乗算器１
ｎ，１（ｎ−１），……，１２，１１では、式１の第ｉ
項のＡn Ｂi ，Ａn-1 Ｂi ，……，Ａ2 Ｂi ，Ａ1 Ｂi
が得られる。Now, consider multiplication of the Bi-th digit. Multiplier 1
n, 1 (n-1), ...
A n B i , A n-1 B i , ..., A 2 B i , A 1 B i
Is obtained.
【００１２】加算器２ｎ，２（ｎ−１），……，２２，
２１では、フリップフロップ３ｎ，，３（ｎ−１），…
…，３２，３１にラッチされている前項までの加算結果
Ｃ，Ｙn ，Ｙn-1 ，……，Ｙ3 ，Ｙ2 に乗算器１ｎ，１
（ｎ−１），……, １２，１１の乗算結果が加算され
る。Adders 2n, 2 (n-1), ..., 22,
At 21, the flip-flops 3n, 3 (n-1), ...
..., sum C of the previous sections latched in 32,31, Y n, Y n- 1, ......, Y 3, Y 2 to the multiplier 1n, 1
The multiplication results of (n-1), ..., 12, 11 are added.
【００１３】これにより得られた解Ｃ，Ｙn ，Ｙn-1 ，
……，Ｙ3 ，Ｙ2 は加算器２ｊの出力がフリップフロッ
プ２（ｊ−１）に入力されることにより右に１ビットシ
フトして、Ｃ〜Ｙ2 までがフリップフロップ３ｎ，３ｎ
−１，……，３２，３１にラッチされ、次の加算に使わ
れる。ただし、Ｃは乗算器２ｎのキャリー出力である。
このとき、次の加算に必要のないＹ1 はフリップフロッ
プ４ｍから４１までにラッチされ、全ての演算が終了す
るまで保持される。The solutions C, Y n , Y n-1 , obtained by this,
.., Y 3 and Y 2 are shifted by 1 bit to the right when the output of the adder 2j is input to the flip-flop 2 (j-1), and C to Y 2 are flip-flops 3n and 3n.
Latched to -1, ..., 32, 31 and used for the next addition. However, C is a carry output of the multiplier 2n.
At this time, Y 1, which is not necessary for the next addition, is latched by the flip-flops 4m to 41 and held until all the operations are completed.
【００１４】この一連の動作をセレクタ１０の出力がＢ
m になるまで繰り返すことにより最終の解Ｙm+n ，Ｙ
m+(n-1) ，Ｙm+(n+2) ，……，Ｙm+1 ，Ｙm ，Ｙm-1 ，
……，Ｙ2 ，Ｙ1 が得られることとなる。In this series of operations, the output of the selector 10 is B
The final solution Y m + n , Y is obtained by repeating until m.
m + (n-1) , Y m + (n + 2) , ..., Y m + 1 , Y m , Y m-1 ,
..., Y 2 , Y 1 will be obtained.
【００１５】図１の実施例は式１の第１項から第ｍ項ま
でを順次算出して加算しているが、図２に示す本発明の
第２の実施例は、第ｍ項から第１項までを順次算出して
加算する。In the embodiment of FIG. 1, the first term to the m-th term of the equation 1 are sequentially calculated and added, but the second embodiment of the present invention shown in FIG. 2 is the m-th term. The first term is sequentially calculated and added.
【００１６】図２の実施例において、セレクタ５０は乗
数Ｂを高い方の桁から順次出力する。フリップフロップ
７ｎ，７（ｎ−１），……，７２，７１は途中の加算結
果Ｙn ，Ｙn-1 ，……，Ｙ2 ，Ｙ1 を左に１ビットシフ
トする。次の加算に必要のないＣはフリップフロップ８
１から８ｍまでにラッチされ、全ての演算が終了するま
で保持される。乗算器１１〜１ｎおよび加算器６１〜６
ｎの動作は図１における乗算器１１〜１ｎおよび加算器
２１〜２ｎの動作と同じである。In the embodiment shown in FIG. 2, the selector 50 sequentially outputs the multiplier B from the higher digit. The flip-flops 7n, 7 (n-1), ..., 72, 71 shift the intermediate addition results Y n , Y n-1 , ..., Y 2 , Y 1 to the left by one bit. C which is not necessary for the next addition is a flip-flop 8
It is latched from 1 to 8 m and held until all operations are completed. Multipliers 11 to 1n and adders 61 to 6
The operation of n is the same as the operation of the multipliers 11 to 1n and the adders 21 to 2n in FIG.
【００１７】図１，図２の実施例に見られるように、本
発明の乗算回路では、乗算器，加算器および桁のシフト
用のフリップフロップの必要数は被乗数Ａの桁数と一致
し、Ｃ又はＹ1 の保持用のフリップフロップの必要数は
乗数Ｂの桁数に比例する。As can be seen from the embodiments of FIGS. 1 and 2, in the multiplication circuit of the present invention, the required number of multipliers, adders, and digit shift flip-flops matches the digit number of the multiplicand A, The required number of flip-flops for holding C or Y 1 is proportional to the number of digits of the multiplier B.
【００１８】[0018]
【発明の効果】以上説明したように本発明は、被乗数の
桁数ｎに等しいｎ個の乗算器を乗数の桁数ｍに等しいｍ
回繰返し使用することにより、桁数ｍ及びｎが増えて
も、従来のように積ｍ×ｎに比例して大幅に回路素子を
増やすことなく、増えた桁数だけの加算器・乗算器及び
フリップフロップを増やしてやればよく、回路規模を大
きくしないで済むという効果がある。As described above, according to the present invention, n multipliers equal to the digit number n of the multiplicand are replaced with m multipliers equal to the digit number m of the multiplier.
Even if the number of digits m and n increases by repeatedly using the number of times, an adder / multiplier having only the increased number of digits can be used without increasing the number of circuit elements in proportion to the product m × n as in the conventional case. It is sufficient to increase the number of flip-flops, which has the effect of not increasing the circuit scale.
【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.
【図３】従来の乗算回路の一例を示すブロック図であ
る。FIG. 3 is a block diagram showing an example of a conventional multiplication circuit.
１０，５０ セレクタ １１〜１ｎ 乗算器 ２１〜２ｎ，６１〜６ｎ 加算器 ３１〜３ｎ，４１〜４ｍ，７１〜７ｎ，８１〜８ｍ
フリップフロップ10, 50 Selector 11-1n Multiplier 21-2n, 61-6n Adder 31-3n, 41-4m, 71-7n, 81-8m
flip flop
Claims (2)
方から順次時系列として出力するセレクタと、このセレ
クタの出力信号をそれぞれの一方の入力端子に入力しｎ
桁の被乗数のそれぞれの桁を低い方から順次それぞれの
他方の入力端子に入力する第１から第ｎまでのｎ個の乗
算器と、第１，第２および第３の入力端子をそれぞれ有
する第１から第ｎまでのｎ個の加算器と、第１から第
（ｍ＋ｎ）までの（ｍ＋ｎ）個のフリップフロップとを
備え、前記第１の加算器の前記第１および第２の入力端
子を前記第１の乗算器の出力端子および前記第１のフリ
ップフロップの出力端子に接続し、前記第ｉ（ｉは２以
上（ｎ−１）以下の整数）の加算器の前記第１，第２お
よび第３の入力端子を前記第ｉの乗算器の出力端子，前
記第ｉのフリップフロップの出力端子および前記第（ｉ
−１）の加算器のキャリー出力端子に接続し、前記第ｉ
の加算器の出力端子を前記第（ｉ−１）のフリップフロ
ップの入力端子に接続し、前記第ｎの加算器の前記第
１，第２および第３の入力端子を前記第ｎの乗算器の出
力端子，前記第ｎのフリップフロップの出力端子および
前記第（ｎ−１）の加算器のキャリー出力端子に接続
し、前記第ｎの加算器のキャリー出力端子を前記第ｎの
フリップフロップの入力端子に接続し、前記第１の加算
器の出力端子に前記第（ｎ＋１）から第（ｍ＋ｎ）まで
のフリップフロップを順次縦続に接続したことを特徴と
する乗算回路。1. A selector for inputting an m-digit multiplier and sequentially outputting each digit as a time series from the lowest one, and an output signal of this selector is input to one of the input terminals of each selector.
A first n-th multiplier for inputting each digit of the multiplicand to the other input terminal in order from the lower one, and a first input terminal, a second input terminal, and a third input terminal, respectively. 1 to nth adders and (m + n) th to (m + n) flip-flops are provided, and the first and second input terminals of the first adder are connected to each other. The first and second adders of the i-th (i is an integer of 2 or more and (n-1) or less) connected to the output terminal of the first multiplier and the output terminal of the first flip-flop. And a third input terminal to the output terminal of the i-th multiplier, the output terminal of the i-th flip-flop and the (i
-1) is connected to the carry output terminal of the adder,
Output terminal of the adder is connected to the input terminal of the (i-1) th flip-flop, and the first, second and third input terminals of the nth adder are connected to the nth multiplier. Is connected to the output terminal of the nth flip-flop and the carry output terminal of the (n-1) th adder, and the carry output terminal of the nth adder is connected to the carry output terminal of the nth flipflop. A multiplier circuit connected to an input terminal, wherein the (n + 1) th to (m + n) th flip-flops are sequentially connected in series to an output terminal of the first adder.
方から順次時系列として出力するセレクタと、このセレ
クタの出力信号をそれぞれの一方の入力端子に入力しｎ
桁の被乗数のそれぞれの桁を低い方から順次それぞれの
他方の入力端子に入力する第１から第ｎまでのｎ個の乗
算器と、第１，第２および第３の入力端子をそれぞれ有
する第１から第ｎまでのｎ個の加算器と、第１から第
（ｍ＋ｎ）までの（ｍ＋ｎ）個のフリップフロップとを
備え、前記第１の加算器の前記第１および第２の入力端
子を前記第２の乗算器の出力端子および前記第１のフリ
ップフロップの出力端子に接続し、前記第ｉ（ｉは２以
上（ｎ−１）以下の整数）の加算器の前記第１，第２お
よび第３の入力端子を前記第（ｉ＋１）の乗算器の出力
端子，前記第ｉのフリップフロップの出力端子および前
記第（ｉ−１）の加算器のキャリー出力端子に接続し、
前記第ｉの加算器の出力端子を前記第（ｉ＋１）のフリ
ップフロップの入力端子に接続し、前記第ｎの加算器の
前記第２および第３の入力端子を前記第ｎのフリップフ
ロップの出力端子および前記第（ｎ−１）の加算器のキ
ャリー出力端子に接続し、前記第１の加算器の出力端子
を前記第２のフリップフロップの入力端子に接続し、前
記第ｎの加算器の出力端子に前記第（ｎ＋１）から第
（ｍ＋ｎ）までのフリップフロップを順次縦続に接続し
たことを特徴とする乗算回路。2. A selector that inputs a multiplier of m digits and sequentially outputs each digit as a time series from the highest one, and an output signal of this selector is input to one input terminal of each n.
A first n-th multiplier for inputting each digit of the multiplicand to the other input terminal in order from the lower one, and a first input terminal, a second input terminal, and a third input terminal, respectively. 1 to nth adders and (m + n) th to (m + n) flip-flops are provided, and the first and second input terminals of the first adder are connected to each other. The first and second adders of the i-th (i is an integer of 2 or more and (n-1) or less) adder connected to the output terminal of the second multiplier and the output terminal of the first flip-flop. And a third input terminal connected to the output terminal of the (i + 1) th multiplier, the output terminal of the i-th flip-flop and the carry output terminal of the (i-1) th adder,
The output terminal of the i-th adder is connected to the input terminal of the (i + 1) th flip-flop, and the second and third input terminals of the n-th adder are output from the n-th flip-flop. A terminal and a carry output terminal of the (n-1) th adder, an output terminal of the first adder is connected to an input terminal of the second flip-flop, and an output terminal of the nth adder is connected. A multiplication circuit, wherein the (n + 1) th to (m + n) th flip-flops are sequentially connected in series to an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1971592A JPH05216628A (en) | 1992-02-05 | 1992-02-05 | Multiplier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1971592A JPH05216628A (en) | 1992-02-05 | 1992-02-05 | Multiplier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216628A true JPH05216628A (en) | 1993-08-27 |
Family
ID=12006992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1971592A Pending JPH05216628A (en) | 1992-02-05 | 1992-02-05 | Multiplier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216628A (en) |
-
1992
- 1992-02-05 JP JP1971592A patent/JPH05216628A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |