JPH05210651A - ニューロコンピュータ - Google Patents
ニューロコンピュータInfo
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- JPH05210651A JPH05210651A JP4017134A JP1713492A JPH05210651A JP H05210651 A JPH05210651 A JP H05210651A JP 4017134 A JP4017134 A JP 4017134A JP 1713492 A JP1713492 A JP 1713492A JP H05210651 A JPH05210651 A JP H05210651A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- linear conversion
- synapse
- neurocomputer
- coupling coefficient
- Prior art date
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Abstract
(57)【要約】
【目的】 プログラム容量等を小さくし、高速実行可能
とし、実用化可能とする。 【構成】 シグモイド関数をテーブル化してＲＯＭ６に
格納する。これにより、プログラム容量等の小型化、実
行計算速度の高速化、実用化が可能となる。また、種々
の学習条件に対して得られたシナプス結合係数をテーブ
ル化してＲＯＭ６に格納する。これにより、予め考えら
れる種々の学習条件に対応し得る。更に、処理に関係し
なくなったＲＡＭエリアをクリアして次の処理に使用
し、少ないメモリ容量で処理を実行する。バイアスニュ
ーロンを含ませるか否かを選択可能とし、繰り返し計算
の回数低減を可能にする。
とし、実用化可能とする。 【構成】 シグモイド関数をテーブル化してＲＯＭ６に
格納する。これにより、プログラム容量等の小型化、実
行計算速度の高速化、実用化が可能となる。また、種々
の学習条件に対して得られたシナプス結合係数をテーブ
ル化してＲＯＭ６に格納する。これにより、予め考えら
れる種々の学習条件に対応し得る。更に、処理に関係し
なくなったＲＡＭエリアをクリアして次の処理に使用
し、少ないメモリ容量で処理を実行する。バイアスニュ
ーロンを含ませるか否かを選択可能とし、繰り返し計算
の回数低減を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、エアコン等の家電製品
に用いられるニューロコンピュータに関する。
に用いられるニューロコンピュータに関する。
【０００２】
【従来の技術】従来から、ニューラルネットワークの実
行部分を備えるニューロコンピュータが知られている。
ニューラルネットワークとしては、日経ＡＩ，１９９
０．１０．８，ｐ１２．〜１３．に示されるように、非
線形の伝達係数（シグモイド関数）を用いたものが知ら
れている。このニューラルネットワークでは、それぞれ
複数のニューロンを含む入力層、中間層及び出力層をシ
ナプス結合させ、入力信号とシナプス結合係数の積和演
算を行い、さらに積和演算結果をシグモイド関数を用い
て非線形変換している。
行部分を備えるニューロコンピュータが知られている。
ニューラルネットワークとしては、日経ＡＩ，１９９
０．１０．８，ｐ１２．〜１３．に示されるように、非
線形の伝達係数（シグモイド関数）を用いたものが知ら
れている。このニューラルネットワークでは、それぞれ
複数のニューロンを含む入力層、中間層及び出力層をシ
ナプス結合させ、入力信号とシナプス結合係数の積和演
算を行い、さらに積和演算結果をシグモイド関数を用い
て非線形変換している。
【０００３】また、シナプス結合係数の値は、学習によ
り得られる。すなわち、ニューラルネットワークにおい
ては、望ましい特性を得るために、図１２に示すよう
に、シナプス結合係数を評価基準により変化させ、自己
組織化（学習）させている。また、その学習結果はマイ
クロプロセッサによりテーブル化して格納している。
り得られる。すなわち、ニューラルネットワークにおい
ては、望ましい特性を得るために、図１２に示すよう
に、シナプス結合係数を評価基準により変化させ、自己
組織化（学習）させている。また、その学習結果はマイ
クロプロセッサによりテーブル化して格納している。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
ニューラルネットワークは、計算機等（オフライン）を
用いてニューロ学習させた後、その学習結果をマイクロ
プロセッサによりテーブル化して格納しているため、汎
化能力が無く、滑らかな非線形データを取り扱おうとし
た場合、データ量が膨大となりＲＯＭ容量が不足すると
いう問題点があった。更に、学習結果をテーブル化して
格納したニューロチップ（ＩＣ）は、学習機能が無く、
異なる学習条件に対応できないという問題点があり、ま
た価格が高すぎて実用化に適さないという問題点があっ
た。
ニューラルネットワークは、計算機等（オフライン）を
用いてニューロ学習させた後、その学習結果をマイクロ
プロセッサによりテーブル化して格納しているため、汎
化能力が無く、滑らかな非線形データを取り扱おうとし
た場合、データ量が膨大となりＲＯＭ容量が不足すると
いう問題点があった。更に、学習結果をテーブル化して
格納したニューロチップ（ＩＣ）は、学習機能が無く、
異なる学習条件に対応できないという問題点があり、ま
た価格が高すぎて実用化に適さないという問題点があっ
た。
【０００５】この発明は、上記のような課題を解消する
ためになされたもので、マイクロコンピュータ上で簡単
に構成でき、汎化能力を有し、滑らかな非線形データを
取り扱うことができるニューロコンピュータを得ること
を目的とするものである。
ためになされたもので、マイクロコンピュータ上で簡単
に構成でき、汎化能力を有し、滑らかな非線形データを
取り扱うことができるニューロコンピュータを得ること
を目的とするものである。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明の請求項１は、非線形変換に係る伝達
係数をテーブルとして格納する手段を備えることを特徴
とする。
るために、本発明の請求項１は、非線形変換に係る伝達
係数をテーブルとして格納する手段を備えることを特徴
とする。
【０００７】また、本発明の請求項２は、異なる学習に
より得られる複数種類のシナプス結合係数をテーブルと
して格納する手段を備えることを特徴とする。
より得られる複数種類のシナプス結合係数をテーブルと
して格納する手段を備えることを特徴とする。
【０００８】請求項３は、階層構成された複数の層につ
いて順次積和演算及び非線形変換を行わせると共に、演
算の中間結果及び／又は最終結果を記憶する記憶手段の
記憶領域のうち上記演算が終了した層に係る記憶領域
を、次層に係る演算に使用させることを特徴とする。
いて順次積和演算及び非線形変換を行わせると共に、演
算の中間結果及び／又は最終結果を記憶する記憶手段の
記憶領域のうち上記演算が終了した層に係る記憶領域
を、次層に係る演算に使用させることを特徴とする。
【０００９】請求項４は、バイアスニューロンを含むか
否かを選択する選択手段と、含む場合には積和演算結果
に所定値を加算（バイアス）した上で非線形変換するこ
とを特徴とする。
否かを選択する選択手段と、含む場合には積和演算結果
に所定値を加算（バイアス）した上で非線形変換するこ
とを特徴とする。
【００１０】
【作用】本発明の請求項１においては、非線形の伝達係
数がテーブル化され、このテーブルが格納される。従っ
て、計算が簡素化するためプログラム容量等の小型化、
実行計算速度の高速化及び実用化が可能になる。
数がテーブル化され、このテーブルが格納される。従っ
て、計算が簡素化するためプログラム容量等の小型化、
実行計算速度の高速化及び実用化が可能になる。
【００１１】また、本発明の請求項２においては、異な
る学習により得られる複数種類のシナプス結合係数がテ
ーブル化され、このテーブルが格納される。従って、異
なる学習条件に対応でき、テーブルの変更により学習適
応能力が確保される。
る学習により得られる複数種類のシナプス結合係数がテ
ーブル化され、このテーブルが格納される。従って、異
なる学習条件に対応でき、テーブルの変更により学習適
応能力が確保される。
【００１２】請求項３においては、例えば、第１の層と
第２の層に係る演算が終了した後第２の層と第３の層に
係る演算に移行する際、第１の層に係る記憶領域が第３
の層に使用される。これにより、演算に要する記憶容量
が小さくなり、低価格化、実用化が実現される。
第２の層に係る演算が終了した後第２の層と第３の層に
係る演算に移行する際、第１の層に係る記憶領域が第３
の層に使用される。これにより、演算に要する記憶容量
が小さくなり、低価格化、実用化が実現される。
【００１３】そして、請求項４においては、積和演算結
果を非線形変換する際、バイアスニューロンを含むか否
かの選択に応じ積和演算結果がバイアスされる。従っ
て、ニューラルネットワーク開発時の汎用性が高くなる
と共に、バイアスニューロンを含まない場合に繰り返し
計算の回数を低減できる。
果を非線形変換する際、バイアスニューロンを含むか否
かの選択に応じ積和演算結果がバイアスされる。従っ
て、ニューラルネットワーク開発時の汎用性が高くなる
と共に、バイアスニューロンを含まない場合に繰り返し
計算の回数を低減できる。
【００１４】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１５】図１は、本発明の一実施例に係るニューロ
コンピュータの構成を示すブロック図である。以下、本
実施例に係るニューロコンピュータがエアコンに設けら
れている場合を例にとり説明する。
コンピュータの構成を示すブロック図である。以下、本
実施例に係るニューロコンピュータがエアコンに設けら
れている場合を例にとり説明する。
【００１６】ニューロコンピュータ１は、図１に示すよ
うに、演算、制御等を行うＣＰＵ２を有している。ＣＰ
Ｕ２には、温度設定、風量等を入力するスイッチ３、室
温、風量、風向、外気温等を検出する各センサ４、室
温、運転モード等を表示する表示器５、並びにＲＯＭ６
及びＲＡＭ７を含むメモリ８が接続されている。ＲＯＭ
６にはシグモイド関数テーブル及びシナプス結合テーブ
ルが格納されており、ＲＡＭ７には、スイッチ３及びセ
ンサ４からの入力信号と、入力信号にシナプス結合係数
を乗じた値の総和と、その総和をシグモイド関数により
非線形変換した値とが格納される。
うに、演算、制御等を行うＣＰＵ２を有している。ＣＰ
Ｕ２には、温度設定、風量等を入力するスイッチ３、室
温、風量、風向、外気温等を検出する各センサ４、室
温、運転モード等を表示する表示器５、並びにＲＯＭ６
及びＲＡＭ７を含むメモリ８が接続されている。ＲＯＭ
６にはシグモイド関数テーブル及びシナプス結合テーブ
ルが格納されており、ＲＡＭ７には、スイッチ３及びセ
ンサ４からの入力信号と、入力信号にシナプス結合係数
を乗じた値の総和と、その総和をシグモイド関数により
非線形変換した値とが格納される。
【００１７】ここに、シグモイド関数は、正領域と負領
域が点対象である曲線（図２参照）で示される関数であ
るため、この実施例におけるシグモイド関数テーブル
は、図３に示されるように、シグモイド関数の正領域を
テーブル化したものを用いている。
域が点対象である曲線（図２参照）で示される関数であ
るため、この実施例におけるシグモイド関数テーブル
は、図３に示されるように、シグモイド関数の正領域を
テーブル化したものを用いている。
【００１８】また、シナプス結合テーブルは、学習によ
り得られるシナプス結合係数をテーブル化したものであ
る。本実施例では、オフラインによる学習を、複数の学
習条件（操作方法、外的要因）で行わせ、複数のシナプ
ス結合テーブルを得るようにしている。すなわち、同一
の入力条件を与えつつ異なる出力条件で学習させ、得ら
れたシナプス結合テーブルをＲＯＭ６に格納しておくこ
とにより、学習条件の選択により異なるシナプス結合テ
ーブルを選択可能としている。
り得られるシナプス結合係数をテーブル化したものであ
る。本実施例では、オフラインによる学習を、複数の学
習条件（操作方法、外的要因）で行わせ、複数のシナプ
ス結合テーブルを得るようにしている。すなわち、同一
の入力条件を与えつつ異なる出力条件で学習させ、得ら
れたシナプス結合テーブルをＲＯＭ６に格納しておくこ
とにより、学習条件の選択により異なるシナプス結合テ
ーブルを選択可能としている。
【００１９】例えば、図４に示されるように、温度設
定、風量、室温、風量、風向、外気温等の入力条件とし
てＸ１〜Ｘｎを与えつつ、教師信号たる出力条件として
複数種類の条件（例えば北海道から沖縄までにおける人
間の快適さの程度）を与える。すると、例えば入力条件
Ｘ１〜Ｘｎ、出力条件ＡＢＣＤＥの組み合わせにより、
北海道に適する条件による学習が行われ、例えば入力条
件Ｘ１〜Ｘｎ、出力条件ＡＣＤＦＨの組み合わせによ
り、沖縄に適する条件による学習が行われる。
定、風量、室温、風量、風向、外気温等の入力条件とし
てＸ１〜Ｘｎを与えつつ、教師信号たる出力条件として
複数種類の条件（例えば北海道から沖縄までにおける人
間の快適さの程度）を与える。すると、例えば入力条件
Ｘ１〜Ｘｎ、出力条件ＡＢＣＤＥの組み合わせにより、
北海道に適する条件による学習が行われ、例えば入力条
件Ｘ１〜Ｘｎ、出力条件ＡＣＤＦＨの組み合わせによ
り、沖縄に適する条件による学習が行われる。
【００２０】このような学習により得られる同一入力条
件、異なる出力条件に係るシナプス結合係数は、それぞ
れ、シナプス結合テーブルとしてテーブル化した上でＲ
ＯＭ６に格納される。従って、本実施例では、図５に示
すように、異なる学習条件それぞれに対応して複数のシ
ナプス結合テーブル（シナプス結合テーブル１〜ｎ）が
得られる。出荷時又は据付け時には、学習条件を選ぶこ
とにより最適なシナプス結合テーブルが選択できる。例
えば、北海道から沖縄までの内どの地方で使用するかに
より学習条件を選ぶことにより、最適なシナプス結合テ
ーブルが選択できる。従って、本実施例では、学習適応
能力があるニューロコンピュータが実現される。
件、異なる出力条件に係るシナプス結合係数は、それぞ
れ、シナプス結合テーブルとしてテーブル化した上でＲ
ＯＭ６に格納される。従って、本実施例では、図５に示
すように、異なる学習条件それぞれに対応して複数のシ
ナプス結合テーブル（シナプス結合テーブル１〜ｎ）が
得られる。出荷時又は据付け時には、学習条件を選ぶこ
とにより最適なシナプス結合テーブルが選択できる。例
えば、北海道から沖縄までの内どの地方で使用するかに
より学習条件を選ぶことにより、最適なシナプス結合テ
ーブルが選択できる。従って、本実施例では、学習適応
能力があるニューロコンピュータが実現される。
【００２１】次に、本発明の動作を図６のフローチャー
ト及び図７の階層構成図に沿って説明する。
ト及び図７の階層構成図に沿って説明する。
【００２２】ニューロコンピュータは、一般に、入力
層、所定数の中間層、及び出力層から構成されている。
本実施例では、図７に示すように、各センサ４を入力層
ニューロンとしており、各センサ４からＣＰＵ２への入
力信号ｘ１〜ｘｎが入力層から中間層への入力に相当し
ている。
層、所定数の中間層、及び出力層から構成されている。
本実施例では、図７に示すように、各センサ４を入力層
ニューロンとしており、各センサ４からＣＰＵ２への入
力信号ｘ１〜ｘｎが入力層から中間層への入力に相当し
ている。
【００２３】本実施例では、入力層ニューロンの個数が
ｎ個、中間層ニューロンの個数がｍ個とされており、中
間層ニューロンの出力をｙ１〜ｙｍで表している。各中
間層ニューロンに係る積和演算及び非線形変換は同一の
アルゴリズムによる演算の繰り返しであり、また、各層
毎にも同一のアルゴリズムによる演算が繰り返されるた
め（図６右側注釈参照）、ここでは、まず、例として、
ｙ１に係る中間層ニューロンについての積和演算及び非
線形変換の流れについて説明する。
ｎ個、中間層ニューロンの個数がｍ個とされており、中
間層ニューロンの出力をｙ１〜ｙｍで表している。各中
間層ニューロンに係る積和演算及び非線形変換は同一の
アルゴリズムによる演算の繰り返しであり、また、各層
毎にも同一のアルゴリズムによる演算が繰り返されるた
め（図６右側注釈参照）、ここでは、まず、例として、
ｙ１に係る中間層ニューロンについての積和演算及び非
線形変換の流れについて説明する。
【００２４】図６に示されるように、ＣＰＵ２は、各セ
ンサ４からの入力信号ｘ１〜ｘｎをＲＡＭ７上の所定の
ＲＡＭエリアにデータとして格納する（Ｓ１）。ＣＰＵ
２は、さらに、ＲＡＭ７上の入力データについての積和
演算を行う。この積和演算では、まず入力データｘ１に
シナプス結合係数Ｗｘ１−ｙ１（ｘ１からｙ１への結合
を示す。以下同様）を乗じてＲＡＭ７上のｗｏｒｋエリ
アに格納する（Ｓ２）。次に、入力データｘ２にシナプ
ス結合係数シナプス結合係数Ｗｘ２−ｙ１を乗じ、これ
をｗｏｒｋエリア上の値（すなわちｘ１×
Ｗｘ１−ｙ１）と加算し、ｗｏｒｋエリアに格納する
（Ｓ３）。以下、この動作を、ｘｎまで繰り返す（Ｓ
４）。なお、シナプス結合係数について、ＲＯＭ６に格
納されているシナプス結合テーブルを参照する。
ンサ４からの入力信号ｘ１〜ｘｎをＲＡＭ７上の所定の
ＲＡＭエリアにデータとして格納する（Ｓ１）。ＣＰＵ
２は、さらに、ＲＡＭ７上の入力データについての積和
演算を行う。この積和演算では、まず入力データｘ１に
シナプス結合係数Ｗｘ１−ｙ１（ｘ１からｙ１への結合
を示す。以下同様）を乗じてＲＡＭ７上のｗｏｒｋエリ
アに格納する（Ｓ２）。次に、入力データｘ２にシナプ
ス結合係数シナプス結合係数Ｗｘ２−ｙ１を乗じ、これ
をｗｏｒｋエリア上の値（すなわちｘ１×
Ｗｘ１−ｙ１）と加算し、ｗｏｒｋエリアに格納する
（Ｓ３）。以下、この動作を、ｘｎまで繰り返す（Ｓ
４）。なお、シナプス結合係数について、ＲＯＭ６に格
納されているシナプス結合テーブルを参照する。
【００２５】このような動作の結果、ｗｏｒｋエリアに
は、入力データｘ１〜ｘｎとシナプス結合係数Ｗ
ｘ１−ｙ１〜Ｗｘｎ−ｙ１の積和演算結果が格納され
る。本実施例における中間層ニューロンがバイアスニュ
ーロンを含む場合、さらに、ｗｏｒｋエリアに格納され
ている値にバイアスを加える。すなわち、しきい値ｘ
ｂｉａｓ（＝１．０）にシナプス結合係数Ｗ
ｂｉａｓ−ｙ１を乗じた値を加え、ｗｏｒｋエリアに格
納する（Ｓ５）。
は、入力データｘ１〜ｘｎとシナプス結合係数Ｗ
ｘ１−ｙ１〜Ｗｘｎ−ｙ１の積和演算結果が格納され
る。本実施例における中間層ニューロンがバイアスニュ
ーロンを含む場合、さらに、ｗｏｒｋエリアに格納され
ている値にバイアスを加える。すなわち、しきい値ｘ
ｂｉａｓ（＝１．０）にシナプス結合係数Ｗ
ｂｉａｓ−ｙ１を乗じた値を加え、ｗｏｒｋエリアに格
納する（Ｓ５）。
【００２６】このときのｗｏｒｋエリア上のデータは、
次の式により表される値である。
次の式により表される値である。
【００２７】ｘ１×Ｗｘ１−ｙ１＋ｘ２×Ｗｘ２−ｙ１
＋…＋ｘｎ×Ｗｘｎ−ｙ１＋１．０×Ｗｂｉａｓ−ｙ１ ただし、中間層ニューロンがバイアスニューロンを含ま
ない場合には、後述するように最後の項はない。
＋…＋ｘｎ×Ｗｘｎ−ｙ１＋１．０×Ｗｂｉａｓ−ｙ１ ただし、中間層ニューロンがバイアスニューロンを含ま
ない場合には、後述するように最後の項はない。
【００２８】この値は、さらに、ＲＡＭ７上のΣＲＡＭ
エリアに格納され（Ｓ６）、ＲＯＭ６に格納されている
シグモイド関数テーブルを参照したシグモイド関数変換
処理が施される（Ｓ７）。
エリアに格納され（Ｓ６）、ＲＯＭ６に格納されている
シグモイド関数テーブルを参照したシグモイド関数変換
処理が施される（Ｓ７）。
【００２９】このようにして、１個の中間層ニューロン
について積和演算及びシグモイド関数変換処理が行わ
れ、ｙ１が得られる。図７に示される構成では、これと
同様の動作の繰り返しにより、ｙ１〜ｙｍが得られた
後、出力層に係る積和演算及びシグモイド関数変換処理
が行われ、出力層からの出力ｚが得られる。
について積和演算及びシグモイド関数変換処理が行わ
れ、ｙ１が得られる。図７に示される構成では、これと
同様の動作の繰り返しにより、ｙ１〜ｙｍが得られた
後、出力層に係る積和演算及びシグモイド関数変換処理
が行われ、出力層からの出力ｚが得られる。
【００３０】Ｓ７において実行されるシグモイド関数変
換処理の流れは、例えば、図８に示されるようなもので
ある。この処理では、ＣＰＵ２は、ΣＲＡＭエリアに格
納した値、例えばｙ１を読み込み（Ｓ８）、その値を絶
対値処理する（Ｓ９）。更に、図３に示すシグモイド関
数テーブルを参照して出力を得（Ｓ１０）、ΣＲＡＭエ
リアから読み込んだ値ｙ１の符号が正か否か判断する
（Ｓ１１）。符号が正であると判断した場合、シグモイ
ド関数変換処理を終了し、負であると判断した場合、得
られた出力を１から差し引いた値を出力とし（Ｓ１
２）、シグモイド関数変換処理を終了する。
換処理の流れは、例えば、図８に示されるようなもので
ある。この処理では、ＣＰＵ２は、ΣＲＡＭエリアに格
納した値、例えばｙ１を読み込み（Ｓ８）、その値を絶
対値処理する（Ｓ９）。更に、図３に示すシグモイド関
数テーブルを参照して出力を得（Ｓ１０）、ΣＲＡＭエ
リアから読み込んだ値ｙ１の符号が正か否か判断する
（Ｓ１１）。符号が正であると判断した場合、シグモイ
ド関数変換処理を終了し、負であると判断した場合、得
られた出力を１から差し引いた値を出力とし（Ｓ１
２）、シグモイド関数変換処理を終了する。
【００３１】なお、上述実施例においては、シグモイド
関数テーブルを０から１１．６まで格納していたが、出
力値の変化が少なくなる８．０以上の部分を省略し、０
から８．０までの簡略化されたシグモイド関数テーブル
を格納するようにしてもよい。また、シグモイド関数テ
ーブルとして−８．０から８．０までのシグモイド関数
テーブルを用いてもよい。このようにした場合、図９に
示すように、絶対値処理や正負判断が不要となるため、
図８のフローチャートのＳ９、１１、１２を省略でき、
実行時間を短縮することができる。但し、メモリ容量は
増加する。
関数テーブルを０から１１．６まで格納していたが、出
力値の変化が少なくなる８．０以上の部分を省略し、０
から８．０までの簡略化されたシグモイド関数テーブル
を格納するようにしてもよい。また、シグモイド関数テ
ーブルとして−８．０から８．０までのシグモイド関数
テーブルを用いてもよい。このようにした場合、図９に
示すように、絶対値処理や正負判断が不要となるため、
図８のフローチャートのＳ９、１１、１２を省略でき、
実行時間を短縮することができる。但し、メモリ容量は
増加する。
【００３２】更に、上述実施例においては、ＲＡＭ７上
に、入力データｘ１〜ｘｎを格納するエリア、入力デー
タｘ１〜ｘｎとシナプス結合係数を乗じた値を格納する
ｗｏｒｋエリア、及び積和値を格納するΣＲＡＭエリア
を確保していた。図１０に示すように中間層が２層（中
間層１及び中間層２）がある場合、ＲＡＭ上の記憶エリ
アをＲＡＭ１エリアとＲＡＭ２エリアに区分し、記憶エ
リアを節約することができる。すなわち、入力層に係る
データをＲＡＭ１エリアに、中間層１に係るデータをＲ
ＡＭ２エリアにそれぞれ格納し、入力層と中間層１に係
る演算が終了した後、不要となったＲＡＭ１エリアを中
間層２に割り当てて、中間層１と中間層２に係る演算を
行うようにする。同様に、中間層１と中間層２に係る演
算が終了した後、不要となったＲＡＭ２エリアを出力層
に割り当てて、中間層２と出力層２に係る演算を行うよ
うにする。このようにすると、小さいＲＡＭ容量で層数
が多いニューロコンピュータの演算を行うことが可能と
なる。なお、ＲＡＭ１エリアおよびＲＡＭ２エリアは、
各層のうちニューロンを最も多く有する層のデータを格
納し得る容量とする。
に、入力データｘ１〜ｘｎを格納するエリア、入力デー
タｘ１〜ｘｎとシナプス結合係数を乗じた値を格納する
ｗｏｒｋエリア、及び積和値を格納するΣＲＡＭエリア
を確保していた。図１０に示すように中間層が２層（中
間層１及び中間層２）がある場合、ＲＡＭ上の記憶エリ
アをＲＡＭ１エリアとＲＡＭ２エリアに区分し、記憶エ
リアを節約することができる。すなわち、入力層に係る
データをＲＡＭ１エリアに、中間層１に係るデータをＲ
ＡＭ２エリアにそれぞれ格納し、入力層と中間層１に係
る演算が終了した後、不要となったＲＡＭ１エリアを中
間層２に割り当てて、中間層１と中間層２に係る演算を
行うようにする。同様に、中間層１と中間層２に係る演
算が終了した後、不要となったＲＡＭ２エリアを出力層
に割り当てて、中間層２と出力層２に係る演算を行うよ
うにする。このようにすると、小さいＲＡＭ容量で層数
が多いニューロコンピュータの演算を行うことが可能と
なる。なお、ＲＡＭ１エリアおよびＲＡＭ２エリアは、
各層のうちニューロンを最も多く有する層のデータを格
納し得る容量とする。
【００３３】また、上述実施例においては、しきい値
（ｘｂｉａｓ＝１．０）を常に付ける、すなわちバイア
スニューロンを含むようになっていたが、ニューラルネ
ットワークによってはしきい値を必要としない場合もあ
り、この場合、スイッチ３等よりしきい値を付けないこ
とを選択できるようにしてもよい。このようにした場
合、図１１に示すように、Ｓ４の後にしきい値ニューロ
ンの有無を判断するＳ１３を設け、しきい値ニューロン
が無い場合Ｓ５をスキップしてＳ６を行い、しきい値ニ
ューロンが有る場合Ｓ５を行うようにする。これによ
り、バイアスニューロンを含ませない場合に繰り返し計
算の回数を低減することが可能である。
（ｘｂｉａｓ＝１．０）を常に付ける、すなわちバイア
スニューロンを含むようになっていたが、ニューラルネ
ットワークによってはしきい値を必要としない場合もあ
り、この場合、スイッチ３等よりしきい値を付けないこ
とを選択できるようにしてもよい。このようにした場
合、図１１に示すように、Ｓ４の後にしきい値ニューロ
ンの有無を判断するＳ１３を設け、しきい値ニューロン
が無い場合Ｓ５をスキップしてＳ６を行い、しきい値ニ
ューロンが有る場合Ｓ５を行うようにする。これによ
り、バイアスニューロンを含ませない場合に繰り返し計
算の回数を低減することが可能である。
【００３４】
【発明の効果】以上説明したように、本発明の請求項１
によれば、非線形の伝達係数をテーブル化し格納するよ
うにしたため、計算が簡素化し、プログラム容量の小型
化、実行計算速度の高速化、及び実用化が可能になる。
によれば、非線形の伝達係数をテーブル化し格納するよ
うにしたため、計算が簡素化し、プログラム容量の小型
化、実行計算速度の高速化、及び実用化が可能になる。
【００３５】また、本発明の請求項２によれば、異なる
学習により得られる複数種類のシナプス結合係数をテー
ブル化し格納するようにしたため、異なる学習条件に対
応でき、テーブルの変更により学習適応能力を確保でき
る。
学習により得られる複数種類のシナプス結合係数をテー
ブル化し格納するようにしたため、異なる学習条件に対
応でき、テーブルの変更により学習適応能力を確保でき
る。
【００３６】請求項３によれば、記憶手段の記憶領域を
繰り返し使用するようにしたため、演算に要する記憶容
量が小さくなり、低価格化、実用化を実現できる。
繰り返し使用するようにしたため、演算に要する記憶容
量が小さくなり、低価格化、実用化を実現できる。
【００３７】そして、請求項４によれば、バイアスニュ
ーロンか否かを選択可能にしたため、繰り返し計算の回
数を低減可能である。
ーロンか否かを選択可能にしたため、繰り返し計算の回
数を低減可能である。
【図１】本発明の一実施例に係るニューロコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本実施例に係るシグモイド関数を示す図であ
る。
る。
【図３】本実施例に係るシグモイド関数テーブルを示す
図である。
図である。
【図４】本実施例に係るニューラルネットワークの学習
時の動作を示す図である。
時の動作を示す図である。
【図５】本実施例に係るシナプス結合テーブルを示す図
である。
である。
【図６】本実施例の作用を示すフローチャートである。
【図７】本実施例に係るニューロ実行計算を示す図であ
る。
る。
【図８】本実施例に係るシグモイド関数変換処理を示す
フローチャートである。
フローチャートである。
【図９】本実施例に係るシグモイド関数変換処理を示す
フローチャートである。
フローチャートである。
【図１０】本実施例に係るＲＡＭ容量節約方法を示す図
である。
である。
【図１１】本実施例の作用を示すフローチャートであ
る。
る。
【図１２】一般的なニューラルネットワークの学習過程
を示す図である。
を示す図である。
１ ニューロコンピュータ ２ ＣＰＵ ３ スイッチ ４ センサ ６ ＲＯＭ ７ ＲＡＭ ８ メモリ
フロントページの続き (72)発明者 伊藤 賢一 神奈川県鎌倉市大船二丁目14番40号 三菱 電機株式会社生活システム研究所内
Claims (4)
- 【請求項１】 複数の層がシナプスにより順に階層接続
された構成を有し、各層が、外部又は前層からの入力信
号とシナプス結合係数の積和演算を行い非線形変換して
出力するニューロンを含むニューロコンピュータにおい
て、 非線形変換に係る伝達係数をテーブルとして格納する手
段を備えることを特徴とするニューロコンピュータ。 - 【請求項２】 入力層、少なくとも１個の中間層、及び
出力層がシナプスにより順に階層接続された構成を有
し、各層が、外部又は前層からの入力信号とシナプス結
合係数の積和演算を行い非線形変換して出力するニュー
ロンを含み、入力層に所定の信号が入力された場合に出
力層から所定の出力信号が得られるよう学習を行ってシ
ナプス結合係数を設定するニューロコンピュータにおい
て、 異なる学習により得られる複数種類のシナプス結合係数
をテーブルとして格納する手段を備えることを特徴とす
るニューロコンピュータ。 - 【請求項３】 各層毎に演算の中間結果及び／又は最終
結果を記憶する記憶手段と、 入力信号とシナプス結合係数の積和演算を行いさらに非
線形変換を行う演算手段と、 階層構成された複数の層について順次上記演算を行わせ
ると共に、記憶手段の記憶領域のうち演算が終了した層
に係る記憶領域を、次層に係る演算に使用させる制御手
段と、 を備え、 前記一連の演算により、それぞれ所定個数のニューロン
を含む複数の層をシナプスにより順に階層接続した概念
構成を実現することを特徴とするニューロコンピュー
タ。 - 【請求項４】 入力信号とシナプス結合係数の積和演算
を行う積和演算手段と、 バイアスニューロンを含むか否かを選択する選択手段
と、 含む場合には積和演算結果に所定値を加算した上で非線
形変換する非線形変換手段と、 １個の層に属する複数のニューロンについて非線形変換
が終了した場合にこれら複数のニューロンについての非
線形変換の結果を出力として次層又は外部に与える制御
手段と、 を備え、 前記一連の演算により、それぞれ所定個数のニューロン
を含む複数の層をシナプスにより順に階層接続した概念
構成を実現することを特徴とするニューロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017134A JP3034372B2 (ja) | 1992-01-31 | 1992-01-31 | ニューロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017134A JP3034372B2 (ja) | 1992-01-31 | 1992-01-31 | ニューロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210651A true JPH05210651A (ja) | 1993-08-20 |
| JP3034372B2 JP3034372B2 (ja) | 2000-04-17 |
Family
ID=11935557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017134A Expired - Lifetime JP3034372B2 (ja) | 1992-01-31 | 1992-01-31 | ニューロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034372B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7747668B2 (en) | 2003-10-16 | 2010-06-29 | Canon Kabushiki Kaisha | Product-sum operation circuit and method |
-
1992
- 1992-01-31 JP JP4017134A patent/JP3034372B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7747668B2 (en) | 2003-10-16 | 2010-06-29 | Canon Kabushiki Kaisha | Product-sum operation circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3034372B2 (ja) | 2000-04-17 |
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