JP3034372B2 - ニューロコンピュータ - Google Patents
ニューロコンピュータInfo
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- JP3034372B2 JP3034372B2 JP4017134A JP1713492A JP3034372B2 JP 3034372 B2 JP3034372 B2 JP 3034372B2 JP 4017134 A JP4017134 A JP 4017134A JP 1713492 A JP1713492 A JP 1713492A JP 3034372 B2 JP3034372 B2 JP 3034372B2
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- memory
- neurocomputer
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Description
【０００１】
【産業上の利用分野】本発明は、エアコン等の家電製品
に用いられるニューロコンピュータに関する。
に用いられるニューロコンピュータに関する。
【０００２】
【従来の技術】従来から、ニューラルネットワークの実
行部分を備えるニューロコンピュータが知られている。
ニューラルネットワークとしては、日経ＡＩ，１９９
０．１０．８，ｐ１２．〜１３．に示されるように、非
線形の伝達係数（シグモイド関数）を用いたものが知ら
れている。このニューラルネットワークでは、それぞれ
複数のニューロンを含む入力層、中間層及び出力層をシ
ナプス結合させ、入力信号とシナプス結合係数の積和演
算を行い、さらに積和演算結果をシグモイド関数を用い
て非線形変換している。
行部分を備えるニューロコンピュータが知られている。
ニューラルネットワークとしては、日経ＡＩ，１９９
０．１０．８，ｐ１２．〜１３．に示されるように、非
線形の伝達係数（シグモイド関数）を用いたものが知ら
れている。このニューラルネットワークでは、それぞれ
複数のニューロンを含む入力層、中間層及び出力層をシ
ナプス結合させ、入力信号とシナプス結合係数の積和演
算を行い、さらに積和演算結果をシグモイド関数を用い
て非線形変換している。
【０００３】また、シナプス結合係数の値は、学習によ
り得られる。すなわち、ニューラルネットワークにおい
ては、望ましい特性を得るために、図１２に示すよう
に、シナプス結合係数を評価基準により変化させ、自己
組織化（学習）させている。また、その学習結果はマイ
クロプロセッサによりテーブル化して格納している。
り得られる。すなわち、ニューラルネットワークにおい
ては、望ましい特性を得るために、図１２に示すよう
に、シナプス結合係数を評価基準により変化させ、自己
組織化（学習）させている。また、その学習結果はマイ
クロプロセッサによりテーブル化して格納している。
【０００４】
【発明が解決しようとする課題】以上のように、従来の
ニューラルネットワークは、計算機等（オフライン）を
用いてニューロ学習させた後、その学習結果をマイクロ
プロセッサによりテーブル化して格納しているため、汎
化能力が無く、滑らかな非線形データを取り扱おうとし
た場合、データ量が膨大となりＲＯＭ容量が不足すると
いう問題点があった。更に、学習結果をテーブル化して
格納したニューロチップ（ＩＣ）は、学習機能が無く、
異なる学習条件に対応できないという問題点があり、ま
た価格が高すぎて実用化に適さないという問題点があっ
た。
ニューラルネットワークは、計算機等（オフライン）を
用いてニューロ学習させた後、その学習結果をマイクロ
プロセッサによりテーブル化して格納しているため、汎
化能力が無く、滑らかな非線形データを取り扱おうとし
た場合、データ量が膨大となりＲＯＭ容量が不足すると
いう問題点があった。更に、学習結果をテーブル化して
格納したニューロチップ（ＩＣ）は、学習機能が無く、
異なる学習条件に対応できないという問題点があり、ま
た価格が高すぎて実用化に適さないという問題点があっ
た。
【０００５】この発明は、上記のような課題を解消する
ためになされたもので、マイクロコンピュータ上で簡単
に構成でき、汎化能力を有し、滑らかな非線形データを
取り扱うことができるニューロコンピュータを得ること
を目的とするものである。
ためになされたもので、マイクロコンピュータ上で簡単
に構成でき、汎化能力を有し、滑らかな非線形データを
取り扱うことができるニューロコンピュータを得ること
を目的とするものである。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本願請求項１に係る発明は、それぞれ所定個
数のニューロンを含む入力層、所定個数の中間層及び出
力層と、中間層又は出力層に属するニューロンに対しし
きい値を出力するバイアスニューロンと、を有するニュ
ーラルネットワークを実現するためのニューロコンピュ
ータであって、各ニューロンにおける積和演算の際に用
いるシナプス結合係数、当該積和演算の対象となる信号
及び当該積和演算の結果得られた信号を格納するための
メモリと、上記ニューラルネットワークが実現されるよ
う上記メモリへのアクセス及び各ニューロンにおける積
和演算を実行する演算制御手段と、を備えるニューロコ
ンピュータにおいて、実現しようとしているニューラル
ネットワークがしきい値を必要としないニューラルネッ
トワークであるか否かを操作者が選択するためのスイッ
チを備え、上記演算制御手段が、積和演算に際ししきい
値を加算すべきか禁止すべきかを、上記スイッチの状態
に応じ判断して積和演算を実行することを特徴とする。
るために、本願請求項１に係る発明は、それぞれ所定個
数のニューロンを含む入力層、所定個数の中間層及び出
力層と、中間層又は出力層に属するニューロンに対しし
きい値を出力するバイアスニューロンと、を有するニュ
ーラルネットワークを実現するためのニューロコンピュ
ータであって、各ニューロンにおける積和演算の際に用
いるシナプス結合係数、当該積和演算の対象となる信号
及び当該積和演算の結果得られた信号を格納するための
メモリと、上記ニューラルネットワークが実現されるよ
う上記メモリへのアクセス及び各ニューロンにおける積
和演算を実行する演算制御手段と、を備えるニューロコ
ンピュータにおいて、実現しようとしているニューラル
ネットワークがしきい値を必要としないニューラルネッ
トワークであるか否かを操作者が選択するためのスイッ
チを備え、上記演算制御手段が、積和演算に際ししきい
値を加算すべきか禁止すべきかを、上記スイッチの状態
に応じ判断して積和演算を実行することを特徴とする。
【０００７】また、本願請求項２に係る発明は、請求項
１記載のニューロコンピュータであって、上記演算制御
手段が、入力層から出力層に至る階層接続の順に従い層
毎に上記積和演算を行わせるニューロコンピュータにお
いて、上記制御手段が、いずれかの層に関する積和演算
に使用されその積和演算の終了に伴い解放されたメモリ
上の記憶領域を、まだ積和演算が行われていない層に関
する積和演算のための記憶領域として使用することを特
徴とする。
１記載のニューロコンピュータであって、上記演算制御
手段が、入力層から出力層に至る階層接続の順に従い層
毎に上記積和演算を行わせるニューロコンピュータにお
いて、上記制御手段が、いずれかの層に関する積和演算
に使用されその積和演算の終了に伴い解放されたメモリ
上の記憶領域を、まだ積和演算が行われていない層に関
する積和演算のための記憶領域として使用することを特
徴とする。
【０００８】本願請求項３に係る発明は、請求項１又は
２記載のニューロコンピュータであって、入力層に所定
の信号が入力された場合に出力層から所定の出力信号が
得られるよう施された学習の結果が、シナプス結合係数
の組合せを与えるシナプス結合テーブルとして、使用に
先立ちメモリ上に格納されており、上記演算制御手段
が、メモリ上のシナプス結合テーブルを利用し積和演算
を実行するニューロコンピュータにおいて、シナプス結
合テーブルが、使用に先立ちメモリ上に複数通り格納さ
れており、上記演算制御手段が、メモリ上の複数通りの
シナプス結合テーブルのうち、ニューラルネットワーク
の使用環境に応じ選択された一つを利用し、積和演算を
実行することを特徴とする。
２記載のニューロコンピュータであって、入力層に所定
の信号が入力された場合に出力層から所定の出力信号が
得られるよう施された学習の結果が、シナプス結合係数
の組合せを与えるシナプス結合テーブルとして、使用に
先立ちメモリ上に格納されており、上記演算制御手段
が、メモリ上のシナプス結合テーブルを利用し積和演算
を実行するニューロコンピュータにおいて、シナプス結
合テーブルが、使用に先立ちメモリ上に複数通り格納さ
れており、上記演算制御手段が、メモリ上の複数通りの
シナプス結合テーブルのうち、ニューラルネットワーク
の使用環境に応じ選択された一つを利用し、積和演算を
実行することを特徴とする。
【０００９】本願請求項４に係る発明は、請求項１乃至
３のいずれか記載のニューロコンピュータであって、積
和演算の結果を次層又は外部に出力する際それに先立ち
当該積和演算の結果にシグモイド変換等の非線形変換を
施す非線形変換手段を備えるニューロコンピュータにお
いて、上記非線形変換に係る伝達係数を定義する関数テ
ーブルが、使用に先立ちメモリ上に格納されており、非
線形変換手段が、非線形変換の対象である積和演算の結
果にてメモリ上の関数テーブルを参照することにより、
非線形変換を実行することを特徴とする。本願請求項５
に係る発明は、請求項４記載のニューロコンピュータで
あって、非線形変換に係る伝達係数として、点対称形状
を有するシグモイド関数を使用するニューロコンピュー
タにおいて、上記関数テーブルが、シグモイド関数の正
領域及び負領域のうちいずれかのみを定義するテーブル
であり、積和演算の結果が、正領域及び負領域のうち関
数テーブルにより定義されていない側の領域に属する場
合に、非線形変換手段が、積和演算の結果の絶対値にて
関数テーブルを参照しその結果を１から差し引くことに
より、非線形変換を実行することを特徴とする。
３のいずれか記載のニューロコンピュータであって、積
和演算の結果を次層又は外部に出力する際それに先立ち
当該積和演算の結果にシグモイド変換等の非線形変換を
施す非線形変換手段を備えるニューロコンピュータにお
いて、上記非線形変換に係る伝達係数を定義する関数テ
ーブルが、使用に先立ちメモリ上に格納されており、非
線形変換手段が、非線形変換の対象である積和演算の結
果にてメモリ上の関数テーブルを参照することにより、
非線形変換を実行することを特徴とする。本願請求項５
に係る発明は、請求項４記載のニューロコンピュータで
あって、非線形変換に係る伝達係数として、点対称形状
を有するシグモイド関数を使用するニューロコンピュー
タにおいて、上記関数テーブルが、シグモイド関数の正
領域及び負領域のうちいずれかのみを定義するテーブル
であり、積和演算の結果が、正領域及び負領域のうち関
数テーブルにより定義されていない側の領域に属する場
合に、非線形変換手段が、積和演算の結果の絶対値にて
関数テーブルを参照しその結果を１から差し引くことに
より、非線形変換を実行することを特徴とする。
【００１０】
【作用】本願請求項１においては、ニューラルネットワ
ークを実現するため、メモリ及び演算制御手段が設けら
れる。メモリには、各ニューロンにおける積和演算の際
に用いるシナプス結合係数、即ち予め得られている学習
の結果が、格納される。演算制御手段は、ニューラルネ
ットワークへの入力信号及びメモリ上のシナプス結合係
数に基づきニューラルネットワークの出力信号を生成す
る。即ち、演算制御手段及び当該演算制御手段によりア
クセスされるメモリは、オフラインによるニューロ学習
の結果を利用してニューラルネットワークを実現する手
段乃至部材である。本発明においては、更に、実現しよ
うとしているニューラルネットワークがしきい値を必要
としないニューラルネットワークであるか否かが、スイ
ッチの操作により、操作者が選択する。従って、ニュー
ロ学習の結果をメモリに格納するときや実行計算におけ
る汎用性がバイアスニューロン有無の面で高められる。
更に、スイッチの状態がしきい値を必要としないことを
示している場合、繰り返し計算の回数を低減できる。
ークを実現するため、メモリ及び演算制御手段が設けら
れる。メモリには、各ニューロンにおける積和演算の際
に用いるシナプス結合係数、即ち予め得られている学習
の結果が、格納される。演算制御手段は、ニューラルネ
ットワークへの入力信号及びメモリ上のシナプス結合係
数に基づきニューラルネットワークの出力信号を生成す
る。即ち、演算制御手段及び当該演算制御手段によりア
クセスされるメモリは、オフラインによるニューロ学習
の結果を利用してニューラルネットワークを実現する手
段乃至部材である。本発明においては、更に、実現しよ
うとしているニューラルネットワークがしきい値を必要
としないニューラルネットワークであるか否かが、スイ
ッチの操作により、操作者が選択する。従って、ニュー
ロ学習の結果をメモリに格納するときや実行計算におけ
る汎用性がバイアスニューロン有無の面で高められる。
更に、スイッチの状態がしきい値を必要としないことを
示している場合、繰り返し計算の回数を低減できる。
【００１１】請求項２においては、例えば、第１の層と
第２の層に係る演算が終了した後第２の層と第３の層に
係る演算に移行する際、第１の層に係る記憶領域が第３
の層に係る演算に使用される。これにより、演算に要す
る記憶容量が小さくなり、低価格化、実用化が促進され
る。
第２の層に係る演算が終了した後第２の層と第３の層に
係る演算に移行する際、第１の層に係る記憶領域が第３
の層に係る演算に使用される。これにより、演算に要す
る記憶容量が小さくなり、低価格化、実用化が促進され
る。
【００１２】請求項３においては、異なる学習により得
られる複数種類のシナプス結合テーブルがメモリに格納
され、演算制御手段はそれらを選択的に使用する。従っ
て、異なる学習条件への対応能力が高まる。即ち、シナ
プス結合テーブルの選択によって、実現するニューラル
ネットワークの特性を変えることができる。
られる複数種類のシナプス結合テーブルがメモリに格納
され、演算制御手段はそれらを選択的に使用する。従っ
て、異なる学習条件への対応能力が高まる。即ち、シナ
プス結合テーブルの選択によって、実現するニューラル
ネットワークの特性を変えることができる。
【００１３】請求項４においては、非線形変換に係る伝
達係数を定義する関数テーブルを使用に先立ちメモリ上
に格納してあるため、計算が簡素化し、プログラム容量
の小型化、実行計算速度の高速化、実用化等が促進され
る。特に、非線形変換に係る伝達係数がシグモイド関数
である場合（請求項５）、シグモイド関数の正領域及び
負領域のうちいずれかのみを関数テーブルで定義するよ
うにすれば、関数テーブルの記憶に要する記憶容量が少
なくて済む。
達係数を定義する関数テーブルを使用に先立ちメモリ上
に格納してあるため、計算が簡素化し、プログラム容量
の小型化、実行計算速度の高速化、実用化等が促進され
る。特に、非線形変換に係る伝達係数がシグモイド関数
である場合（請求項５）、シグモイド関数の正領域及び
負領域のうちいずれかのみを関数テーブルで定義するよ
うにすれば、関数テーブルの記憶に要する記憶容量が少
なくて済む。
【００１４】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【００１５】図１は、本発明の一実施例に係るニューロ
コンピュータの構成を示すブロック図である。以下、本
実施例に係るニューロコンピュータがエアコンに設けら
れている場合を例にとり説明する。
コンピュータの構成を示すブロック図である。以下、本
実施例に係るニューロコンピュータがエアコンに設けら
れている場合を例にとり説明する。
【００１６】ニューロコンピュータ１は、図１に示すよ
うに、演算、制御等を行うＣＰＵ２を有している。ＣＰ
Ｕ２には、温度設定、風量等を入力するスイッチ３、室
温、風量、風向、外気温等を検出する各センサ４、室
温、運転モード等を表示する表示器５、並びにＲＯＭ６
及びＲＡＭ７を含むメモリ８が接続されている。ＲＯＭ
６にはシグモイド関数テーブル及びシナプス結合テーブ
ルが格納されており、ＲＡＭ７には、スイッチ３及びセ
ンサ４からの入力信号と、入力信号にシナプス結合係数
を乗じた値の総和と、その総和をシグモイド関数により
非線形変換した値とが格納される。
うに、演算、制御等を行うＣＰＵ２を有している。ＣＰ
Ｕ２には、温度設定、風量等を入力するスイッチ３、室
温、風量、風向、外気温等を検出する各センサ４、室
温、運転モード等を表示する表示器５、並びにＲＯＭ６
及びＲＡＭ７を含むメモリ８が接続されている。ＲＯＭ
６にはシグモイド関数テーブル及びシナプス結合テーブ
ルが格納されており、ＲＡＭ７には、スイッチ３及びセ
ンサ４からの入力信号と、入力信号にシナプス結合係数
を乗じた値の総和と、その総和をシグモイド関数により
非線形変換した値とが格納される。
【００１７】ここに、シグモイド関数は、正領域と負領
域が点対象である曲線（図２参照）で示される関数であ
るため、この実施例におけるシグモイド関数テーブル
は、図３に示されるように、シグモイド関数の正領域を
テーブル化したものを用いている。
域が点対象である曲線（図２参照）で示される関数であ
るため、この実施例におけるシグモイド関数テーブル
は、図３に示されるように、シグモイド関数の正領域を
テーブル化したものを用いている。
【００１８】また、シナプス結合テーブルは、学習によ
り得られるシナプス結合係数をテーブル化したものであ
る。本実施例では、オフラインによる学習を、複数の学
習条件（操作方法、外的要因）で行わせ、複数のシナプ
ス結合テーブルを得るようにしている。すなわち、同一
の入力条件を与えつつ異なる出力条件で学習させ、得ら
れたシナプス結合テーブルをＲＯＭ６に格納しておくこ
とにより、学習条件の選択により異なるシナプス結合テ
ーブルを選択可能としている。
り得られるシナプス結合係数をテーブル化したものであ
る。本実施例では、オフラインによる学習を、複数の学
習条件（操作方法、外的要因）で行わせ、複数のシナプ
ス結合テーブルを得るようにしている。すなわち、同一
の入力条件を与えつつ異なる出力条件で学習させ、得ら
れたシナプス結合テーブルをＲＯＭ６に格納しておくこ
とにより、学習条件の選択により異なるシナプス結合テ
ーブルを選択可能としている。
【００１９】例えば、図４に示されるように、温度設
定、風量、室温、風量、風向、外気温等の入力条件とし
てＸ１〜Ｘｎを与えつつ、教師信号たる出力条件として
複数種類の条件（例えば北海道から沖縄までにおける人
間の快適さの程度）を与える。すると、例えば入力条件
Ｘ１〜Ｘｎ、出力条件ＡＢＣＤＥの組み合わせにより、
北海道に適する条件による学習が行われ、例えば入力条
件Ｘ１〜Ｘｎ、出力条件ＡＣＤＦＨの組み合わせによ
り、沖縄に適する条件による学習が行われる。
定、風量、室温、風量、風向、外気温等の入力条件とし
てＸ１〜Ｘｎを与えつつ、教師信号たる出力条件として
複数種類の条件（例えば北海道から沖縄までにおける人
間の快適さの程度）を与える。すると、例えば入力条件
Ｘ１〜Ｘｎ、出力条件ＡＢＣＤＥの組み合わせにより、
北海道に適する条件による学習が行われ、例えば入力条
件Ｘ１〜Ｘｎ、出力条件ＡＣＤＦＨの組み合わせによ
り、沖縄に適する条件による学習が行われる。
【００２０】このような学習により得られる同一入力条
件、異なる出力条件に係るシナプス結合係数は、それぞ
れ、シナプス結合テーブルとしてテーブル化した上でＲ
ＯＭ６に格納される。従って、本実施例では、図５に示
すように、異なる学習条件それぞれに対応して複数のシ
ナプス結合テーブル（シナプス結合テーブル１〜ｎ）が
得られる。出荷時又は据付け時には、学習条件を選ぶこ
とにより最適なシナプス結合テーブルが選択できる。例
えば、北海道から沖縄までの内どの地方で使用するかに
より学習条件を選ぶことにより、最適なシナプス結合テ
ーブルが選択できる。従って、本実施例では、学習適応
能力があるニューロコンピュータが実現される。
件、異なる出力条件に係るシナプス結合係数は、それぞ
れ、シナプス結合テーブルとしてテーブル化した上でＲ
ＯＭ６に格納される。従って、本実施例では、図５に示
すように、異なる学習条件それぞれに対応して複数のシ
ナプス結合テーブル（シナプス結合テーブル１〜ｎ）が
得られる。出荷時又は据付け時には、学習条件を選ぶこ
とにより最適なシナプス結合テーブルが選択できる。例
えば、北海道から沖縄までの内どの地方で使用するかに
より学習条件を選ぶことにより、最適なシナプス結合テ
ーブルが選択できる。従って、本実施例では、学習適応
能力があるニューロコンピュータが実現される。
【００２１】次に、本発明の動作を説明するのに先立
ち、その説明の前提となる参考例の動作を、図６のフロ
ーチャート及び図７の階層構成図に沿って説明する。
ち、その説明の前提となる参考例の動作を、図６のフロ
ーチャート及び図７の階層構成図に沿って説明する。
【００２２】ニューロコンピュータは、一般に、入力
層、所定数の中間層、及び出力層から構成されている。
本実施例では、図７に示すように、各センサ４を入力層
ニューロンとしており、各センサ４からＣＰＵ２への入
力信号ｘ１〜ｘｎが入力層から中間層への入力に相当し
ている。
層、所定数の中間層、及び出力層から構成されている。
本実施例では、図７に示すように、各センサ４を入力層
ニューロンとしており、各センサ４からＣＰＵ２への入
力信号ｘ１〜ｘｎが入力層から中間層への入力に相当し
ている。
【００２３】本参考例では、入力層ニューロンの個数が
ｎ個、中間層ニューロンの個数がｍ個とされており、中
間層ニューロンの出力をｙ１〜ｙｍで表している。各中
間層ニューロンに係る積和演算及び非線形変換は同一の
アルゴリズムによる演算が繰り返されるため（図６右側
注釈参照）、ここでは、まず、例として、ｙ１に係る中
間層ニューロンについての積和演算及び非線形変換の流
れについて説明する。
ｎ個、中間層ニューロンの個数がｍ個とされており、中
間層ニューロンの出力をｙ１〜ｙｍで表している。各中
間層ニューロンに係る積和演算及び非線形変換は同一の
アルゴリズムによる演算が繰り返されるため（図６右側
注釈参照）、ここでは、まず、例として、ｙ１に係る中
間層ニューロンについての積和演算及び非線形変換の流
れについて説明する。
【００２４】図６に示されるように、ＣＰＵ２は、各セ
ンサ４からの入力信号ｘ１〜ｘｎをＲＡＭ７上の所定の
ＲＡＭエリアにデータとして格納する（Ｓ１）。ＣＰＵ
２は、さらに、ＲＡＭ７上の入力データについての積和
演算を行う。この積和演算では、まず入力データｘ１に
シナプス結合係数Ｗｘ１−ｙ１（ｘ１からｙ１への結合
を示す。以下同様）を乗じてＲＡＭ７上のｗｏｒｋエリ
アに格納する（Ｓ２）。次に、入力データｘ２にシナプ
ス結合係数シナプス結合係数Ｗｘ２−ｙ１を乗じ、これ
をｗｏｒｋエリア上の値（すなわちｘ１×
Ｗｘ１−ｙ１）と加算し、ｗｏｒｋエリアに格納する
（Ｓ３）。以下、この動作を、ｘｎまで繰り返す（Ｓ
４）。なお、シナプス結合係数について、ＲＯＭ６に格
納されているシナプス結合テーブルを参照する。
ンサ４からの入力信号ｘ１〜ｘｎをＲＡＭ７上の所定の
ＲＡＭエリアにデータとして格納する（Ｓ１）。ＣＰＵ
２は、さらに、ＲＡＭ７上の入力データについての積和
演算を行う。この積和演算では、まず入力データｘ１に
シナプス結合係数Ｗｘ１−ｙ１（ｘ１からｙ１への結合
を示す。以下同様）を乗じてＲＡＭ７上のｗｏｒｋエリ
アに格納する（Ｓ２）。次に、入力データｘ２にシナプ
ス結合係数シナプス結合係数Ｗｘ２−ｙ１を乗じ、これ
をｗｏｒｋエリア上の値（すなわちｘ１×
Ｗｘ１−ｙ１）と加算し、ｗｏｒｋエリアに格納する
（Ｓ３）。以下、この動作を、ｘｎまで繰り返す（Ｓ
４）。なお、シナプス結合係数について、ＲＯＭ６に格
納されているシナプス結合テーブルを参照する。
【００２５】このような動作の結果、ｗｏｒｋエリアに
は、入力データｘ１〜ｘｎとシナプス結合係数Ｗ
ｘ１−ｙ１〜Ｗｘｎ−ｙ１の積和演算結果が格納され
る。本実施例における中間層ニューロンがバイアスニュ
ーロンを含む場合、さらに、ｗｏｒｋエリアに格納され
ている値にバイアスを加える。すなわち、しきい値ｘ
ｂｉａｓ（＝１．０）にシナプス結合係数Ｗ
ｂｉａｓ−ｙ１を乗じた値を加え、ｗｏｒｋエリアに格
納する（Ｓ５）。
は、入力データｘ１〜ｘｎとシナプス結合係数Ｗ
ｘ１−ｙ１〜Ｗｘｎ−ｙ１の積和演算結果が格納され
る。本実施例における中間層ニューロンがバイアスニュ
ーロンを含む場合、さらに、ｗｏｒｋエリアに格納され
ている値にバイアスを加える。すなわち、しきい値ｘ
ｂｉａｓ（＝１．０）にシナプス結合係数Ｗ
ｂｉａｓ−ｙ１を乗じた値を加え、ｗｏｒｋエリアに格
納する（Ｓ５）。
【００２６】このときのｗｏｒｋエリア上のデータは、
次の式により表される値である。
次の式により表される値である。
【００２７】ｘ１×Ｗｘ１−ｙ１＋ｘ２×Ｗｘ２−ｙ１
＋…＋ｘｎ×Ｗｘｎ−ｙ１＋１．０×Ｗｂｉａｓ−ｙ１ ただし、中間層ニューロンがバイアスニューロンを含ま
ない場合には、後述するように最後の項はない。
＋…＋ｘｎ×Ｗｘｎ−ｙ１＋１．０×Ｗｂｉａｓ−ｙ１ ただし、中間層ニューロンがバイアスニューロンを含ま
ない場合には、後述するように最後の項はない。
【００２８】この値は、さらに、ＲＡＭ７上のΣＲＡＭ
エリアに格納され（Ｓ６）、ＲＯＭ６に格納されている
シグモイド関数テーブルを参照したシグモイド関数変換
処理が施される（Ｓ７）。
エリアに格納され（Ｓ６）、ＲＯＭ６に格納されている
シグモイド関数テーブルを参照したシグモイド関数変換
処理が施される（Ｓ７）。
【００２９】このようにして、１個の中間層ニューロン
について積和演算及びシグモイド関数変換処理が行わ
れ、ｙ１が得られる。図７に示される構成では、これと
同様の動作の繰り返しにより、ｙ１〜ｙｍが得られた
後、出力層に係る積和演算及びシグモイド関数変換処理
が行われ、出力層からの出力ｚが得られる。
について積和演算及びシグモイド関数変換処理が行わ
れ、ｙ１が得られる。図７に示される構成では、これと
同様の動作の繰り返しにより、ｙ１〜ｙｍが得られた
後、出力層に係る積和演算及びシグモイド関数変換処理
が行われ、出力層からの出力ｚが得られる。
【００３０】Ｓ７において実行されるシグモイド関数変
換処理の流れは、例えば、図８に示されるようなもので
ある。この処理では、ＣＰＵ２は、ΣＲＡＭエリアに格
納した値、例えばｙ１を読み込み（Ｓ８）、その値を絶
対値処理する（Ｓ９）。更に、図３に示すシグモイド関
数テーブルを参照して出力を得（Ｓ１０）、ΣＲＡＭエ
リアから読み込んだ値ｙ１の符号が正か否か判断する
（Ｓ１１）。符号が正であると判断した場合、シグモイ
ド関数変換処理を終了し、負であると判断した場合、得
られた出力を１から差し引いた値を出力とし（Ｓ１
２）、シグモイド関数変換処理を終了する。
換処理の流れは、例えば、図８に示されるようなもので
ある。この処理では、ＣＰＵ２は、ΣＲＡＭエリアに格
納した値、例えばｙ１を読み込み（Ｓ８）、その値を絶
対値処理する（Ｓ９）。更に、図３に示すシグモイド関
数テーブルを参照して出力を得（Ｓ１０）、ΣＲＡＭエ
リアから読み込んだ値ｙ１の符号が正か否か判断する
（Ｓ１１）。符号が正であると判断した場合、シグモイ
ド関数変換処理を終了し、負であると判断した場合、得
られた出力を１から差し引いた値を出力とし（Ｓ１
２）、シグモイド関数変換処理を終了する。
【００３１】なお、上述参考例においては、シグモイド
関数テーブルを０から１１．６まで格納していたが、出
力値の変化が少なくなる８．０以上の部分を省略し、０
から８．０までの簡略化されたシグモイド関数テーブル
を格納するようにしてもよい。また、シグモイド関数テ
ーブルとして−８．０から８．０までのシグモイド関数
テーブルを用いてもよい。このようにした場合、図９に
示すように、絶対値処理や正負判断が不要となるため、
図８のフローチャートのＳ９、１１、１２を省略でき、
実行時間を短縮することができる。但し、メモリ容量は
増加する。
関数テーブルを０から１１．６まで格納していたが、出
力値の変化が少なくなる８．０以上の部分を省略し、０
から８．０までの簡略化されたシグモイド関数テーブル
を格納するようにしてもよい。また、シグモイド関数テ
ーブルとして−８．０から８．０までのシグモイド関数
テーブルを用いてもよい。このようにした場合、図９に
示すように、絶対値処理や正負判断が不要となるため、
図８のフローチャートのＳ９、１１、１２を省略でき、
実行時間を短縮することができる。但し、メモリ容量は
増加する。
【００３２】更に、上述参考例においては、ＲＡＭ７上
に、入力データｘ１〜ｘｎを格納するエリア、入力デー
タｘ１〜ｘｎとシナプス結合係数を乗じた値を格納する
ｗｏｒｋエリア、及び積和値を格納するΣＲＡＭエリア
を確保していた。図１０に示すように中間層が２層（中
間層１及び中間層２）がある場合、ＲＡＭ上の記憶エリ
アをＲＡＭ１エリアとＲＡＭ２エリアに区分し、記憶エ
リアを節約することができる。すなわち、入力層に係る
データをＲＡＭ１エリアに、中間層１に係るデータをＲ
ＡＭ２エリアにそれぞれ格納し、入力層と中間層１に係
る演算が終了した後、不要となったＲＡＭ１エリアを中
間層２に割り当てて、中間層１と中間層２に係る演算を
行うようにする。同様に、中間層１と中間層２に係る演
算が終了した後、不要となったＲＡＭ２エリアを出力層
に割り当てて、中間層２と出力層２に係る演算を行うよ
うにする。このようにすると、小さいＲＡＭ容量で層数
が多いニューロコンピュータの演算を行うことが可能と
なる。なお、ＲＡＭ１エリアおよびＲＡＭ２エリアは、
各層のうちニューロンを最も多く有する層のデータを格
納し得る容量とする。
に、入力データｘ１〜ｘｎを格納するエリア、入力デー
タｘ１〜ｘｎとシナプス結合係数を乗じた値を格納する
ｗｏｒｋエリア、及び積和値を格納するΣＲＡＭエリア
を確保していた。図１０に示すように中間層が２層（中
間層１及び中間層２）がある場合、ＲＡＭ上の記憶エリ
アをＲＡＭ１エリアとＲＡＭ２エリアに区分し、記憶エ
リアを節約することができる。すなわち、入力層に係る
データをＲＡＭ１エリアに、中間層１に係るデータをＲ
ＡＭ２エリアにそれぞれ格納し、入力層と中間層１に係
る演算が終了した後、不要となったＲＡＭ１エリアを中
間層２に割り当てて、中間層１と中間層２に係る演算を
行うようにする。同様に、中間層１と中間層２に係る演
算が終了した後、不要となったＲＡＭ２エリアを出力層
に割り当てて、中間層２と出力層２に係る演算を行うよ
うにする。このようにすると、小さいＲＡＭ容量で層数
が多いニューロコンピュータの演算を行うことが可能と
なる。なお、ＲＡＭ１エリアおよびＲＡＭ２エリアは、
各層のうちニューロンを最も多く有する層のデータを格
納し得る容量とする。
【００３３】また、上述参考例においては、しきい値
（ｘｂｉａｓ＝１．０）を常に付ける、すなわちバイア
スニューロンを含むようになっていたが、ニューラルネ
ットワークによってはしきい値を必要としない場合もあ
る。そのため本発明では、スイッチ３によりしきい値を
付けないことを選択できるようにする。すなわち、図１
１に示すように、Ｓ４の後にバイアスニューロンの有無
を判断するＳ１３を設け、バイアスニューロンが無い場
合Ｓ５をスキップしてＳ６を行い、バイアスニューロン
が有る場合Ｓ５を行うようにする。これにより、バイア
スニューロンを含ませない場合に繰り返し計算の回数を
低減することが可能である。
（ｘｂｉａｓ＝１．０）を常に付ける、すなわちバイア
スニューロンを含むようになっていたが、ニューラルネ
ットワークによってはしきい値を必要としない場合もあ
る。そのため本発明では、スイッチ３によりしきい値を
付けないことを選択できるようにする。すなわち、図１
１に示すように、Ｓ４の後にバイアスニューロンの有無
を判断するＳ１３を設け、バイアスニューロンが無い場
合Ｓ５をスキップしてＳ６を行い、バイアスニューロン
が有る場合Ｓ５を行うようにする。これにより、バイア
スニューロンを含ませない場合に繰り返し計算の回数を
低減することが可能である。
【００３４】
【発明の効果】以上説明したように、本願請求項１によ
れば、ニューラルネットワークを実現するためメモリ及
び演算制御手段を設けたニューロコンピュータにおい
て、実現しようとしているニューラルネットワークがし
きい値を必要としないニューラルネットワークであるか
否かを、スイッチの操作により選択できるようにしたた
め、ニューロ学習の結果をメモリに格納するときや実行
計算における汎用性がしきい値要否の面で高められる。
更に、スイッチの状態がしきい値を必要としないことを
示している場合、繰り返し計算の回数を低減できる。
れば、ニューラルネットワークを実現するためメモリ及
び演算制御手段を設けたニューロコンピュータにおい
て、実現しようとしているニューラルネットワークがし
きい値を必要としないニューラルネットワークであるか
否かを、スイッチの操作により選択できるようにしたた
め、ニューロ学習の結果をメモリに格納するときや実行
計算における汎用性がしきい値要否の面で高められる。
更に、スイッチの状態がしきい値を必要としないことを
示している場合、繰り返し計算の回数を低減できる。
【００３５】請求項２によれば、メモリの記憶領域を繰
り返し使用するようにしたため、演算に要する記憶容量
が小さくなり、低価格化、実用化が促進される。
り返し使用するようにしたため、演算に要する記憶容量
が小さくなり、低価格化、実用化が促進される。
【００３６】請求項３によれば、異なる学習により得ら
れる複数種類のシナプス結合テーブルをメモリに格納し
それらを選択的に使用できるようにしたため、異なる学
習条件への対応能力が高まる。
れる複数種類のシナプス結合テーブルをメモリに格納し
それらを選択的に使用できるようにしたため、異なる学
習条件への対応能力が高まる。
【００３７】請求項４によれば、非線形変換に係る伝達
係数を定義する関数テーブルを使用に先立ちメモリ上に
格納してあるため、計算が簡素化し、プログラム容量の
小型化、実行計算速度の高速化、実用化等が促進され
る。特に、非線形変換に係る伝達係数がシグモイド関数
である場合、シグモイド関数の正領域及び負領域のうち
いずれかのみを関数テーブルで定義するようにすれば、
関数テーブルの記憶に要する記憶容量が少なくて済む。
係数を定義する関数テーブルを使用に先立ちメモリ上に
格納してあるため、計算が簡素化し、プログラム容量の
小型化、実行計算速度の高速化、実用化等が促進され
る。特に、非線形変換に係る伝達係数がシグモイド関数
である場合、シグモイド関数の正領域及び負領域のうち
いずれかのみを関数テーブルで定義するようにすれば、
関数テーブルの記憶に要する記憶容量が少なくて済む。
【図１】本発明の前提となる参考例に係るニューロコン
ピュータの構成を示すブロック図である。
ピュータの構成を示すブロック図である。
【図２】本参考例に係るシグモイド関数を示す図であ
る。
る。
【図３】本参考例に係るシグモイド関数テーブルを示す
図である。
図である。
【図４】本参考例に係るニューラルネットワークの学習
時の動作を示す図である。
時の動作を示す図である。
【図５】本参考例に係るシナプス結合テーブルを示す図
である。
である。
【図６】本参考例の作用を示すフローチャートである。
【図７】本参考例に係るニューロ実行計算を示す図であ
る。
る。
【図８】本参考例に係るシグモイド関数変換処理を示す
フローチャートである。
フローチャートである。
【図９】本参考例に係るシグモイド関数変換処理を示す
フローチャートである。
フローチャートである。
【図１０】本参考例に係るＲＡＭ容量節約方法を示す図
である。
である。
【図１１】本発明の一実施例の作用を示すフローチャー
トである。
トである。
【図１２】一般的なニューラルネットワークの学習過程
を示す図である。
を示す図である。
１ ニューロコンピュータ ２ ＣＰＵ ３ スイッチ ４ センサ ６ ＲＯＭ ７ ＲＡＭ ８ メモリ
フロントページの続き (72)発明者 伊藤 賢一 神奈川県鎌倉市大船二丁目14番40号 三 菱電機株式会社 生活システム研究所内 (56)参考文献 特開 平２−287860（ＪＰ，Ａ) 特開 平１−173257（ＪＰ，Ａ) 甘利俊一、後藤英一編、ｂｉｔ９月号 臨時増刊「人工ニューラルシステム」、 共立出版株式会社（1989) (58)調査した分野(Int.Cl.7，ＤＢ名) G06N 3/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (5)
- 【請求項１】 それぞれ所定個数のニューロンを含む入
力層、所定個数の中間層及び出力層と、中間層又は出力
層に属するニューロンに対ししきい値を出力するバイア
スニューロンと、を有するニューラルネットワークを実
現するためのニューロコンピュータであって、 各ニューロンにおける積和演算の際に用いるシナプス結
合係数、当該積和演算の対象となる信号及び当該積和演
算の結果得られた信号を格納するためのメモリと、上記
ニューラルネットワークが実現されるよう上記メモリへ
のアクセス及び各ニューロンにおける積和演算を実行す
る演算制御手段と、を備える ニューロコンピュータにお
いて、実現しようとしているニューラルネットワークがしきい
値を必要としないニューラルネットワークであるか否か
を操作者が選択するためのスイッチを備え、 上記演算制御手段が、積和演算に際ししきい値を加算す
べきか禁止すべきかを、上記スイッチの状態に応じ判断
して積和演算を実行する ことを特徴とするニューロコン
ピュータ。 - 【請求項２】 請求項１記載のニューロコンピュータで
あって、上記演算制御手段が、入力層から出力層に至る
階層接続の順に従い層毎に上記積和演算を行わせるニュ
ーロコンピュータにおいて、 上記制御手段が、いずれかの層に関する積和演算に使用
されその積和演算の終了に伴い解放されたメモリ上の記
憶領域を、まだ積和演算が行われていない層に関する積
和演算のための記憶領域として使用する ことを特徴とす
るニューロコンピュータ。 - 【請求項３】 請求項１又は２記載のニューロコンピュ
ータであって、入力層に所定の信号が入力された場合に
出力層から所定の出力信号が得られるよう施された学習
の結果が、シナプス結合係数の組合せを与えるシナプス
結合テーブルとして、使用に先立ちメモリ上に格納され
ており、上記演算制御手段が、メモリ上のシナプス結合
テーブルを利用し積和演算を実行するニューロコンピュ
ータにおいて、 シナプス結合テーブルが、使用に先立ちメモリ上に複数
通り格納されており、 上記演算制御手段が、メモリ上の複数通りのシナプス結
合テーブルのうち、ニューラルネットワークの使用環境
に応じ選択された一つを利用し、積和演算を実行 するこ
とを特徴とするニューロコンピュータ。 - 【請求項４】 請求項１乃至３のいずれか記載のニュー
ロコンピュータであって、積和演算の結果を次層又は外
部に出力する際それに先立ち当該積和演算の結果にシグ
モイド変換等の非線形変換を施す非線形変換手段を備え
るニューロコンピュータにおいて、 上記非線形変換に係る伝達係数を定義する関数テーブル
が、使用に先立ちメモリ上に格納されており、 非線形変換手段が、非線形変換の対象である積和演算の
結果にてメモリ上の関数テーブルを参照することによ
り、非線形変換を実行 することを特徴とするニューロコ
ンピュータ。 - 【請求項５】 請求項４記載のニューロコンピュータで
あって、非線形変換に係る伝達係数として、点対称形状
を有するシグモイド関数を使用するニューロコンピュー
タにおいて、 上記関数テーブルが、シグモイド関数の正領域及び負領
域のうちいずれかのみを定義するテーブルであり、 積和演算の結果が、正領域及び負領域のうち関数テーブ
ルにより定義されていない側の領域に属する場合に、非
線形変換手段が、積和演算の結果の絶対値にて関数テー
ブルを参照しその結果を１から差し引くことにより、非
線形変換を実行することを特徴とするニューロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017134A JP3034372B2 (ja) | 1992-01-31 | 1992-01-31 | ニューロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017134A JP3034372B2 (ja) | 1992-01-31 | 1992-01-31 | ニューロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210651A JPH05210651A (ja) | 1993-08-20 |
| JP3034372B2 true JP3034372B2 (ja) | 2000-04-17 |
Family
ID=11935557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017134A Expired - Lifetime JP3034372B2 (ja) | 1992-01-31 | 1992-01-31 | ニューロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034372B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4620943B2 (ja) | 2003-10-16 | 2011-01-26 | キヤノン株式会社 | 積和演算回路及びその方法 |
-
1992
- 1992-01-31 JP JP4017134A patent/JP3034372B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 甘利俊一、後藤英一編、ｂｉｔ９月号臨時増刊「人工ニューラルシステム」、共立出版株式会社（１９８９） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210651A (ja) | 1993-08-20 |
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