JPH05210500A

JPH05210500A - データ処理装置

Info

Publication number: JPH05210500A
Application number: JP4169542A
Authority: JP
Inventors: Duranton Marc; デュラントンマルク
Original assignee: Philips Gloeilampenfabrieken NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1991-06-28
Filing date: 1992-06-26
Publication date: 1993-08-20
Also published as: FR2678402A1; US5675776A; DE69229145T2; DE69229145D1; EP0520572A1; EP0520572B1

Abstract

(57)【要約】【目的】ＦＯＲＴＨ言語で書かれたプログラムを処理
するのに特に適しているデータ処理装置を得ること。【構成】 −命令データを記憶するプログラムメモリ（１）と、 −複数の演算手段（１６，１７，１８）を含む演算ユニ
ット（１５）と、 −中央復号ユニット（３５）と、 −リターン命令用のスタックメモリ（８）とを具え
る。【効果】装置各部分間の非同期作動が考慮されている
ので、対応（コーディネーション）の問題を大幅に軽減
しうる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令データを記憶する
プログラムメモリと、該命令を実行するための少なく
とも１つの演算手段を具えた演算ユニットと、該演算ユ
ニットに演算コードを供給するための中央復号ユニット
とを含むデータ処理装置に関するものである。

【０００２】

【従来の技術】この種装置は既知であり、広範囲の利用
分野を有しているが、最近ではそのプログラムに演算数
の増大を含む命令数のさらなる増大を必要とするように
なってきており、したがって演算ユニットへのローディ
ングも増え、それらの構造もますます複雑さを加えつつ
ある。例えば、ＰＣ形マイクロコンピュータの演算ユニ
ットは演算論理ユニットよりなる第１演算手段ならびに
浮動計算専用の数学的コープロセッサ（mathematical c
oprocessor）よりなる第２演算手段を具えることが好ま
しく、これはＡＬＵ（演算論理ユニット）およびコープ
ロセッサの演算結果との対応問題（coordination probl
em）をもたらすという難点がある。

【０００３】本発明の目的は、複数の演算手段により形
成可能で複雑な構造を有するが、上述の対応（coordina
tion）および非同期の問題点を大幅に解決した前述形式
のデータ処理装置を提供しようとするものである。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、本発明データ処理装置は、該演算手段および該中央
復号ユニット間に配置した少なくとも１つのＦＩＦＯ形
記憶手段を含み、単一の命令復号ユニットの制御のも
と、１または複数の実行手段を並列に作動させうるよう
形成したことを特徴とする。

【０００５】本発明は、例えば、ＦＯＲＴＨ形式のよう
な連鎖形言語を処理するに適したプロセッサ用として特
に好適である。このことに関しては、欧州特許出願第
０，１８５，２１５号あるいはフランス国特許出願第
９，１０８，０６２号を参照されたい。この形式のプロ
セッサの場合は、装置の種々の部分間の非同期作動が考
慮されているので、前述の対応（coordination）の問題
は大幅に軽減される。

【０００６】また、本発明の一実施例の場合、該装置は
少なくとも１つのスタック形リターンアドレスメモ
リと少なくとも１つのスタック形中間データメモリと
を含むことを特徴とする。

【０００７】

【実施例】以下図面により本発明を説明する。添付図面
は演算手段の作動を限定するフローチャートである。

【０００８】第１図は特にＦＯＲＴＨ言語で書かれたプ
ログラムに適したデータ処理装置を示すものである。図
において、命令およびパラメータよりなるプログラム
データはプログラムメモリ１内に記憶される。このデ
ータは前記メモリ１の出力３に導出されるようにし、ま
たこのプログラムデータが記憶されているアドレスコ
ードはこのメモリ１のアドレス入力５に供給されるよう
にする。

【０００９】スタック形ＬＩＦＯメモリ８（以下“リタ
ーンメモリ（戻りメモリ）”という）はメモリ１用の
アドレスコードを記憶する機能を有する。これらのア
ドレスコードはサブプログラムの完了後に実行される
べき命令のメモリ１内の記憶場所を特定するもので、こ
のスタックメモリ８のアドレスコードはポート１０
に導出される。命令の実行および必要に応じて種々のパ
ラメータの処理は３つの演算手段１６，１７および１８
を含む演算ユニット１５で実施されるようにする。前記
演算手段は、本来的に、例えば、複式化のような種々の
可能性を有する演算論理ユニットＡＬＵ２０，２１およ
び２２を含み、それらの１つに対して配線し、他に対し
ては配線しないようにすることもできる。また、前記ユ
ニットは種々のデータ、部分演算結果等を記憶させるた
めのスタックメモリ２５，２６および２７を含む。

【００１０】処理装置は外部通信用の２つのポート２９
および３０（ポート２９はデータ入力用、ポート３０は
データ出力用）を具える。

【００１１】中央復号ユニット（中央デコーディング
ユニット）３５はメモリ１および８、演算ユニット１５
ならびにポート２９および３０間の種々のデータ通路を
決定する。

【００１２】本発明装置の一実施例の場合、演算ユニッ
ト１５はＦＩＦＯ形メモリにより構成した２つの記憶手
段３６および３７を含み、これらの手段をユニット３５
と演算手段１６および１７間に配置している。また、こ
の場合、演算手段１８はこれをユニット３５に直接接続
し、共通データライン４６により手段３６，３７、ユ
ニット１８および中央復号ユニット３５間の接続を与え
るようにしている。

【００１３】中央デコーディングユニット３５はその
入力レジスタ４９とともに連想メモリにより適当に形成
した復号手段（デコーディング手段）４８、プログラム
メモリ１をアドレスするためのアドレスまたはプログ
ラムレジスタ５０、ユニット３５の入力５４に供給さ
れる信号に応じて割込みを制御する割込み制御ユニット
５２ならびにその作動を制御する順序はユニット（シー
ケンシングユニット）６０を含む。

【００１４】ポート２９から到来するデータはスイッチ
６２の作動を介して中央復号ユニット３５により手段１
６，１７または１８の１つに伝送しうるようにする。ま
た、出力端子３０に供給すべきデータはそのロード命令
をユニット３５から得るようにしたバッファレジスタ
６４に一時記憶させる。このバッファメモリの入力は
共通のデータラインまたはバス６６にこれを接続す
る。また、このデータ出力ライン６６はユニット３５を
すべてのユニット１６，１７および１８に接続する。

【００１５】ライン４６を介して伝送されるデータは図
２に示すフォーマットにしたがって編制するものとす
る。この場合、このライン４６を介して並列に伝送され
る種々のビットは種々のフィールドを形成する。 −ＣＵ：実行すべき命令またはデータ、 −Ｎ°ＵＥ：フィールドＣＵの行先、すなわち、本実施
例の場合演算手段１６，１７または１８のナンバー；変
形として、このフィールドを演算手段が存在するポジシ
ョンと同数とし、複数の該手段により並列に命令を実行
しうるようにすることもできる、 −Ｄ／Ｉ：１ビットよりなるこのフィールドはフィー
ルドＣＵが演算ユニット用の命令かデータかを特定す
る。

【００１６】このフォーマットは別として、手段１６な
いし１８および中央ユニット３５間の関係は、ユニット
３５および１５間のデータ交換用プロトコルを設定可能
な種々の信号によって限定される。１）読取り（Reading ）ユニット３５はスタックメモリ２５，２６または２７
の１つに記憶されているデータの読出しをリクエストす
る。このデータは以下のように信号ＤＬＶ_iおよびＲＡ
Ｄ_iから抽出される。信号ＲＡＤ_i（ｉ＝１，２，３）それぞれ手段１６，１７および１８から発出され、メモ
リ２５ないし２７からのデータがユニット３５による読
取りのためライン６６上で利用可能であることを示す。信号ＤＬＶ_i：ユニット３５が関連のメモリ２５，２６
または２７の読出しをリクエストしていることを示す。
これらの信号ＤＬＶ_iおよびＲＡＤ_iは組合わされて、
次のような論理演算を行う論理回路７０により生成され
る信号ＲＡＤを与える。ＲＡＤ＝（ＤＬＶ１，ＲＡＤ１）＋（ＤＬＶ２，ＲＡＤ
２）＋（ＤＬＶ３，ＲＡＤ３）２）書込み（Writing ）あるいはユニット３５から１つ
又は複数の手段１６ないし１８への命令の送出これは、一方では、中央ユニット３５により供給され、
書込みリクエストがなされたことを示す（ユニット１８
に関する限りでは、ラインＤＡＶ３が後述するようなラ
インＬＡと併合（merge ）されるラインに接続される信
号ＤＡＶ_iにより、また他方では、記憶手段２６，２７
およびユニット１８によりラインＤＬを介して供給さ
れ、手段２６，２７およびユニット１８がデータを受信
する準備ができていることを示す信号ＲＡＦ_iにより行
われる。信号ＲＡＦ_iおよびＤＡＶ_iは論理回路７２に
より組合わされ、次式で表わされるような信号ＲＡＦを
与える。ＲＡＦ＝（ＤＡＶ１，ＲＡＦ１）＋（ＤＡＶ２，ＲＡＦ
２）＋（ＤＡＶ３，ＲＡＦ３）ただし、一時に１つの手段を作動させうる場合のみであ
る。しかし、複数の手段を活性化しうる場合には、信号
ＲＡＦはすべての手段が応答したとき活性となり複数の
手段１６ないし１８における同時書込みを許容する。こ
こで、信号ＲＡＦ３はユニット１８よりの信号ＤＬと一
致し、信号ＤＡＶ３はこの手段１８に供給されるべき信
号ＬＡと一致する。これらの信号ＤＡおよびＬＡについ
ては後述することにする。

【００１７】図３は中央ユニット３５の詳細を示すもの
である。復号ユニット（デコーディングユニット）４
８の入力は信号ＣＭＩにより制御するようにしたスイッ
チング回路９０を介してプログラムメモリ１の出力に
接続されるようにする。また、他の位置においては、こ
の回路はユニット４８の入力をライン６６に接続するも
のとする。このデコーディングユニットから種々の手
段１６ないし１８に伝送されるべきデータおよび命令は
２位置スイッチング回路９２を介してライン４６に導出
される出力である。また、前記回路９２が他の位置にセ
ットされた場合はスタックメモリ８よりの他のデータ
がライン４６を介して伝送されうるようにする。この場
合、前記メモリ８は次の２つの部分： −スタックの後尾から２番目の位置ＮＯＲのデータを有
する前のすべてのデータを含む部分８ａと −スタックのトップＴＯＲのデータを含む部分８ｂとを具える。また、デコーディングユニット４８は例え
ば次に示すようなある命令に対する適当な信号を供給す
る。ＤＢＶ：メモリ２５，２６または２７の１つとの交信に
対するリクエストを行う。ＣＭＩ：スイッチ９０をセットする。ＦＲＴ：戻り命令（リターンインストラクション）の
形式を与える。ＳＭＡ：関連する命令が中央デコーディングユニット
により実行されるべきかどうかを示す。ＦＮＯ：戻り命令の正規の形を示す。ＣＳＴ：命令が定数（constant）を限定していることを
示す。ＶＡＲ：命令が変数（variable）を限定していることを
示す。ＩＮ：外部ソース（ポート２９）よりのデータの入力
を使用可能（enable）にする。ＯＵＴ：装置（ポート３０）よりのデータの出力を使用
可能（enable）にする。

【００１８】アドレスレジスタ５０はスイッチング回
路９５の位置によって種々の方法でロード可能とする。
すなわち、第１の位置ではレジスタの内容はインクリメ
ンタ（増分器）９７により１つだけ増分され、第２の位
置では、レジスタはスイッチ９８を介してのスタック
メモリ８よりの出力でロードされ、第３の位置ではユニ
ット５２を介しての割込みプログラムのアドレスでロー
ドされ、また、第４の位置では、スイッチ９０を介して
のプログラムメモリ１のデータ内容でロードされるよ
うにする。

【００１９】スタックメモリ８の部分８ｂは４位置マ
ルチプレクサ１００を介して次のデータ、すなわち、 −マルチプレクサ１００が第１の位置にある場合のレジ
スタ５０よりのデータ、または −マルチプレクサが第２の位置にある場合のインクリメ
ンタ９７よりのデータ、あるいは −マルチプレクサが第３の位置にある場合のスイッチ９
８よりのデータ、もしくは −マルチプレクサ１００が第４の位置にある場合、スイ
ッチング回路９０の出力に供給されるデータをロードしうるものとする。

【００２０】また、シーケンシングユニット６０は、
信号ＤＩ，ＦＲＴ，ＳＭＡ，ＦＮＯ，ＣＳＴ，ＶＡＲ，
ＴＥＳＴ，ＣＭＩ，ＤＢＶ，ＲＡＤおよびＲＡＦに応じ
て次の信号：すなわち、ＤＡＶ_i：手段１６ないし１８の１つを選択する信号ＲＳＰ：スタックポインタ（メモリ８）のアドバン
ス（先行）を制御するための信号を生成する。

【００２１】また、ユニット３５はＴＥＳＴ信号を供給
するためデコーダ１０７に結合したレジスタ１０５を含
む。このレジスタは連想メモリ４８よりのデータあるい
はライン６６を介して搬送されるデータでロードされう
るよう形成する。このレジスタ１０５は信号ＣＭＩによ
り制御するようにしたスイッチ１０８によりライン６６
に接続するようにする。さらに、ユニットはデコーディ
ングユニット４８の出力をライン６６に接続すること
を可能にするため、３位置スイッチ１０９を具える。

【００２２】図４は、演算手段１６の詳細構造を示す図
で、手段１７および１８もこれと同一構造を有する。図
示手段１６はまず始めに演算ＦＩＦＯ記憶手段３６の出
力上のデータを解析するデコーディング手段１１０を含
み、前記手段１１０は２つの信号、すなわち、ＩＳ：それが命令に関することを示す信号ＳＷＰ：データが手段１６にアドレスされることを示す
信号を供給する。この情報は特に信号ＶＵＥにより２位置ス
イッチング回路１１９に作用するコマンド手段１１２に
供給されるようにし、該スイッチング回路の第１位置に
おいては、メモリ３６の出力上の演算コードが演算論理
ユニット２０に供給され、他の位置においてはユニット
２０は作動せず、その場合の演算コードがコード“nop
”となるようにする。

【００２３】ユニット２０の第１オペランド入力はスタ
ックメモリ２５のトップを形成するレジスタ２５ｂの
出力に接続する。また、このレジスタの出力をスタック
メモリの他の部分２５ａに接続する。レジスタ２５ｂ
はマスター・スレーブ形のダブルレジスタで、前のデ
ータが出力されている間その入力上のデータが記憶され
ることを可能にする。また、レジスタ２５ｂの入力はこ
れを３位置スイッチ１１８の出力に接続し、スイッチの
第１位置においてはレジスタの入力がメモリ２５の出力
ＮＯＰに接続され、その出力が演算論理ユニット２０の
第２オペランド入力０２に接続されるようにし、第２位
置においてレジスタの入力が手段３６の出力に接続さ
れ、第３位置においては、レジスタ入力がユニット２０
の出力に接続されるようにする。増幅器１２０はレジス
タ１１６の出力をライン６６に接続する。

【００２４】また、シーケンシング回路（順序付け回
路）１１２は信号ＲＡＤ_iならびに記憶手段３６および
メモリ２５との交信のための信号を供給する。すなわ
ち、前記回路は、特に信号ＬＡおよびＭＶに縦続する同
期信号ＤＬを供給する。また、前記回路はユニット２０
から信号ＤＣＧＴを受信する。この信号はユニット２０
がその作動を完了し、利用可能状態にあることを示す。

【００２５】図５はＦＩＦＯ記憶手段３６の一実施例を
示す。手段３７もこれと同じ構造を有するものとする。
記憶手段３６はスタックメモリとして配置した読書き
ランダムアクセスメモリのまわりに組立てるものとす
る。信号ＩＷが増分され（書込モード）、信号ＺＷによ
り０にセットされるようにしたカウンタ２０２はライン
４６よりのデータをメモリ２００に書込むために使用
し、信号ＩＲで増分され（読取モード）、信号ＺＲによ
り０にセットされるようにしたカウンタ２０４は読取り
アドレスを指示するために使用する。また、メモリ２０
０をアドレスするためのこれら２つのカウンタの選択
は、書込／読取信号ＷＲにより制御されるようにしたス
イッチ２０６を使用して行うものとする。シーケンシン
グ回路（順序付け回路）２１０はカンウタ２０２および
２０４の作動を指令し、以下信号ＤＡＶ_i，ＲＡＦ_i，Ｌ
Ａ，ＤＬ，ＭＬにより示すように、ユニット１６および
中央ユニット３５間の交信のためのプロトコロルを制御
する機能を有する。

【００２６】ユニット３５の制御手段６０のフローチャ
ート（図６、図７および図８）付表Ｉはユニット３５により実行可能な作動および後述
するフローチャートブロックのリファレンス（参照符
号）をリストアップしたものである。

【００２７】ブロックＫ９９は装置が初期状態にセット
されたことを示す。ブロックＫ１００は装置がスタート
したとき実行される初期設定シーケンスを表わす。すな
わち、 −フローチャートにＰＣで引用したプログラムレジス
タ５０の内容を０にセット −戻りメモリ（リターンメモリ）８のポインタＲＳＰ
を初期設定 −スタックのトップＴＯＲを０にセット

【００２８】ブロックＫ１０１は割込み受信手段の走査
を表わす。割込みが検出され、手段５２の出力上でＤＩ
＝“１”の場合、プログラムはブロックＫ１０３に進
む。

【００２９】ブロックＫ１０３はリクエストされた割込
みプログラムを実行するための予備作動を表わす。まず
始めに、プログラムレジスタ５０の内容がリターン
メモリ８のトップＴＯＲにスタックされ（したがってオ
ペーレーションＲＳＰ＋１（ＴＯＲ）→ＮＯＲ）、マル
チプレクサ１００および９５は適当な位置にセットされ
る。次に、割込みプログラムがスタートするアドレス
（ＲＩ）が割込み手段５２内で読取られ、この値がプロ
グラムレジスタ５０内に記憶される。レジスタＲＩが
読出された場合、これはＤＩを０にセットし、これらの
予備作動の終りには、プログラムはブロックＫ１０１に
進み、ＤＩのテストによりブロックＫ１１０に進む。

【００３０】このブロックＫ１１０においては次のよう
な一連の作動が行われる。 −プログラムメモリ１に内臓された命令がスイッチン
グ回路９０を介して、フローチャートにＭＡで示した連
想メモリ４８に供給される。これはＭ（ＰＣ）→ＭＡと
して書込まれる。 −プログラムメモリ５０の内容は、それがリターン
メモリ８のスタックのトップＴＯＲに記憶される前に１
つだけ増分される。

【００３１】次のブロックＫ１１２においては、連想メ
モリ４８が復号された命令をテストして、それがシーケ
ンシングユニット３５に関するか演算手段１６ないし
１８に関するかを検出する。換言すれば、命令が実行さ
れるべき命令であるか、サブプログラムのアドレスまた
はプログラムシーケンスに関する命令であるかが確認
される。これは次のような作動となる。すなわち、連想
メモリへの入力データが（初期設定の間に）この連想メ
モリに記憶された値と一致する場合、これはこのメモリ
により認識され、実行されるべき命令であるとみなされ
る。もし、認識されない場合は、データは実行されるべ
きサブプログラムのアドレスであるとみなされる（連想
メモリの使用に関しては、前述のフランス国特許出願を
参照されたい）。もし、それがサブプログラムＳＭＡ＝
１である場合は、プログラムはブロックＫ１１５に進
み、ついでプログラムはブロックＫ１０１に戻る。前記
ブロックＫ１１５はプログラムレジスタにより特定さ
れるプログラムメモリの内容がプログラムレジスタ
に転送されることを示す。

【００３２】ブロックＫ１１２のテストの結果、命令が
実行されるべきことを示している場合には、プログラム
はブランチ“Ｎ”を介してブロックＫ１２０に進む。ブ
ロックＫ１２０は図７以降に示すような一連の作動を示
す。ブロックＫ１２０が終了した後は、プログラムはブ
ロックＫ１０１に戻る。

【００３３】上述のブランチ“Ｎ”は図７のブロックＫ
１３０で終端する。このブロックＫ１３０は値ＦＮＯの
チェックを表わす。この値はそれがサブプログラムリ
ターンＦＮＯ＝１であるかそうでなくＦＮＯ＝０である
かどうかを示す。

【００３４】サブプログラムリターンの場合には、ブ
ロックＫ１３０からのブランチ“Ｙ”がとられて、信号
ＤＢＶが“１”であるかどうかを確認するブロックＫ１
３２に進む。これはデータメモリ２５ないし２７の１
つに対するリクエストであることを意味する。もし、こ
のようなリクエストがない場合には、プログラムはブロ
ックＫ１４８に進む。これらの作動の目的はサブプログ
ラムリターンを実行することである。プログラムカ
ウンタＰＣはスタックの２つのエレメントがクリアされ
るようスタックＮＯＲの第２の値でロードされる。

【００３５】ブロックＫ１３２におけるテストが肯定
（イエス）の場合には、プログラムはブロックＫ１３６
に進む。ブロックＫ１３６では値ＲＡＤがチェックされ
る。換言すれば、メモリへのアクセスに対するリクエス
ト（ブロックＫ１３２参照）に際し、メモリがアクセス
可能であることをアクセス信号ＲＡＤが表示するまでプ
ログラムは待機状態となる。次いで、プログラムはブロ
ックＫ１３８に進み、ブロックＫ１３８において信号Ｃ
ＭＩがチェックされる。この値に応じて、スタックのト
ップはメモリ２５，２６または２７のパラメータＴＯＰ
とともに、 −プログラムレジスタ５０（ブロックＫ１４０）か、 −ユニット３５の部分を形成するシーケンス制御レジス
タであるレジスタ１０５（ブロックＫ１４２、フローチ
ャートではＲＴＳＴで表示）のいずれかに転送される。

【００３６】これらの作動の目的は手段１６ないし１８
から得られ、それらの関連メモリスタック２５ないし２
７のトップ（ＴＯＰ）に記憶されたデータに従属してプ
ログラムシーケンスに割込むことである。

【００３７】ブロックＫ１４２においては、テストが行
われ、それがブロックＫ１４５で表示される。換言すれ
ば、レジスタ内に含まれるデータがチェックされる。こ
のチェックの結果に応じてプログラムはブロックＫ１４
７に進み、そこで、ポジションＴＯＲに位置するリター
ンスタックのトップがプログラムカウンタに記憶さ
れる。これは、プログラムレジスタ５０の内容が１つ
だけ増分される（ブロックＫ１１０）前の次の命令の順
次的実行に対応する。上述のこれらの命令の実行はデー
タを外部に出力させることを可能にする。それは該デー
タがレジスタ６４を介してポート３０に接続されたＢＵ
Ｓライン６６上を循環することによる。また、プログラ
ムをブロックＫ１４５からブロックＫ１４８に進めるこ
とも可能である。前記ブロックＫ１４８は、メモリ８の
後尾から２番目の位置ＮＯＲの内容がプログラムレジ
スタ５０内にロードされることを示し、サブプログラム
リターンに対応する。次に、プログラムはブロックＫ１
４７およびＫ１４８から前述のブロックＫ１０１に進
む。

【００３８】ここで、ブロックＫ１３０に戻ると、この
ブロックではサブプログラムリターンがあるか（ＦＮ
Ｏ＝１）、このようなリターンがないかの調査が行わ
れ、サブプログラムリターンがない場合、プログラム
はブロックＫ１５０に進む。前記ブロックＫ１５０はプ
ログラムレジスタ５０内のリターンメモリのトップ
ＴＯＲに記憶されているデータの転送を表わし、これは
次の命令の順次的実行に対応する。次に、ブロックＫ１
５２におけるチェックが肯定の場合、プログラムはブロ
ックＫ１５１に進む。ブロックＫ１５２におけるチェッ
クは、命令がＦＯＲＴＨ表示に準拠したＶＡＲ形式かＣ
ＯＮＳＴ形式かを決定する。また、ブロックＫ１５１は
インクレメンタ９７により１つだけ増分されたプログラ
ムレジスタ５０の内容がメモリ８の位置ＴＯＲに記憶
されることを示す。ブロックＫ１５１を経過した後、プ
ログラムはブロックＫ１５６に進み、そこで定数（cons
tant）と変数（variable）を区別し、定数の場合にはブ
ランチ“Ｙ”に従う。この場合には、手段１６ないし１
８のデータメモリに接続したＢＵＳライン４６が取ら
れ、プログラム付可用性信号ＲＡＦが活性となる（ブロ
ックＫ１５８）まで待機する。ＲＡＦが活性となると、
データはライン４６を介して伝送され（ブロックＫ１５
９）、ＦＩＦＯメモリ３６または３７を経由するか、経
由しないで手段１６ないし１８に入力される。また、ユ
ニット４８において、定数（constant）は図２に関して
前述したようなフォーマットを与えられる。

【００３９】ブロックＫ１５６におけるテストが否定の
場合には、ブランチ“Ｎ”がとられ、プログラムはブロ
ックＫ１６２に進む。このブロックにおいては、変数
（variable）に関して命令のタイプが調査され（それが
直接（direct)であるか間接（indirect）であるか）、
もしそれが間接（indirect）の場合は、ブランチ“Ｙ”
に従い、ブロックＫ１６４に進む。ここでは、プログラ
ムレジスタ５０はプログラムメモリの内容により特
定された値で再ロードされる。この場合、それに変数
（variable）の実効アドレスを示す。変数が間接（indi
rect）の場合プログラムはブロックＫ１７０の入力“Ｅ
１”に進む。

【００４０】ブロックＫ１５２におけるテストが否定の
場合には、プログラムはブロックＫ１６７に進み、ブロ
ックＫ１６７において、命令が（＞ＲまたはＲ＞）形
（リターンスタックのデータスタックとの交換）で
あることを確認するテストが行われ、このテストの結果
に応じてブランチ“Ｙ”または“Ｎ”が取られる。ブロ
ックＫ１７０（図８に関して以下に詳述）は、ブロック
Ｋ１６４，Ｋ１４０およびＫ１６２に通じるポートＥ
１、ブロックＫ１５９とブロックＫ１６７のブランチ
“Ｎ”に通じるポートＥ２、およびブロックＫ１６７の
ブランチ“Ｙ”に通じるポートＥ３を有する。

【００４１】以下、図８にもとづき、ブロックＫ１７０
につき詳述する。プログラムはポートＥ１からブロック
Ｋ１７５に進み、そこで変数が書込まれるべきか読出さ
れるべきか（Ｗ／Ｒ）のチェックがなされる。変数が手
段１６ないし１８に書込まれるべきときはバッファメ
モリのアクセス可能性がチェックされ、それがＦＩＦＯ
メモリに接続されない場合は演算ユニットのアクセス可
能性がチェックされる（ブロックＫ１７６）。次にプロ
グラムはブロックＫ１７７に進み、そこで転送が行われ
る。

【００４２】変数（variable）が手段１６ないし１８か
ら読出されるべきときは（ブロックＫ１７５におけるテ
ストのブランチ“Ｒ”）、プログラムはこのメモリが利
用可能となるまで、換言すれば信号ＲＡＤの値がチェッ
クされるまで待機し（ブロックＫ１８１）、その後、ブ
ロックＫ１８２において、所望のパラメータメモリの
内容がバス６６を介してプログラムメモリのプログラ
ムカウンタにより表示される記憶場所にロードされ
る。

【００４３】ひとたび読取りまたは書込み作動が実行さ
れると、プログラムはブロックＫ１８６に進み、リター
ン形式が調査される。ここで正規のリターンの場所に
は、プログラムはブロックＫ１８８に進み、そこで記憶
場所ＮＯＲにおけるプログラムメモリの内容がプログラ
ムレジスタ５０にロードされる（メモリは２度“アン
スタック（unstack）”される。ブロックＫ１８６にお
けるテストが否定の場合には、プログラムはブロックＫ
１８９に進み、そこでリターンスタック８の記憶場所
ＴＯＲの内容が１エレメントのアンスタックの後プログ
ラムレジスタにロードされる。ついで、プログラムは
実行されたアドレスの直後のアドレスにある命令を実行
する。次に、プログラムはこれらのブロックＫ１８８お
よびＫ１８９から図７に示すフローチャートのポートＳ
に進む。

【００４４】ポートＥ２はブロックＫ１８６に接続され
ている。このブロックは、リターン（戻り）の形式に関
する定数および変数に対して同じテストを表わす。

【００４５】ポートＥ３は、主として、スタックメモ
リ８およびメモリ２５，２６，２７間の交換のための命
令用として使用され、ブロックＫ２００においては、命
令Ｒ＞および＞Ｒ（ＦＯＲＴＨ表示）が弁別される。命
令Ｒ＞の場合、プログラムはブロックＫ２０２に進み、
ここで関連演算手段の利用可能性がチェックされ、待機
させられた後、ブロックＫ２０５において命令Ｒ＞がタ
イプＲ＠のものであるかをチェックされる。タイプＲ＠
の命令は、単にメモリ８（ポジションＮＯＲ）および関
連ユニットのパラメータメモリ間の転送を意味する
（ブロックＫ２０７）。これに対し、命令がこのタイプ
のものでない場合には、メモリ８のアンスタッキング
（unstacking）が必要となる（ブロックＫ２０９）。

【００４６】ブロックＫ２００におけるチェックは命令
が命令＞Ｒであることを示すこともできる。この場合は
ブロックＫ２１４において信号ＲＡＤをテストすること
により関連ユニットからのデータの利用可能性は待機さ
せられる。ひとたび、データが到達すると、それはブロ
ックＫ２１６に示すようにメモリ８内にロードされる。
図８のフローチャートに示すポートＳはブロックＫ１８
８，Ｋ１８９，Ｋ２０９およびＫ２１６の共通出力ポイ
ントである。

【００４７】演算手段の制御手段のフローチャート（図
９）付表ＩＩはこれらの手段により実効される作動および後
述するフローチャートブロックのリファレンスをリスト
アップしたものである。このフローチャートはブロック
Ｋ３００で始まる。ブロックＫ３００は、信号ＤＬ，Ｌ
ＵＥおよびブロックＵＮＤ，ＯＶＤ，ＦＳＷが０にセッ
トされる初期設定シーケンスを示す。次のブロックＫ３
０２では、演算手段が利用可能であることを示す信号Ｄ
Ｌが１にセットされる。次のブロックＫ３０４における
テストは、前述の初期状態からスタートして信号ＬＡが
値“１”をとるときＹ（肯定）となる。ブロックＫ３０
６においては、バス４６に接続した手段よりのデータが
命令であるかどうかがチェックされ（値ＩＳのチェッ
ク）、命令である場合はそれが実行され、したがってユ
ニット２０に供給される（図４参照）。次に、この命令
がＳＷＡＰ命令であるかどうかがチェックされ（ブロッ
クＫ３１０におけるＳＷＰのチェック）、もしこのチェ
ックがＹ（肯定）の場合には、フラッグＦＳＷがセット
され（ブロックＫ３１２）、このチェックがＮ（否定）
の場合はブランチ“α”に進み、ブロックＫ３０２に導
かれる。ＶＵＥは“１”にセットされているので、ブロ
ック３０４におけるチェックはＮ（否定）となり、その
結果プログラムはブロックＫ３１５に進み、そこでＹ
（肯定）となるため信号ＤＣＧＴが活性となるまでプロ
グラムは待機状態となる（ただし、ＤＣＧＴ＝１はＡＬ
Ｕが使用可能であることを示す）。しかし、そうでない
場合は、ブロックＫ３１８におけるチェックはプログラ
ムのブロックＫ３０２への戻りをもたらすことになる。
ブロックＫ３１５におけるチェックがＹ（肯定）の場合
は、プログラムはブロックＫ３２０に進み、そこでブロ
ックＫ３１２においてセットされたフラッグＦＳＷの値
がチェックされ、ＦＳＷ＝１（ＳＷＡＰ命令）の場合
は、ブロックＫ３２２に示すような異なるステップが取
られる。すなわち、信号ＤＬおよびＶＵＥは“０”にセ
ットされ、フラッグＦＳＷは再び初期設定され、またＡ
ＬＵの出力上のデータはデータメモリの位置ＴＯＰに
ロードされる。かくして、２つの値はユニット２０を介
して次のように交換される。すなわち、ＴＯＰの内容は
レジスタ２５ｂ内にあり、メモリ２５内のＮＯＰの内容
はＡＬＵ２０のオペランド入力０２に伝送される。ま
た、ＡＬＵ２０の出力上ではＮＯＰの内容がマルチプレ
クサ１１８を介してレジスタ２５ｂの入力に伝送され、
コマンドＷＤＳはレジスタ２６ｂの内容がメモリ２５の
部分２５ａの位置ＮＯＰに書込まれることを許容し、レ
ジスタ２６ｂの入力における値はＴＯＰ（レジスタ２６
ｂの第２部分の内容）に記憶されるので、このプロセス
の終りには所要の交換が得られることになる。

【００４８】ブロックＫ３２０におけるチェックが否定
の場合には、プログラムはブロックＫ３２５に進み、そ
こで信号ＤＬおよびＶＵＥの値が０にセットされ、デー
タメモリのポインタが１だけ増分され、ＡＬＵの出力上
の演算結果がトップにスタックされる。かくして、ＴＯ
ＰおよびＮＯＰの内容はオペレーションに従い、その結
果はＴＯＰ（レジスタ２６ｂ）内に記憶される。次に、
ブロックＫ３２７においては、メモリのポインタがその
最小値を有するかどうかのチェックが行われ、最小値を
有する場合は、フラッグＵＮＤが“１”にセットされ
（ブロックＫ３２９）、かくして回路５２に割込み信号
を供給し、割込みを生じさせることが可能となる。これ
に対し、最小値に達しない場合は、ブロックＫ３０２に
至るブランチ“α”に指向する。

【００４９】ブロックＫ３１８においては、演算手段か
ら復号手段への交信（１６から３５）がライン６６を介
してリクエストされたかどうかが検出され、もしそうで
あればＤＬＶ＝１となる。ブロックＫ３１８におけるチ
ェックの肯定結果に対しては、ＤＬＶ・ＶＵＥ・ＭＶ＝
１であることが必要となる。信号ＭＶ＝１はＦＩＦＯメ
モリが空白であることを意味する。これはユニット３０
と種々の手段１６，１７および１８との間の作動同期を
確実にする。レジスタ２６ｂ（ＴＯＰ）からのデータは
増幅器１２０を介してバスに供給され、次に値“０”お
よび“１”が信号ＤＬおよびＲＡＤに割当てられる。つ
いで、データＮＯＰがレジスタ２６ｂ（ＴＯＰ）にロー
ドされ、ポインタＤＳＰが１だけ増分され、信号ＲＡＤ
が０にセットされる（ブロックＫ３３０）。かくして、
プログラムは前述のブロックＫ３２７に進む。

【００５０】ここで、再度ブロックＫ３０６におけるチ
ェックにつき言及すると、データが命令でない場合に
は、プログラムはブロックＫ３３５に進み、そこでデー
タメモリのポインタ（ＤＳＰ）が１だけ増分され、デ
ータはこのメモリの位置ＴＯＰに記憶され、ついでＷＤ
Ｓが作用してＴＯＰの古い値をＮＯＰに複写させ（スタ
ックにおける書込み信号）、信号ＤＬは“０”にセット
される。かくして、データはユニット３５から演算ユニ
ットのスタックメモリにロードされる。次に、ブロッ
クＫ３３７においてポインタがテストされ、その値が許
容可能最大値に達していないかどうかが確認され、もし
達していなかった場合、プログラムはブロックＫ３０２
のブランチαに指向する。これに対し、最大値に達して
いる場合は、信号ＯＶＤが“１”にセットされ、メモリ
のオーバフロー（溢れ）がさし迫っていることを表示す
る。これもまた割込みの起ることを可能にする。

【００５１】バッファメモリ制御手段の作動手短かにいえば、それにより記憶手段３６および３７が
形成されるＦＩＦＯに対するプロセスには次の３つのプ
ロセスがある。 −ソース（source）：中央ユニット３５はＦＩＦＯに書
込むことを所望する。それはメモリが満杯でない場合そ
うであり、それは入力ポインタを増加させる。 ‐ユーザ（user）：演算手段１６または１７はＦＩＦＯ
を読取る。ＦＩＦＯが空白でない場合、出力ポインタは
該手段により増分される。 −チェック（check）：出力ポインタ＝入力ポインタの
場合、ＦＩＦＯは空白である。入力ポインタ＝出力ポイ
ンタマイナス１の場合、ＦＩＦＯは満杯である。

【図面の簡単な説明】

【図１】本発明装置のブロック図、

【図２】命令フォーマット（命令語の構成）を示す図、

【図３】中央復号ユニット（中央デコーディングユニ
ット）の構造を示す図、

【図４】演算手段の構造を示す図、

【図５】記憶手段の構造を示す図、

【図６】中央処理ユニットの作動を限定するフローチャ
ートを示す図、

【図７】中央処理ユニットの作動を限定するフローチャ
ートを示す図、

【図８】中央処理ユニットの作動を限定するフローチャ
ートを示す図、

【図９】中央処理ユニットの作動を限定するフローチャ
ートを示す図である。

【符号の説明】

１プログラムメモリ３出力５アドレス入力８スタック形ＬＩＦＯメモリ１０，２９，３０ポート１５演算ユニット１６，１７，１８演算手段２０，２１，２２演算論理ユニット（ＡＬＵ）２５，２６，２７スタックメモリ３５中央復号ユニット（中央デコーディングユニッ
ト）３６，３７記憶手段４６，６６共通データライン（バス）４８，１１０復号手段（デコーディング手段）４９，５０，１０５レジスタ５２割込み制御ユニット５４入力６０順序付きユニット（シーケンシングユニット）６２，９０，９２，９５，９８，１００，１０８，１０
９，１１８，１１９，２０６スイッチング回路６４バッファレジスタ７０，７２論理回路９７インクリメンタ（増分器）１００４位置マルチプレクサ１０７デコーダ１１２コマンド手段１２０増分器２００メモリ２０２，２０４カウンタ２１０シーケンシング回路付表Ｉ作動フローチャート作動の選択が終る内の記号ブロックナンバー (OPERATION) (REFERENCE IN (BLOCK NO WHERE SELECTION FLOW CHART) OF THE OPERATION ENDS) ＞ＲＩ１Ｋ２１６Ｒ＞Ｉ４Ｋ２０９ＲＩ７Ｋ２０７即時読出しまたは記憶Ｉ６Ｋ１７７，Ｋ１８２ (IMMEDIATE FETCH or STORE) 定数 (CONSTANT) Ｉ７Ｋ１５９変数 (VARIABLE) Ｉ８Ｋ１７５リターンコンディションＩ１０Ｋ１４７ (RETURN CONDITION) サブプログラムリターンＩ１１Ｋ１４８ (SUBPROGRAM RETURN) サブプログラムコールＩ１２Ｋ１１５ (SUBPROGRAM CALL) 内部処理Ｉ１３Ｋ１０３ (INT. PROCESSING) 付表ＩＩ作動フローチャート内の作動が実際に終ったブロック記号 (OPERATION) (REFERENCE IN FLOW (BLOCK WHERE THE OPERATION CHART) HAS PRACTICALLY ENDS) ─────────────────────────────────── アンローディンクＪ１Ｋ３３０ (UNLOADING) １−ターム作動^* Ｊ２Ｋ３０８ (1-TERM OPERATION) スワップＪ３Ｋ３２２ (SWAP) ２−ターム作動^** Ｊ４Ｋ３２５ (2-TERM OPERATION) ローディングＪ５Ｋ３３５ (LOADING) ─────────────────────────────────── * スタッキング／アンスタッキングなしのＡＬＵ作動
（ＴＯＰ→ＴＯＰ）（ＡＬＵ opertaion without stacking/unstacking(Ｔ
ＯＰ→ＴＯＰ) ） * * アンスタッキングによるＡＬＵ作動（ＡＬＵ oper
ation with unstacking ）付表ＩＩＩ使用している記号のリスト（LIST OF REFERENCES USED ）ＡＬＵ演算手段１６，１７，１８の演算論理ユニッ
トＣＭＩ特にスイッチ９０をセットする復号ユニット
４８よりの信号ＣＳＴ命令が定数を限定することを表示ＤＡＶＦＩＦＯメモリ３６および３７へのアクセス
をリクエストし、またはユニット１８への直接アクセス
のための中央ユニットにより供給される信号、ｉ＝１，
２，３ＤＢＶメモリ２５，２６または２７の１つとの交信
をリクエストするための復号ユニット４８により生成さ
れる信号ＤＣＧＴＡＬＵ２０，２１または２２の可用性ＤＩ割込みプログラムをスタートさせるため回路
５２により供給されるＤＬ演算手段（１６，１７または１８）の可用性ＤＬＶ_i メモリ２５，２６および２７の読出しをリク
エストするための中央ユニット３５からの信号ＤＳＰメモリ２５，２６または２７のポインタＦＩＦＯ第１入力データアイテムが第１出力データ
アイテムであるようなメモリＦＮＯリターン命令の正規の形式を表示ＦＲＴリターン命令の形式を特定ＦＳＷＳＷＡＰ命令を表示するフラッグ（スワップ
ＴＯＰおよびＮＯＰ）ＩＮ外部ソースからのデータのエントリーを可能
にする（ポート２９）ＯＵＴポート３０上でのＢＵＳライン６６からのデ
ータのアウトプットを可能にするＩＲメモリ２００（ＦＩＦＯメモリ）の読取りカ
ウンタのインクレメンテーションＩＳ演算手段１６の一部を形成する復号手段１１
０により生成される信号で、命令が含まれていることを
示すＩＷメモリ２００（ＦＩＦＯメモリ）の書込みカ
ウンタのインクレメンテーションＬＡ手段１６または１７によりメモリ３６または
３７が読出し可能であるか、ライン４６から直接データ
を取出しうるか（手段１８の場合）を表示する信号ＭＡ復号手段４８を形成する連想メモリＭプログラムメモリ１ＭＶメモリ３６または３７が空白（empty ）であ
ることを示す信号ＮＯＰメモリ２５，２６または２７により形成され
るスタックの後尾から２番目のエレメントＯＵＴ装置からのデータの出力を可能にする（ポー
ト３０）ＯＶＤメモリ２５，２６または２７のオーバフロー
（溢れ）ＰＣレジスタ５０ＲＡＤ演算手段よりのデータが中央ユニット３５用
として利用可能なことを示す信号ＲＡＤ_i メモリ２５ないし２７よりのデータが利用可
能なことを示す手段１６，１７，１８の各々からの信号
（ｉ＝１，２，３）ＲＡＦＦＩＦＯ記憶手段２６または２７へのアクセ
スが許容されることを示すＲＡＦ_i それらが利用可能なことを示すＦＩＦＯ記憶
手段の各々からの信号ＲＩ割込レジスタ（５２）の内容ＲＳＰリターンメモリ（８）のポインタＲＴＳＴテストレジスタ１０５ＳＭＡ関連の命令が中央デコーディングユニット
３５により実行されるべきかどうかを示すＳＷＰ演算手段１６の一部を形成する復号手段１１
０により生成される信号で、データが手段１６にアドレ
スされたことを示すＴＥＳＴ回路１０７により生成される信号ＴＯＰメモリ２５，２６または２７により形成され
るスタックのトップＴＯＲメモリ８により構成されるスタックのトップＵＮＤメモリ２５，２６または２７のダンピングを
表示する信号ＶＡＲ命令が変数を限定することを示すＶＵＥ手段１６の命令デコーダ１１２によるＡＬＵ
２０の妥当性（validation）Ｗメモリ２５，２６または２７におけるデータ
の書込みまたは読取りＷＤＳスタックメモリ２５，２６または２７にデ
ータを書込むための信号ＷＲメモリ２００（ＦＩＦＯメモリ）への書込み
またはメモリ２００からの読出しＺＲメモリ２００（ＦＩＦＯメモリ）の読取りカ
ウンタのゼロリセットＺＷメモリ２００（ＦＩＦＯメモリ）の書込みカ
ウンタのゼロリセット

Claims

【特許請求の範囲】

【請求項１】命令データを記憶するプログラムメモ
リと、該命令を実行するための少なくとも１つの演算手
段を具えた演算ユニットと、該演算ユニットに演算コー
ドを供給するための中央復号ユニットとを含むデータ処
理装置において、該装置は該演算手段および該中央復号ユニット間に配置
した少なくとも１つのＦＩＦＯ形記憶手段を含み、単一
の命令復号ユニットの制御のもと１または複数の実行手
段を並列に作動させうるよう形成したことを特徴とする
データ処理装置。
【請求項２】該装置は少なくとも１つのスタック形リ
ターンアドレスメモリと少なくとも１つのスタック形
中間データメモリとを含むことを特徴とする請求項１
記載のデータ処理装置。
【請求項３】該装置は特にＦＯＲＴＨ言語の処理に適
するよう形成したことを特徴とする請求項１または請求
項２に記載のデータ処理装置。
【請求項４】該中央復号ユニットは連想メモリにより
形成した復号ユニットを含むことを特徴とする請求項１
ないし請求項３のいずれか１項に記載のデータ処理装
置。
【請求項５】少なくとも１つの該演算手段はデータ用
のスタックメモリおよび演算論理ユニットを含むこと
を特徴とする請求項１ないし請求項４のいずれか１項に
記載のデータ処理装置。
【請求項６】該装置は該スタックメモリ内に含まれ
るデータを該中央復号ユニットに転送するためのバス
ラインを具えたことを特徴とする請求項５記載のデータ
処理装置。
【請求項７】単一演算手段により各命令を同時に実行
しうるよう形成したことを特徴とする請求項１ないし請
求項６のいずれか１項に記載のデータ処理装置。
【請求項８】複数の演算手段により複数の命令を同時
に実行しうるよう形成したことを特徴とする請求項１な
いし請求項６のいずれか１項に記載のデータ処理装置。
【請求項９】該記憶手段が空白であることを確認した
後、該記憶手段に命令をロードするよう形成したことを
特徴とする請求項１ないし請求項８のいずれか１項に記
載のデータ処理装置。