JPH05206979A - Aps testing equipment for transmitter - Google Patents
Aps testing equipment for transmitterInfo
- Publication number
- JPH05206979A JPH05206979A JP4014223A JP1422392A JPH05206979A JP H05206979 A JPH05206979 A JP H05206979A JP 4014223 A JP4014223 A JP 4014223A JP 1422392 A JP1422392 A JP 1422392A JP H05206979 A JPH05206979 A JP H05206979A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- bit data
- time
- switching control
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Selective Calling Equipment (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えば同期多重化伝送
方式を採用した伝送システムに組込まれた伝送装置の試
験を実施するための測定装置に係わり、特に、伝送装置
相互間を２つの伝送路で接続し、異常発生時に伝送路を
切替える場合における動作応答特性等を測定する伝送装
置のＡＰＳ試験装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a measuring device for carrying out a test of a transmission device incorporated in a transmission system adopting, for example, a synchronous multiplex transmission system, and more particularly, to two transmissions between the transmission devices. The present invention relates to an APS test apparatus for a transmission device that measures operation response characteristics and the like when connected by a road and switching the transmission line when an abnormality occurs.
【０００２】[0002]
【従来の技術】少ない伝送路でもって多くのデジタル情
報を伝送する手法として、一つの伝送路上に多数のデジ
タル信号を時分割多重化して送信する同期多重化方式が
提唱されている。そして、この同期多重化方式を採用し
た伝送システムは、例えば図４に示すように、多数の信
号を多重化するためのマルチプレクサ機構１ａを有する
送信装置１と、多重化された信号を復元するデマルチプ
レクス機構２ａを有する受信装置２と、これらを接続す
る伝送路３とで構成されている。2. Description of the Related Art As a method for transmitting a large amount of digital information with a small number of transmission lines, a synchronous multiplexing system has been proposed in which a large number of digital signals are time-division multiplexed and transmitted on one transmission line. Then, a transmission system adopting this synchronous multiplexing method, for example, as shown in FIG. 4, has a transmitter 1 having a multiplexer mechanism 1a for multiplexing a large number of signals, and a demultiplexer for restoring the multiplexed signals. It is composed of a receiver 2 having a multiplex mechanism 2a and a transmission line 3 connecting them.
【０００３】そして、伝送路３には多数のデジタル信号
が時分割多重化されて伝送されるので、受信装置２でそ
れらを正確に元の各デジタル信号に分離するために、共
通の同期インタフェースが採用されている。図５（ａ）
は、CCITT によって定められた、データ伝送速度が156
Ｍｂ／ｓである場合におけるデジタル信号のフレーム構
成図である。このフレーム構成図においては、従来、横
一線の一次元で表現していたフレーム構成が９等分され
て９行に重ねて二次元で表現されている。１行は２７０
バイトで構成され、先頭に９バイトのヘッダー４が設け
られ、残りの２６１バイトに実際のデータを格納するデ
ータ領域５が設定される。Since a large number of digital signals are time-division multiplexed and transmitted to the transmission line 3, a common synchronization interface is provided in order to accurately separate them into the original digital signals in the receiver 2. Has been adopted. Figure 5 (a)
Has a data transmission rate of 156 as defined by CCITT.
FIG. 3 is a frame configuration diagram of a digital signal in the case of Mb / s. In this frame structure diagram, the frame structure which has been conventionally expressed in one dimension in a horizontal line is divided into nine equal parts, which are two-dimensionally expressed in nine rows. One line is 270
A header 4 of 9 bytes, which is composed of bytes, is provided at the beginning, and a data area 5 for storing actual data is set in the remaining 261 bytes.
【０００４】そして、データの属性や伝送条件等を指定
する９バイト×９行のヘッダー４の各行には図５（ｂ）
に示す各種制御データが設定される。例えば１行目のＡ
1 ，Ａ2 はフレーム同期信号であり、５行目のＫ1 ，Ｋ
Ｉ2 は二重化伝送システムを採用した場合に各伝送路を
切替えるための切替制御信号を構成する各８ビットから
なる各ビットデータである。FIG. 5B shows each line of the header 4 of 9 bytes × 9 lines for designating data attributes and transmission conditions.
Various control data shown in are set. For example, A on the first line
1 and A2 are frame synchronization signals, and K1 and K of the fifth line
I2 is each bit data consisting of each 8 bits forming a switching control signal for switching each transmission line when the duplex transmission system is adopted.
【０００５】図６は、上述した同期多重化伝送方式にお
いて、２系統の伝送路を採用した二重化伝送システムを
示す模式図である。FIG. 6 is a schematic diagram showing a duplex transmission system which employs two transmission lines in the above-mentioned synchronous multiplex transmission system.
【０００６】例えばＡ基地とＢ基地とが伝送路で接続さ
れている。各基地Ａ，Ｂにはそれぞれ送信装置６ａ，６
ｂと受信装置７ａ，７ｂとが配設されている。各送信装
置６ａ，６ｂと各受信装置７ａ，７ｂとはインタフェー
ス８および一対の伝送路９ａ，９ｂを介して接続され
る。また、各受信装置７ａ，７ｂ内には各伝送路９ａ，
９ｂを選択する選択回路１０が設けられている。そし
て、送信装置６ａと受信装置７ａとでＡ基地側の伝送装
置１１ａを構成し、送信装置６ｂと受信装置７ｂとでＢ
基地側の伝送装置１１ｂを構成する。For example, the A base and the B base are connected by a transmission line. Transmitters 6a and 6 are provided at the bases A and B, respectively.
b and receivers 7a and 7b are provided. Each transmitter 6a, 6b and each receiver 7a, 7b are connected via an interface 8 and a pair of transmission lines 9a, 9b. In addition, in each of the receiving devices 7a and 7b, each of the transmission lines 9a,
A selection circuit 10 for selecting 9b is provided. Then, the transmitting device 6a and the receiving device 7a constitute the transmitting device 11a on the A base side, and the transmitting device 6b and the receiving device 7b form the B device.
The transmission device 11b on the base side is configured.
【０００７】このような二重化伝送システムにおいて、
各送信装置６ａ，６ｂは０系と１系との両方の伝送路９
ａ，９ｂに対して図５で示したフレーム構成を有する同
一のデジタル信号を送出する。一方、各送信装置６ａ，
６ｂは０系と１系との両方の伝送路９ａ，９ｂを介して
入力した同一構成のテジタル信号を選択回路１０で予め
選択されたいずれか一方の伝送路９ａ，９ｂを伝送され
たデジタル信号を受信する。そして、選択回路１０にて
いずれの伝送路９ａ，９ｂを選択するかは、前記デジタ
ル信号の先頭部分のヘッダー４に組込まれた切替制御信
号の各ビットデータＫ1 ．Ｋ2 にて指定される。In such a duplex transmission system,
Each of the transmitters 6a and 6b has transmission lines 9 for both the 0-system and the 1-system.
The same digital signal having the frame structure shown in FIG. 5 is transmitted to a and 9b. On the other hand, each transmitter 6a,
6b is a digital signal transmitted through one of the transmission lines 9a and 9b which is preselected by the selection circuit 10 and which has the same configuration as the digital signal input through both the transmission lines 9a and 9b of the 0 system and 1 system. To receive. Which of the transmission lines 9a and 9b is selected by the selection circuit 10 is determined by each bit data K1. Specified by K2.
【０００８】切替制御信号の各ビットデータＫ1 ．Ｋ2
は図８に示すように構成されている。８桁のビットデー
タＫ1 は、各伝送路９ａ，９ｂに対する切替指示等の各
種指示データが設定される。また、次の８桁のビットデ
ータＫ2 はソフト的に現用伝送路と指定されている側の
伝送路を示すデータが設定される。例えば０系の伝送路
９ａが現用伝送路と指定されている場合、ビットデータ
Ｋ2 は［00010000］となり、１系の伝送路９ｂが現用伝
送路と指定されている場合、ビットデータＫ2は［00100
000］となる。Each bit data K1. K2
Is configured as shown in FIG. As the 8-digit bit data K1, various instruction data such as a switching instruction for the transmission lines 9a and 9b is set. Further, the next 8-digit bit data K2 is set to data indicating the transmission line on the side designated as the active transmission line by software. For example, when the 0-system transmission path 9a is designated as the active transmission path, the bit data K2 becomes [00010000], and when the 1-system transmission path 9b is designated as the active transmission path, the bit data K2 becomes [00100
000].
【０００９】次に、Ａ基地側の伝送装置１１ａとＢ基地
側の伝送装置１１ｂとの間で実際にデジタル信号の授受
を実行する場合において、各デジタル信号のヘッダー４
に組込まれた切替制御信号の動作を図７のシーケンス図
を用いて説明する。なお、最初に０系の伝送路９ａが現
用伝送路に指定されているとする。そして、各受信装置
７ａ，７ｂの選択回路１０はソフト的に現用伝送路と指
定された０系の伝送路９ａ側に切替えられていると仮定
する。Next, when actually transmitting and receiving a digital signal between the transmission device 11a on the A base side and the transmission device 11b on the B base side, the header 4 of each digital signal is transmitted.
The operation of the switching control signal incorporated in is described with reference to the sequence diagram of FIG. It is assumed that the 0-system transmission path 9a is designated as the working transmission path first. Then, it is assumed that the selection circuit 10 of each of the receiving devices 7a and 7b is switched to the 0-system transmission line 9a side designated as the active transmission line by software.
【００１０】Ｂ基地の送信装置６ｂからＡ基地の受信装
置７ａへデジタル信号を送信する場合、両方の伝送路９
ａ，９ｂを伝送されたデジタル信号はで選択回路１０で
０系の伝送路９ａからのデジタル信号が選択されて受信
される。この受信されたデジタル信号の切替制御信号は
正常信号(1) として、図８に示すビットデータＫ1 ，Ｋ
2 となる。すなわち、正常の場合、ビットデータＫ1 は
［00000000］となる。そして、ビットデータＫ2 は［00
010000］となる。When a digital signal is transmitted from the transmitter 6b at base B to the receiver 7a at base A, both transmission lines 9
The digital signal transmitted through a and 9b is selected by the selection circuit 10 and received by the 0-system transmission line 9a. The switching control signal of the received digital signal is the normal signal (1), and the bit data K1 and K shown in FIG.
It becomes 2. That is, in the normal case, the bit data K1 becomes [00000000]. Then, the bit data K2 is [00
010000].
【００１１】Ａ基地の伝送装置１１ａは必要とあれば、
デジタル信号受信後３フレーム経過以降に、別のデーテ
を含むデジタル信号をＢ基地の伝送装置１１ｂへ送信す
る。この場合、送信装置６ａから受信装置７ｂへ送信す
るデジタル信号の切替制御信号は正常信号(2) として、
図８に示すビットデータＫ1 ，Ｋ2 となる。すなわち、
Ｂ基地からＡ基地へ送信されたデジタル信号の正常信号
(1) と同一パターンとなる。The transmission device 11a at the A base, if necessary,
After the lapse of three frames after receiving the digital signal, a digital signal including another data is transmitted to the transmission device 11b at the B base. In this case, the switching control signal of the digital signal transmitted from the transmitter 6a to the receiver 7b is the normal signal (2),
It becomes the bit data K1 and K2 shown in FIG. That is,
Normal signal of digital signal transmitted from B base to A base
It has the same pattern as (1).
【００１２】そして、例えば時刻ｔ1 にて現用の伝送路
９ａに故障が発生すると、一定の切替要求保護時間Ｔａ
経過後の時刻ｔ2 おいて、Ｂ基地からＡ基地へ送信する
でデジタル信号の切替制御信号に切替要求(3) を組込ん
でＡ基地側へ送信する。この切替要求(3) のビットデー
タＫ1 は切替要求を示す［11000001］となる。なお、ソ
フト的な現用伝送路を示すビットデータＫ2 は［000100
00］のままである。If a failure occurs in the working transmission line 9a at time t 1 , for example, a constant switching request protection time Ta
At time t 2 after the lapse of time, the B base transmits to the A base, and the switching request (3) is incorporated into the digital signal switching control signal and transmitted to the A base side. The bit data K1 of the switching request (3) becomes [11000001] indicating the switching request. In addition, the bit data K2 indicating the software active transmission line is [000100
00] remains.
【００１３】この切替要求(3) を受信した基地Ａ側の伝
送装置１１ａは３フレーム経過した時刻ｔ3 にて受信装
置７ａの選択回路１０を１系の伝送路９ｂへ切替える。
そして、Ａ基地側へデジタル信号に組込んで切替応答
(4) を送信する。この切替応答(4) のビットデータＫ1
は切替応答を示す［00100001］となる。なお、ソフト的
な現用伝送路を示すビットデータＫ2 は［00010000］の
ままである。すなわち、Ａ基地の伝送装置１１ａは同一
内容をＢ基地の伝送装置１１ｂへ返信する。Upon receiving this switching request (3), the transmission device 11a on the base A side switches the selection circuit 10 of the reception device 7a to the transmission path 9b of the 1 system at time t 3 when three frames have elapsed.
Then, it is incorporated in the digital signal to the A base side and the switching response
Send (4). Bit data K1 of this switching response (4)
Is [00100001] indicating a switching response. It should be noted that the bit data K2 indicating the software active transmission path remains [00010000]. That is, the transmission device 11a at the A base returns the same content to the transmission device 11b at the B base.
【００１４】この切替応答(4) を受信したＢ基地側の伝
送装置１１ｂは３フレーム経過した時刻ｔ4 にて受信装
置７ｂの選択回路１０を１系の伝送路９ｂへ切替える。Upon receiving this switching response (4), the transmission device 11b on the B base side switches the selection circuit 10 of the reception device 7b to the transmission path 9b of the 1-system at time t 4 when three frames have elapsed.
【００１５】しかして、両方の伝送装置１１ａ，１１ｂ
における受信装置７ａ，７ｂの選択回路１０が１系の伝
送路９ｂに切替られた。そして、時刻ｔ4 以降、１系の
伝送路９ｂを用いてデジタル信号が送受信される。Therefore, both transmission devices 11a and 11b
The selection circuit 10 of the receiving devices 7a and 7b in FIG. Then, after time t 4 , digital signals are transmitted and received using the 1-system transmission path 9b.
【００１６】そして、時刻ｔ5 にて故障が回復すると、
故障回復から回復確認保護時間Ｔｂ経過した時刻ｔ6 に
てＢ基地側からＡ基地側へ回復待機(5) を送信する。こ
の回復待機(5) のビットデータＫ1 は回復待機状態を示
す［01100001］となる。なお、ソフト的な現用伝送路を
示すビットデータＫ2 は［00010000］のままである。さ
らに、時刻ｔ6 から回復待機保護時間Ｔｃを経過した時
刻ｔ7 において、Ｂ基地側からＡ基地側へ切替解除(6)
を送信する。この切替解除(6) のビットデータＫ1 は正
常状態を示す［00000000］となる。なお、ソフト的な現
用伝送路を示すビットデータＫ2 は０系の伝送路９ａか
ら１系の伝送路９ｂを示す［00100000］へ変化する。Then, when the failure is recovered at time t 5 ,
At time t 6 when the recovery confirmation protection time Tb has elapsed from the failure recovery, the recovery standby (5) is transmitted from the B base side to the A base side. The bit data K1 of the recovery standby (5) becomes [01100001] indicating the recovery standby state. It should be noted that the bit data K2 indicating the software active transmission path remains [00010000]. Further, at time t 7 after the elapse of recovery standby protection time Tc from time t 6, switching release from B base side to the A base side (6)
To send. The bit data K1 of this switching release (6) becomes [00000000] indicating a normal state. It should be noted that the bit data K2 indicating the software active transmission path changes from the 0-system transmission path 9a to [00100000] indicating the 1-system transmission path 9b.
【００１７】この切替解除(5) を受信したＡ基地側の伝
送装置１１ａは３フレーム経過した時刻ｔ8 にて自己の
ソフト的な現用伝送路を１系の伝送路９ｂへ名称変更す
る。そして、Ｂ基地側へ切替解除応答(7) を送信する。
この切替解除応答(7) の各ビットデータＫ1 ，Ｋ2 は先
の切替解除(6) の各各ビットデータＫ1 ，Ｋ2 に等し
い。すなわち、Ａ基地の伝送装置１１ａは同一内容をＢ
基地の伝送装置１１ｂへ返信する。Upon receiving this switching cancellation (5), the transmission device 11a on the A base side changes its own software active transmission line to the transmission line 9b of system 1 at time t 8 when 3 frames have elapsed. Then, the switch release response (7) is transmitted to the B base side.
The bit data K1 and K2 of the switch release response (7) are equal to the bit data K1 and K2 of the previous switch release (6). That is, the transmission device 11a at the A base transmits the same contents to the B
It returns to the base station transmission device 11b.
【００１８】この切替解除応答(7) を受信したＢ基地の
伝送装置１１ｂは３フレーム経過した時刻ｔ9 にて自己
のソフト的な現用伝送路を１系の伝送路９ｂへ名称変更
する。Upon receiving this switching release response (7), the transmission device 11b at the B base renames its own software active transmission line to the 1-system transmission line 9b at time t 9 when 3 frames have elapsed.
【００１９】このような伝送路９ａ，９ｂの切替動作が
自動的に実行される二重化伝送システムに組込まれた各
伝送装置１１ａ，１１ｂにおいて、デジタル信号のヘッ
ダー４に組込まれた切替制御信号の各ビットデータＫ1
，Ｋ2 が正しく設定されていることを試験する必要が
ある。このような切替制御信号の各ビットデータＫ1 ，
Ｋ2 はヘッダー４を構成する図５（ｂ）に示す各ビット
データＡ1 ，Ａ2 ，……Ｚ2 ，Ｚ3 とともに、図９に示
す測定器１２と制御装置１３とからなる試験装置でもっ
て実施される。In each of the transmission devices 11a and 11b incorporated in the duplex transmission system in which the switching operation of the transmission lines 9a and 9b is automatically executed, each of the switching control signals incorporated in the header 4 of the digital signal is described. Bit data K1
, K2 needs to be tested for correct setting. Each bit data K1 of such a switching control signal,
K2 is carried out by the test apparatus including the measuring device 12 and the control device 13 shown in FIG. 9 together with the bit data A1, A2, ... Z2, Z3 shown in FIG.
【００２０】すなわち、測定器１２内には試験対象とな
る伝送装置１１ａ（１１ｂ）に対して各種の試験信号を
送出する試験信号発生部１２ａと、伝送装置１１ａから
の応答信号を受信してその妥当性を判定する測定部１２
ｂとで構成されている。そして、測定器１２の試験信号
発生部１２ａおよび測定部１２ｂは外部の制御装置１３
からの指令によって動作する。この制御装置１３と測定
器１２との間のデータや各種指令等の情報はＧＰ−ＩＢ
規格やＲＳ２３２Ｃ規格等のインタェースを介して実施
される。That is, the test signal generator 12a for sending various test signals to the transmission device 11a (11b) to be tested and the response signal from the transmission device 11a are received in the measuring device 12 and Measuring unit 12 for determining validity
and b. The test signal generator 12a and the measuring unit 12b of the measuring device 12 are connected to the external control device 13
It operates by the command from. Information such as data and various commands between the control device 13 and the measuring device 12 is GP-IB.
It is implemented via an interface such as the standard or the RS232C standard.
【００２１】図１０は図９の試験装置の制御装置１３が
実施する試験処理を示す流れ図である。最初に、測定器
１２の試験信号発生回路１２ａに対して送信すべき試験
信号を指定する。続いて測定部１２ｂに対して測定開始
指令を送出する。そして、測定部１２ｂから試験信号に
対して応答信号のビットデータが送出されると、このビ
ットデータに対する妥当性を判断する。そして、全試験
項目の試験が終了するとこの伝送装置１１ａ（１１ｂ）
に対する全部の試験を終了する。FIG. 10 is a flow chart showing a test process executed by the control device 13 of the test device shown in FIG. First, a test signal to be transmitted is designated to the test signal generating circuit 12a of the measuring device 12. Then, a measurement start command is sent to the measurement unit 12b. Then, when the bit data of the response signal is sent from the measuring unit 12b to the test signal, the validity of this bit data is determined. When all the test items have been tested, this transmission device 11a (11b)
Complete all tests for.
【００２２】[0022]
【発明が解決しようとする課題】しかしながら、図９お
よび図１０に示す試験装置においてもまだ次のような問
題があった。However, the test apparatus shown in FIGS. 9 and 10 still has the following problems.
【００２３】すなわち、前述したように、この試験装置
においては、伝送装置１１ａ，１１ｂに対して送出した
例えば図７に示す、正常信号(1) ，切替要求(3) ，…，
切替解除(6) に対する各応答(2) ，(4) ，(7) の各ビッ
トデータＫ1 ，Ｋ2 が正しいビットデータであるか否か
を調べることが可能である、しかし、前述したような同
期多重化伝送方式においては、データの伝送速度が図４
に示すように例えば１５６Ｍｂ／ｓと非常に高い。した
がって、上述したように正しいビットデータＫ1 ，Ｋ2
を有する応答信号が出力されることは勿論のこと、伝送
装置１１ａ．１１ｂの応答特性の確認も非常に重要な試
験項目となる。当然、図７において、伝送路の切替指令
が出力されてから実際に伝送路が切替わるまでの時間も
重要な試験項目となる。このような応答特性を簡単に検
証するには、試験信号を送出してから応答信号が出力さ
れるまでの時間を計測すればよい。That is, as described above, in this test device, for example, the normal signal (1), the switching request (3), ...
It is possible to check whether or not each bit data K1, K2 of each response (2), (4), (7) to the switching release (6) is the correct bit data, but the synchronization as described above. In the multiplex transmission method, the data transmission rate is as shown in FIG.
As shown in, for example, it is very high at 156 Mb / s. Therefore, as described above, the correct bit data K1, K2
Of course, a response signal including the transmission device 11a. Confirmation of the response characteristics of 11b is also a very important test item. Of course, in FIG. 7, the time from the output of the transmission path switching command to the actual switching of the transmission path is also an important test item. To easily verify such a response characteristic, it is sufficient to measure the time from the sending of the test signal to the output of the response signal.
【００２４】しかし、図９に示す試験装置においては、
制御装置１３と測定器１２との間にはＧＰ−ＩＢ規格や
ＲＳ２３２Ｃ規格等のインタフェースを介して各種指令
やデータが伝送される。したがって、制御装置１３から
試験信号を指定して、測定指令を送出した時刻から測定
部１２ｂから応答信号のビットデータが転送されて来る
までの時間は、上述したインタフェースにおける処理時
間が含まれる。そして、この処理時間の割合が大きくな
るので、伝送装置１１ａ，１１ｂ自体の応答時間が正確
に測定できない問題がある。However, in the test apparatus shown in FIG.
Various commands and data are transmitted between the control device 13 and the measuring device 12 via an interface such as GP-IB standard or RS232C standard. Therefore, the time from the time when the test signal is specified from the control device 13 and the measurement command is sent to when the bit data of the response signal is transferred from the measurement unit 12b includes the processing time at the interface described above. Since the ratio of this processing time becomes large, there is a problem that the response time of the transmission devices 11a and 11b itself cannot be accurately measured.
【００２５】また、制御装置１３内における応答信号の
確認処理等はコンピュータによるソフト的手段で実施さ
れるので、迅速な結果が得られない。よって、連続して
多数の応答特性を調べる場合は前の応答特性に対する処
理が終了しないうちに次の応答信号が入力されて、対応
しきれない事態が発生する懸念がある。Further, since confirmation processing of the response signal in the control device 13 is carried out by software means by a computer, a quick result cannot be obtained. Therefore, when a large number of response characteristics are continuously investigated, there is a concern that the next response signal may be input before the processing for the previous response characteristic is completed and the situation may not be met.
【００２６】したがって、従来の試験装置においては、
実際問題として、応答特性を測定していなかった。Therefore, in the conventional test equipment,
As a practical matter, the response characteristic was not measured.
【００２７】本発明はこのような事情に鑑みてなされた
ものであり、切替制御信号に含まれるビットデータを検
出する手段や検出された検出ビットデータが目的とする
ビットデータであるか否かを判定する手段やカウンタ等
の応答特性を測定する各部材をハード回路で構成するこ
とによって、インタフェースを省略でき、伝送路の切替
所要時間を含めた正確な応答特性をほぼ実時間で測定で
きる伝送装置のＡＰＳ試験装置を提供することを目的と
する。The present invention has been made in view of the above circumstances, and it is a means for detecting the bit data included in the switching control signal and whether or not the detected detected bit data is the target bit data. A transmission device capable of omitting an interface by configuring each member for measuring response characteristics such as a judgment unit and a counter with a hard circuit, and measuring an accurate response characteristic including a time required for switching a transmission path in substantially real time. It is an object of the present invention to provide an APS test apparatus of.
【００２８】[0028]
【課題を解決するための手段】上記課題を解消するため
に本発明は、伝送装置どうしを２系統の伝送路でもって
接続し、送信側から両方の伝送路へ同一デジタル信号を
送出し、受信側で一方の伝送路を選択してデジタル信号
を受信すると共に、選択された伝送路に異常が発生した
ときデジタル信号の先頭部分に組込まれた切替制御信号
によって他方の伝送路を選択する二重化伝送システムに
組込まれる伝送装置のＡＰＳ試験装置において、伝送装
置から出力されるデジタル信号に含まれる切替制御信号
のビットデータを検出する切替制御信号検出部と、予め
定められた第１および第２の特定ビットデータを記憶す
るビットデータメモリと、切替制御信号検出部にて検出
された検出ビットデータが第１の特定ビットデータに一
致すると一致信号を出力する比較器と、この比較器から
の一致信号出力時刻から所定待時間経過後に待時間終了
信号を出力する待時間回路と、この待時間終了信号に応
動して第２の特定ビットデータを有する切替制御信号を
伝送装置へ入力されるデジタル信号へ組込む切替制御信
号送出部と、待時間回路の待時間を可変設定する待時間
設定器とを備えたものである。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention is to connect transmission devices to each other through two transmission lines, and to transmit and receive the same digital signal from both transmission sides to both transmission lines. Side selects one transmission path and receives the digital signal, and when an abnormality occurs in the selected transmission path, the other transmission path is selected by the switching control signal incorporated in the beginning part of the digital signal. A switching control signal detection unit for detecting bit data of a switching control signal included in a digital signal output from the transmission device in an APS test device of the transmission device incorporated in the system, and first and second predetermined identifications. A bit data memory that stores bit data and a match signal when the detection bit data detected by the switching control signal detection unit matches the first specific bit data. It has a comparator for outputting, a waiting time circuit for outputting a waiting time end signal after a lapse of a predetermined waiting time from the coincidence signal output time from this comparator, and second specific bit data in response to the waiting time end signal. A switching control signal sending unit that incorporates the switching control signal into a digital signal input to the transmission device, and a waiting time setting device that variably sets the waiting time of the waiting time circuit are provided.
【００２９】また、別の発明のＡＰＳ試験装置において
は、伝送装置に対して選択された伝送路における異常発
生を模擬したエラー情報を送出するエラー情報送出部
と、伝送装置から出力されるデジタル信号に含まれる切
替制御信号のビットデータを検出する切替制御信号検出
部と、伝送路の切替えを指示する切替ビットデータを記
憶する切替ビットデータメモリと、切替制御信号検出部
にて検出された検出ビットデータが切替ビットデータに
一致すると一致信号を出力する比較器と、エラー情報送
出時刻から一致信号出力時刻までの経過時間を計時する
経過時間カウンタとが設けられている。Further, in the APS test apparatus of another invention, an error information sending section for sending error information simulating the occurrence of an abnormality in the selected transmission path to the transmission apparatus, and a digital signal output from the transmission apparatus. The switching control signal detection unit that detects the bit data of the switching control signal included in, the switching bit data memory that stores the switching bit data that instructs switching of the transmission path, and the detection bit detected by the switching control signal detection unit. A comparator that outputs a match signal when the data matches the switch bit data and an elapsed time counter that measures the elapsed time from the error information transmission time to the match signal output time are provided.
【００３０】さらに、別のＡＰＳ試験装置においては、
伝送装置から出力されるデジタル信号に含まれる切替制
御信号のビットデータを検出する切替制御信号検出部
と、伝送路の切替えを指示する第１の特定ビットデー
タ，および伝送路の切替え又は伝送路の名称変更を指定
する第２の特定ビットデータを記憶するビットデータメ
モリと、切替制御信号検出部にて検出された検出ビット
データが第１の特定ビットデータに一致すると第１の一
致信号を出力する第１の比較器と、切替制御信号検出部
にて検出された検出ビットデータが第２の特定ビットデ
ータに一致すると第２の一致信号を出力する第２の比較
器と、第１の一致信号出力時刻から第２のの一致信号出
力時刻までのでの経過時間を計時する経過時間カウンタ
とが備えられている。Further, in another APS test apparatus,
A switching control signal detection unit that detects bit data of a switching control signal included in a digital signal output from the transmission device, a first specific bit data that instructs switching of the transmission path, and switching of the transmission path or of the transmission path. When the bit data memory that stores the second specific bit data that specifies the name change and the detected bit data that is detected by the switching control signal detection unit match the first specific bit data, the first match signal is output. A first comparator, a second comparator that outputs a second match signal when the detection bit data detected by the switching control signal detector matches the second specific bit data, and the first match signal An elapsed time counter for counting the elapsed time from the output time to the second match signal output time is provided.
【００３１】[0031]
【作用】このように構成された請求項１のＡＰＳ（Autm
atic Protection Switching ）試験装置は、このＡＰＳ
試験装置が試験対象となる伝送装置に対して伝送路を介
して接続される他方の伝送装置とみなして、試験対象の
伝送装置から出力された第１の特定切替制御信号に対応
する第２の特定切替制御信号が試験対象の伝送装置へ入
力されるが、この第２の特定切替制御信号の入力タイミ
ングを任意に設定可能にした試験装置である。The APS (Autm) according to claim 1 configured as described above
atic Protection Switching) test equipment, this APS
The test device is regarded as the other transmission device connected to the test target transmission device via the transmission path, and the second specific device corresponding to the first specific switching control signal output from the test target transmission device is output. Although the specific switching control signal is input to the transmission device to be tested, this is a testing device in which the input timing of the second specific switching control signal can be arbitrarily set.
【００３２】すなわち、前記第１および第２の特定切替
制御信号を特定する第１，第２の特定ビットデータはビ
ットデータメモリに記憶されている。伝送装置から出力
されるデジタル信号の先頭部分に組込まれた切替制御信
号のビットデータは切替制御信号検出部で検出される。
そして、検出された検出ビットデータが第１の特定ビッ
トデータに一致すると、待時間設定器にて設定された待
時間経過後に第２の特定ビットデータを有する切替制御
信号がデジタル信号に組込まれて伝送装置へ送出され
る。すなわち、待時間を順次変更していくことによっ
て、試験装置における一つの制御信号を送出してから応
答信号が入力するまでの許容時間幅を測定できる。That is, the first and second specific bit data for specifying the first and second specific switching control signals are stored in the bit data memory. The bit data of the switching control signal incorporated in the head portion of the digital signal output from the transmission device is detected by the switching control signal detection unit.
When the detected detected bit data matches the first specific bit data, the switching control signal having the second specific bit data is incorporated into the digital signal after the waiting time set by the waiting time setting device has elapsed. It is sent to the transmission device. That is, by sequentially changing the waiting time, it is possible to measure the allowable time width from the transmission of one control signal in the test apparatus to the input of the response signal.
【００３３】請求項２のＡＰＳ試験装置は、伝送路に異
常が発生した場合に、異常発生から実際の伝送路を切替
える切替要求が実際に出力されるまでの切替要求保護時
間を測定する機能を有した試験装置である。The APS test apparatus according to claim 2 has a function of measuring a switching request protection time from the occurrence of the abnormality to the actual output of the switching request for switching the actual transmission path when the abnormality occurs in the transmission path. It is a test device that has.
【００３４】すなわち、エラー情報送出部から伝送装置
に対してエラー情報を送出し、経過時間カウンタを起動
する。そして、切替制御信号検出部にて検出されたビッ
トデータが切替ビットデータに一致すると経過時間カウ
ンタを停止させる。よって、経過時間カウンタによって
前記切替要求保護時間が測定される。That is, the error information sending unit sends error information to the transmission device and activates the elapsed time counter. When the bit data detected by the switching control signal detector matches the switching bit data, the elapsed time counter is stopped. Therefore, the switching request protection time is measured by the elapsed time counter.
【００３５】また、請求項３のＡＰＳ試験装置は、伝送
路に異常が発生した場合に、伝送路の切替を指示する切
替制御信号が送出されてから、例えば異常状態が回復し
て、次の切替要求または伝送路の名称変更が出力される
までの経過時間を測定する機能を有した試験装置であ
る。Further, in the APS test apparatus according to the third aspect, for example, when an abnormality occurs in the transmission line, a switching control signal for instructing switching of the transmission line is sent, and then, for example, the abnormal state is recovered and The test apparatus has a function of measuring the elapsed time until a switching request or a transmission path name change is output.
【００３６】すなわち、切替制御信号検出部にて検出さ
れたビットデータが切替を指定する第１の特定ビットデ
ータに一致した時刻から、同じく切替制御信号検出部に
て検出されたビットデータが伝送路の切替または名称変
更を指定する第２の特定ビットデータに一致する時刻ま
での経過時間が経過時間カウンタによって測定される。That is, from the time when the bit data detected by the switching control signal detection unit matches the first specific bit data designating the switching, the bit data also detected by the switching control signal detection unit is transmitted through the transmission line. The elapsed time until the time corresponding to the second specific bit data designating the switching or the name change is measured by the elapsed time counter.
【００３７】[0037]
【実施例】以下本発明の一実施例を図面を用いて説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００３８】図１は実施例の伝送装置のＡＰＳ試験装置
の概略構成を示すブロック図である。なお、試験対象と
しての二重化伝送システムに組込まれた伝送装置は図６
に示す各伝送装置１１ａ，１１ｂである。そして、各伝
送装置１１ａ，１１ｂ相互間において、図７に示す各種
の切替制御信号がヘッダー４部に組込まれたデジタル信
号が送受信される。FIG. 1 is a block diagram showing the schematic arrangement of an APS test apparatus for a transmission apparatus according to the embodiment. The transmission device incorporated in the duplex transmission system as the test target is shown in FIG.
The transmission devices 11a and 11b shown in FIG. Then, between the respective transmission devices 11a and 11b, a digital signal in which various switching control signals shown in FIG.
【００３９】伝送装置１１ａ（１１ｂ）から各伝送路９
ａ，９ｂへ出力される図５に示すフオーマットを有する
デジタル信号は切替制御信号検出部２１へ入力される。
この切替制御信号検出部２１は、図５に示すフオーマッ
トを有するデジタル信号のヘッダー４に含まれる切替制
御信号を構成するそれぞれ８桁構成の各ビットデータＫ
1 ，Ｋ2 を検出する。検出された各検出ビットデータＫ
1 ，Ｋ2 はバッファ２２を介して論理積回路２３の一方
の入力端子に印加される。この論理積回路２３の他方の
入力端子にはマスクメモリ２４に記憶されたマスクビッ
トＫ1a，Ｋ2aが常時印加されている。From the transmission device 11a (11b) to each transmission line 9
The digital signal having the format shown in FIG. 5 that is output to a and 9b is input to the switching control signal detection unit 21.
The switching control signal detecting section 21 constitutes each switching control signal included in the header 4 of the digital signal having the format shown in FIG.
Detects 1 and K2. Each detected bit data K detected
1 and K2 are applied to one input terminal of the AND circuit 23 via the buffer 22. The mask bits K1a and K2a stored in the mask memory 24 are constantly applied to the other input terminal of the AND circuit 23.
【００４０】論理積回路２３は１６個の単位論理積回路
で構成されており、各各検出ビットデータＫ1 ，Ｋ2 の
合計１６個のデータはそれぞれ各マスクビットデータの
各データと論理積が取られる。したがって、検出ビット
データＫ1 ，Ｋ2 はこの論理積回路２３を通過すること
によって、マスクビットデータが指定した桁のビットデ
ータのみが抽出されてバッファ２６を介して比較器２７
の一方の入力端子へ入力される。The logical product circuit 23 is composed of 16 unit logical product circuits, and a total of 16 data of each detection bit data K1 and K2 are logically ANDed with each data of each mask bit data. .. Therefore, the detection bit data K1 and K2 pass through the AND circuit 23 to extract only the bit data of the digit designated by the mask bit data, and the comparator 27 via the buffer 26.
Is input to one of the input terminals.
【００４１】前記マスクビットデータＫ1a，Ｋ2aは例え
は操作パネルに配設されたキーボード等のコード設定器
２５を用いて操作者によって設定される。したがって、
このマスクビットデータＫ1a，Ｋ2aを設定することによ
って、前記検出ビットデータＫ1 ，Ｋ2 を構成する合計
１６個のデータのうち次の比較器２７で比較対照する必
要のない桁のデータを予め排除することができる。すな
わち、これ以降の処理において、不必要なデータを検証
する必要がない。The mask bit data K1a and K2a are set by an operator using a code setting device 25 such as a keyboard provided on the operation panel. Therefore,
By setting the mask bit data K1a and K2a, the data of the digit which does not need to be compared and compared by the next comparator 27 is excluded in advance from the 16 data in total constituting the detection bit data K1 and K2. You can That is, it is not necessary to verify unnecessary data in the subsequent processing.
【００４２】比較器２７の他方の入力端子にはビットデ
ータメモリ２８ａに予め前記コード設定器２５にて設定
された第１の特定ビットデータＫ1c，Ｋ2cが常時印加さ
れている。そして、比較器２７は論理積回路２３から出
力された不必要な桁のデータがマスクされた検出ビット
データＫ1b，Ｋ2bの各桁のデータと第１の特定ビットデ
ータＫ1c，Ｋ2cの各桁のデータとが完全に一致したとき
一致信号を次の待時間回路２９へ送出する。この待時間
回路２９は一致信号が入力した時刻から例えばキーボー
ド等の待時間設定器３０にて設定された待時間ＴＷが経
過すると待時間終了信号を次の切替制御信号送出部３１
へ印加する。To the other input terminal of the comparator 27, the first specific bit data K1c and K2c preset by the code setting device 25 are constantly applied to the bit data memory 28a. Then, the comparator 27 outputs the data of each digit of the detection bit data K1b and K2b and the data of each digit of the first specific bit data K1c and K2c in which the unnecessary digit data output from the AND circuit 23 is masked. When and completely match, a match signal is sent to the next waiting time circuit 29. The waiting time circuit 29 sends a waiting time end signal to the next switching control signal sending unit 31 when the waiting time TW set by the waiting time setting device 30 such as a keyboard has elapsed from the time when the coincidence signal was input.
Apply to.
【００４３】切替制御信号送出部３１は、待時間終了信
号が入力されると、予め前記コード設定器２５でもって
ビットデータメモリ２８ｂに記憶されているそれぞれ８
桁の第２の特定ビットデータＫ1d，Ｋ2dを読出して伝送
装置１１ａ（１１ｂ）へ入力されるデジタル信号のヘッ
ダー４に切替制御信号として組込む。When the waiting time end signal is input, the switching control signal transmitting section 31 stores the 8 bits stored in the bit data memory 28b by the code setting unit 25 in advance.
The second specific bit data K1d and K2d of the digit are read out and incorporated in the header 4 of the digital signal inputted to the transmission device 11a (11b) as a switching control signal.
【００４４】このように構成されたＡＰＳ試験装置にお
いて、一方のビットデータメモリ２８ａに例えば図７，
図８に示す切替要求(3) のビットデータのうちの不必要
な桁のデータをマスクしたビットデータを第１の特定ビ
ットデータＫ1c，Ｋ2cとして設定し、他方のビットデー
タメモリ２８ｂに例えば図７，図８に示す切替応答(4)
の全ビットデータを第２の特定ビットデータＫ1d，Ｋ2d
として設定する。In the APS test apparatus thus constructed, one bit data memory 28a has, for example, the structure shown in FIG.
Bit data obtained by masking unnecessary digit data of the bit data of the switching request (3) shown in FIG. 8 is set as the first specific bit data K1c and K2c, and the other bit data memory 28b is set to, for example, FIG. , Switching response shown in Fig. 8 (4)
All the bit data of the second specific bit data K1d, K2d
Set as.
【００４５】すると、伝送装置１１ａ（１１ｂ）から出
力されるテジタル信号に含まれる切替制御信号が図７に
示す切替要求(3) になると、前述した待時間ＴＷ経過後
に、切替応答(4) の切替制御信号を含むデジル信号が伝
送装置１１ａ（１１ｂ）へ入力される。したがって、待
時間設定器３０にて待時間ＴＷの値を小さい時間から大
きい時間まで順番に変更していけば、伝送装置１１ａ
（１１ｂ）が切替要求(3) を送出した時刻ｔ2 から切替
応答(4) が入力する時刻ｔ3 までの許容時間幅が計測さ
れる。すなわち、待時間ＴＷが極端に短い場合や、極端
に長い場合は伝送装置１１ａ（１１ｂ）は応答しきれな
いので、エラーとなる。Then, when the switching control signal included in the digital signal output from the transmission device 11a (11b) becomes the switching request (3) shown in FIG. 7, after the waiting time TW described above, the switching response (4) The decile signal including the switching control signal is input to the transmission device 11a (11b). Therefore, if the waiting time setting unit 30 sequentially changes the value of the waiting time TW from a small time to a large time, the transmission device 11a
The allowable time width from time t 2 when the switching request (3) is sent by (11b) to time t 3 when the switching response (4) is input is measured. In other words, when the waiting time TW is extremely short or extremely long, the transmission device 11a (11b) cannot respond and an error occurs.
【００４６】なお、ビットデータメモリ２８ａ，２８ｂ
に設定する第１，第２の特定ビットデータは切替応答
(3) と切替応答(4) との各ビットデータ以外にも、正常
信号(1)(2)のヒッドデータを設定することによって、両
方の信号相互間の時間遅れを任意に設定できる。すなわ
ち、伝送装置１１ａ，１１ｂにおける一つの切替制御信
号を送出してから応答信号が入力されるタイミングを任
意に変更することによって、伝送装置１１ａ，１１ｂの
応答特性を測定することが可能である。The bit data memories 28a, 28b
The first and second specific bit data set in
In addition to the bit data of (3) and the switching response (4), by setting the hidden data of the normal signals (1) and (2), the time delay between both signals can be set arbitrarily. That is, it is possible to measure the response characteristics of the transmission devices 11a and 11b by arbitrarily changing the timing at which the response signal is input after transmitting one switching control signal in the transmission devices 11a and 11b.
【００４７】さらに、図１に示すＡＰＳ試験装置を構成
する切替制御信号検出部２１，各バッファ２２，２６，
論理積回路２３，比較器２７，ビットデータメモリ２８
ａ，２８ｂ，切替制御信号送出部３１はハード回路で構
成されている。また、ＧＰ−ＩＢ規格やＲＳ２３２Ｃ規
格等のインタフェースを用いていない。したがって、制
御装置を用いてソフト的手法によって検出ビットデータ
に対する判定処理を実行する従来試験装置に比較して、
処理所要時間をほぼ無視できる程度まで圧縮される。Further, the switching control signal detector 21, each buffer 22, 26, which constitutes the APS test apparatus shown in FIG.
AND circuit 23, comparator 27, bit data memory 28
The a, 28b and the switching control signal transmission unit 31 are composed of hardware circuits. Further, no interface such as GP-IB standard or RS232C standard is used. Therefore, as compared with the conventional test device that executes the determination process on the detected bit data by the software method using the control device,
It is compressed to such an extent that the processing time can be almost ignored.
【００４８】よって、前述した待時間ＴＷを正確に設定
できるので、正確な応答特性が得られる。Therefore, since the waiting time TW described above can be set accurately, accurate response characteristics can be obtained.
【００４９】図２は本発明の他の実施例に係わるＡＰＳ
試験装置の概略構成を示すブロック図である。図１の実
施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明は省略されている。FIG. 2 shows an APS according to another embodiment of the present invention.
It is a block diagram showing a schematic structure of a test device. The same parts as those in the embodiment of FIG. 1 are designated by the same reference numerals. Therefore, detailed description of the overlapping portions is omitted.
【００５０】この実施例装置においては、試験対象とし
ての伝送装置１１ａ（１１ｂ）に対して、現在選択中の
伝送路が異常発生したことを模擬するエラー情報として
のエラーコードＥがコード設定器２５からエラーコード
メモリ３２に設定される。また、図７，図８の切替要求
(3) を示す各ビットデータＫ1 ，Ｋ2 がマスクされた状
態で切替ビットデータＫ1e，Ｋ2eとして切替ビットデー
タメモリ３３に設定される。In the apparatus of this embodiment, the code setter 25 is an error code E as error information for simulating that an abnormality has occurred in the currently selected transmission path for the transmission apparatus 11a (11b) to be tested. To the error code memory 32. Also, the switching request of FIG. 7 and FIG.
The bit data K1 and K2 indicating (3) are masked and set in the switch bit data memory 33 as the switch bit data K1e and K2e.
【００５１】そして、測定開始トリガ手段３４からエラ
ー情報送出部３５へ測定開始指令が入力されると、エラ
ー情報送出部３５はエラーコードメモリ３２からエラー
コードＥを読出して伝送装置１１ａ（１１ｂ）へ入力さ
れるデジタル信号に組込む。エラー情報送出部３５はエ
ラーコードＥを送出すると同時に、経過時間カウンタ３
６に対して起動指令を送出する。この経過時間カウンタ
３６はエラー情報送出部３５から起動指令が入力すると
経過時間の計時を開始し、比較器２７から一致信号が入
力すると計時動作を停止する。そして、そのときの経過
時間Ｔｄを例えば液晶表示装置等の表示手段３７へ送出
する。When a measurement start command is input from the measurement start trigger means 34 to the error information sending section 35, the error information sending section 35 reads the error code E from the error code memory 32 and sends it to the transmission device 11a (11b). Incorporated into the input digital signal. The error information sending unit 35 sends the error code E, and at the same time, the elapsed time counter 3
A start command is sent to 6. The elapsed time counter 36 starts counting elapsed time when a start command is input from the error information sending unit 35, and stops counting operation when a match signal is input from the comparator 27. Then, the elapsed time Td at that time is sent to the display means 37 such as a liquid crystal display device.
【００５２】このように構成されたＡＰＳ試験装置にお
いて、例えばキーボード等の測定開始トリガ手段３４を
介してエラー情報送出部３５を起動すると、エラーコー
ドＥが伝送装置１１ａ（１１ｂ）へ入力される。同時
に、経過時間カウンタ３６が経過時間Ｔの計時を開始す
る。よって、この伝送装置１１ａ（１１ｂ）は図７に示
すように、エラー検出時点から切替要求保護時間Ｔａ経
過後に切替要求(3) の切替制御信号を出力する。そし
て、切替要求(3) を含むデジタル信号が出力されると、
比較器２７から一致信号が出力される。その結果、経過
時間カウンタ３５の計時動作が停止して、この時点の経
過時間Ｔｄが表示手段３７に表示される。In the APS test apparatus thus configured, when the error information sending section 35 is activated via the measurement start trigger means 34 such as a keyboard, the error code E is input to the transmission apparatus 11a (11b). At the same time, the elapsed time counter 36 starts counting the elapsed time T. Therefore, as shown in FIG. 7, the transmission device 11a (11b) outputs the switching control signal of the switching request (3) after the switching request protection time Ta has elapsed from the time when the error was detected. Then, when a digital signal including the switching request (3) is output,
A coincidence signal is output from the comparator 27. As a result, the time counting operation of the elapsed time counter 35 is stopped, and the elapsed time Td at this point is displayed on the display means 37.
【００５３】よって、観測者は測定された経過時間Ｔｄ
と予め設定されている切替要求保護時間Ｔａとの間の誤
差時間ΔＴを把握することが可能となる。すなわち、こ
の誤差時間ΔＴが所定の許容誤差範囲に入っているか否
かを調べる。Therefore, the observer can measure the measured elapsed time Td.
It becomes possible to grasp the error time ΔT between the switching request protection time Ta and the preset switching protection time Ta. That is, it is checked whether or not this error time ΔT is within a predetermined allowable error range.
【００５４】このように、異常発生からこの異常発生に
対する対応処理が開始されるまでの時間を正確に測定す
ることが可能である。すなわち、伝送装置１１ａ（１１
ｂ）の一種の時間応答特性を評価できる。As described above, it is possible to accurately measure the time from the occurrence of the abnormality to the start of the processing for dealing with the abnormality. That is, the transmission device 11a (11
A kind of time response characteristic of b) can be evaluated.
【００５５】図３は本発明のさらに別の実施例に係わる
ＡＰＳ試験装置の概略構成を示すブロック図である。図
１の実施例と同一部分には同一符号が付してある。した
がって、重複する部分の詳細説明は省略されている。FIG. 3 is a block diagram showing the schematic arrangement of an APS test apparatus according to still another embodiment of the present invention. The same parts as those in the embodiment of FIG. 1 are designated by the same reference numerals. Therefore, detailed description of the overlapping portions is omitted.
【００５６】この実施例装置にいては、切替制御信号検
出部２１から出力されるデジタル信号に含まれる切替制
御信号の各ビットデータＫ1 ，Ｋ2 はバッファ２２を介
して各論理積回路２３，２３ａの一方の入力端子へ入力
される。各論理積回路２３，２３ａの他方の入力端子に
は各マスクメモリ２４，２４ａに設定されているマスク
ビットデータＫ1a，Ｋ2a、Ｋ1g，Ｋ2gが常時入力されて
いる。In the apparatus of this embodiment, the bit data K1 and K2 of the switching control signal included in the digital signal output from the switching control signal detector 21 are transferred to the AND circuits 23 and 23a via the buffer 22. It is input to one of the input terminals. The mask bit data K1a, K2a, K1g and K2g set in the mask memories 24 and 24a are constantly input to the other input terminals of the AND circuits 23 and 23a.
【００５７】また、一方のビットデータメモリ３８には
伝送路９ａ，９ｂの切替を指示する例えば図７の切替要
求(3) の各ビットデータＫ1 ，Ｋ2 が第１の特定ビット
データＫ1i，Ｋ2iとして設定されている。そして、他方
のビットデータメモリ３８ｂには、伝送路の切替または
伝送路の名称変更を指示する図７の切替解除(6) の各ビ
ッドデータＫ1 ，Ｋ2 が第２の特定ビットデータＫ1j，
Ｋ2jとして設定されている。そして、各論理積回路２
３，２３ａから出力された検出ヒットデータＫ1b，Ｋ2
b、Ｋ1h，Ｋ2hはそれぞれハッファ２６，２６ａを介し
て第１，第２の比較器２７，２７ａの一方の入力端子へ
それぞれ入力される。この第１，第２の比較器２７，２
７ａの他方の入力端子には前記第１，第２の特定ビット
データＫ1i，Ｋ2i、Ｋ1j，Ｋ2jが印加される。Further, in the bit data memory 38, one of the bit data K1 and K2 of the switching request (3) of FIG. 7 which instructs switching of the transmission lines 9a and 9b is used as the first specific bit data K1i and K2i. It is set. Then, in the other bit data memory 38b, each of the bid data K1 and K2 of the switching release (6) of FIG. 7 for instructing the switching of the transmission path or the name change of the transmission path is the second specific bit data K1j,
It is set as K2j. And each AND circuit 2
Detected hit data K1b, K2 output from 3, 23a
b, K1h, and K2h are respectively input to one input terminals of the first and second comparators 27 and 27a via the haffers 26 and 26a. The first and second comparators 27 and 2
The first and second specific bit data K1i, K2i, K1j, K2j are applied to the other input terminal of 7a.
【００５８】経過時間カウンタ３６ｂは第１の比較器２
７の一致信号で起動し、第２の比較器２７ｂの一致信号
で停止する。そして、計測された経過時間Ｔｅは表示手
段３７に表示される。The elapsed time counter 36b is the first comparator 2
It is started by the coincidence signal of 7 and stopped by the coincidence signal of the second comparator 27b. Then, the measured elapsed time Te is displayed on the display means 37.
【００５９】このように構成されたＡＰＳ試験装置にお
いて、伝送装置１１ａ（１１ｂ）から出力されるデジタ
ル信号に含まれる切替制御信号の検出ビットデータＫ1
，Ｋ2 が図７に示す切替要求(3) のビットデータに一
致すると、経過時間カウンタ３６ａが起動し、切替解除
(6) の各ビッドデータに一致すると停止する。すなわ
ち、切替要求(3) の出力時刻ｔ2 から切替解除(6) の出
力時刻ｔ7 までの経過時間Ｔｅが正確に計測される。言
い換えれば、故障が発生して、元に復旧するまでの時間
が測定される。In the APS test apparatus thus configured, the detection bit data K1 of the switching control signal included in the digital signal output from the transmission apparatus 11a (11b).
, K2 match the bit data of the switching request (3) shown in FIG. 7, the elapsed time counter 36a is activated and the switching is released.
It stops when it matches each bid data in (6). That is, the elapsed time Te from the output time t 2 of the switching request (3) to the output time t 7 of the switching release (6) is accurately measured. In other words, the time taken for a failure to occur and the original recovery is measured.
【００６０】[0060]
【発明の効果】以上説明したように本発明のＡＰＳ試験
装置によれば、切替制御信号に含まれるビットデータを
検出する切替制御信号検出部，比較回路，ビットデータ
メモリ，経過時間カウンタ等をハード回路で構成してい
る。したがって、デジタル信号から検出された切替制御
信号のビットデータが目的とするビットデータであるか
否かの判断や、信号出力相互間の時間差の測定をほぼ実
時間で正しく測定できる。よって、インタフェースを用
いてソフト的にビットデータの妥当性のみを測定してい
た従来試験装置に比較して、測定対象である伝送装置の
応答特性も確実に測定でき、伝送装置の特性をより他方
面から詳細に測定できる。As described above, according to the APS test apparatus of the present invention, the switching control signal detecting unit for detecting the bit data included in the switching control signal, the comparison circuit, the bit data memory, the elapsed time counter, etc. are hard-wired. It is composed of a circuit. Therefore, the determination as to whether the bit data of the switching control signal detected from the digital signal is the target bit data and the measurement of the time difference between the signal outputs can be accurately measured almost in real time. Therefore, compared to the conventional test equipment that measured only the validity of bit data by software using an interface, the response characteristics of the transmission equipment that is the measurement target can be measured more reliably, and the characteristics of the transmission equipment Can be measured in detail from the direction.
【図１】 本発明の一実施例に係わるＡＳＰ試験装置の
概略構成を示すブロック図、FIG. 1 is a block diagram showing a schematic configuration of an ASP test apparatus according to an embodiment of the present invention,
【図２】 本発明の他の実施例に係わるＡＳＰ試験装置
の概略構成を示すブロック図、FIG. 2 is a block diagram showing a schematic configuration of an ASP test apparatus according to another embodiment of the present invention,
【図３】 本発明のさらに別の実施例に係わるＡＳＰ試
験装置の概略構成を示すブロック図、FIG. 3 is a block diagram showing a schematic configuration of an ASP test apparatus according to still another embodiment of the present invention,
【図４】 一般的な同期多重化伝送方式の信号多重化手
順を示す模式図、FIG. 4 is a schematic diagram showing a signal multiplexing procedure of a general synchronous multiplexing transmission system,
【図５】 同方式に採用されるインタフェースのフレー
ム構成図、FIG. 5 is a frame configuration diagram of an interface adopted in the same system,
【図６】 一般的な二重化伝送システムを示す模式図、FIG. 6 is a schematic diagram showing a general duplex transmission system,
【図７】 同システムにおける切替制御信号の送受信を
示すシーケンス図、FIG. 7 is a sequence diagram showing transmission / reception of a switching control signal in the system.
【図８】 同システムにおける各切替制御信号のビット
データを示す図、FIG. 8 is a view showing bit data of each switching control signal in the system,
【図９】 従来の試験装置と伝送装置との接続関係を示
す図、FIG. 9 is a diagram showing a connection relationship between a conventional test device and a transmission device,
【図１０】 同従来装置における制御装置の動作を示す
流れ図。FIG. 10 is a flowchart showing the operation of the control device in the conventional device.
９ａ，９ｂ…伝送路、１１ａ，１１ｂ…伝送装置、２１
…切替制御信号検出部、２３，２３ａ…論理積回路、２
４，２４ａ…マスクメモリ、２５…コード設定器、２
７，２７ａ…比較器、２８ａ，２８ｂ，２８ｃ，３８，
３８ａ…ビットデータメモリ、３０…待時間設定器、３
１…切替制御信号送出部、３３…切替ビットデータメモ
リ、３４…測定開始トリガ手段、３５…エラー情報送出
部、３６，３６ａ…経過時間カウンタ、３７…表示手
段。9a, 9b ... Transmission path, 11a, 11b ... Transmission device, 21
... switching control signal detectors 23, 23a ... AND circuit, 2
4, 24a ... Mask memory, 25 ... Code setting device, 2
7, 27a ... Comparator, 28a, 28b, 28c, 38,
38a ... Bit data memory, 30 ... Wait time setting device, 3
DESCRIPTION OF SYMBOLS 1 ... Switching control signal transmission part, 33 ... Switching bit data memory, 34 ... Measurement start trigger means, 35 ... Error information transmission part, 36, 36a ... Elapsed time counter, 37 ... Display means.
Claims (3)
送路(9a,9b) でもって接続し、送信側から両方の伝送路
へ同一デジタル信号を送出し、受信側で一方の伝送路を
選択して前記デジタル信号を受信すると共に、前記選択
された伝送路に異常が発生したとき前記デジタル信号の
先頭部分に組込まれた切替制御信号によって他方の伝送
路を選択する二重化伝送システムに組込まれる伝送装置
のＡＰＳ試験装置において、 前記伝送装置から出力されるデジタル信号に含まれる切
替制御信号のビットデータを検出する切替制御信号検出
部(21)と、予め定められた第１および第２の特定ビット
データを記憶するビットデータメモリ(28a,28b) と、前
記切替制御信号検出部にて検出された検出ビットデータ
が前記第１の特定ビットデータに一致すると一致信号を
出力する比較器(27)と、この比較器からの一致信号出力
時刻から所定待時間経過後に待時間終了信号を出力する
待時間回路(29)と、この待時間終了信号に応動して前記
第２の特定ビットデータを有する切替制御信号を前記伝
送装置へ入力されるデジタル信号へ組込む切替制御信号
送出部(31)と、前記待時間回路の待時間を可変設定する
待時間設定器(30)とを備えた伝送装置のＡＰＳ試験装
置。1. Transmission devices (11a, 11b) are connected by two transmission lines (9a, 9b), the same digital signal is sent from the transmission side to both transmission lines, and one transmission is performed at the reception side. A duplex transmission system that selects a path and receives the digital signal, and selects another transmission path by a switching control signal incorporated at the beginning of the digital signal when an abnormality occurs in the selected transmission path. In an APS test device for a built-in transmission device, a switching control signal detection unit (21) for detecting bit data of a switching control signal included in a digital signal output from the transmission device, and predetermined first and second And a bit data memory (28a, 28b) for storing the specific bit data, and a match signal is output when the detection bit data detected by the switching control signal detection unit matches the first specific bit data. Comparator (27), a waiting time circuit (29) that outputs a waiting time end signal after the elapse of a predetermined waiting time from the coincidence signal output time from this comparator, and the above-mentioned first in response to this waiting time end signal. A switching control signal sending section (31) for incorporating a switching control signal having two specific bit data into a digital signal input to the transmission device, and a waiting time setting device (30) for variably setting the waiting time of the waiting time circuit. An APS test apparatus for a transmission device including:
て接続し、送信側から両方の伝送路へ同一デジタル信号
を送出し、受信側で一方の伝送路を選択して前記デジタ
ル信号を受信すると共に、前記選択された伝送路に異常
が発生したとき前記デジタル信号の先頭部分に組込まれ
た切替制御信号によって他方の伝送路を選択する二重化
伝送システムに組込まれる伝送装置のＡＰＳ試験装置に
おいて、 前記伝送装置に対して選択された伝送路における異常発
生を模擬したエラー情報を送出するエラー情報送出部(3
5)と、前記伝送装置から出力されるデジタル信号に含ま
れる切替制御信号のビットデータを検出する切替制御信
号検出部(21)と、伝送路の切替えを指示する切替ビット
データを記憶する切替ビットデータメモリ(33)と、前記
切替制御信号検出部にて検出された検出ビットデータが
前記切替ビットデータに一致すると一致信号を出力する
比較器(27)と、前記エラー情報送出時刻から前記一致信
号出力時刻までの経過時間を計時する経過時間カウンタ
(36)とを備えた被測定伝送装置のＡＰＳ試験装置。2. The transmission devices are connected by two transmission lines, the same digital signal is transmitted from the transmission side to both transmission lines, and one transmission line is selected at the reception side to receive the digital signal. At the same time, when an abnormality occurs in the selected transmission line, in the APS test device of the transmission device incorporated in the duplicated transmission system that selects the other transmission line by the switching control signal incorporated in the leading part of the digital signal, An error information sending unit (3) that sends error information simulating the occurrence of an abnormality in the selected transmission path to the transmission device.
5), a switching control signal detection unit (21) that detects bit data of a switching control signal included in the digital signal output from the transmission device, and a switching bit that stores switching bit data that instructs switching of the transmission path. A data memory (33), a comparator (27) that outputs a coincidence signal when the detection bit data detected by the switching control signal detection unit coincides with the switching bit data, and the coincidence signal from the error information transmission time. Elapsed time counter that measures elapsed time up to output time
(36) An APS test device for a measured transmission device including:
て接続し、送信側から両方の伝送路へ同一デジタル信号
を送出し、受信側で一方の伝送路を選択して前記デジタ
ル信号を受信すると共に、前記選択された伝送路に異常
が発生したとき前記デジタル信号の先頭部分に組込まれ
た切替制御信号によって他方の伝送路を選択する二重化
伝送システムに組込まれる伝送装置のＡＰＳ試験装置に
おいて、 前記伝送装置から出力されるデジタル信号に含まれる切
替制御信号のビットデータを検出する切替制御信号検出
部(21)と、前記伝送路の切替えを指示する第１の特定ビ
ットデータ，および前記伝送路の切替え又は伝送路の名
称変更を指定する第２の特定ビットデータを記憶するビ
ットデータメモリ(38,38a)と、前記切替制御信号検出部
にて検出された検出ビットデータが前記第１の特定ビッ
トデータに一致すると第１の一致信号を出力する第１の
比較器(27)と、前記切替制御信号検出部にて検出された
検出ビットデータが前記第２の特定ビットデータに一致
すると第２の一致信号を出力する第２の比較器(27a)
と、前記第１の一致信号出力時刻から前記第２のの一致
信号出力時刻までのでの経過時間を計時する経過時間カ
ウンタ(36a) とを備えた伝送装置のＡＰＳ試験装置。3. The transmission devices are connected by two transmission lines, the same digital signal is transmitted from the transmission side to both transmission lines, and one transmission line is selected at the reception side to receive the digital signal. At the same time, when an abnormality occurs in the selected transmission line, in the APS test device of the transmission device incorporated in the duplicated transmission system that selects the other transmission line by the switching control signal incorporated in the leading part of the digital signal, A switching control signal detection unit (21) for detecting bit data of a switching control signal included in a digital signal output from the transmission device, a first specific bit data for instructing switching of the transmission path, and the transmission path And a bit data memory (38, 38a) for storing second specific bit data for designating switching or name change of transmission path, and detected by the switching control signal detector. A first comparator (27) that outputs a first match signal when the detected bit data matches the first specific bit data, and the detected bit data detected by the switching control signal detector is the second comparator (27). Second comparator (27a) which outputs a second coincidence signal when coincident with the specific bit data of
And an elapsed time counter (36a) for measuring an elapsed time from the first coincidence signal output time to the second coincidence signal output time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014223A JP3026875B2 (en) | 1992-01-29 | 1992-01-29 | APS test equipment for transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014223A JP3026875B2 (en) | 1992-01-29 | 1992-01-29 | APS test equipment for transmission equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206979A true JPH05206979A (en) | 1993-08-13 |
| JP3026875B2 JP3026875B2 (en) | 2000-03-27 |
Family
ID=11855071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014223A Expired - Fee Related JP3026875B2 (en) | 1992-01-29 | 1992-01-29 | APS test equipment for transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026875B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100393055C (en) * | 2002-12-10 | 2008-06-04 | 中兴通讯股份有限公司 | Automatic protection switching protocol testing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2913730A1 (en) * | 2007-03-12 | 2008-09-19 | Alstom Technology Ltd | HYDRAULIC INSTALLATION AND METHOD FOR CONTROLLING SUCH INSTALLATION |
-
1992
- 1992-01-29 JP JP4014223A patent/JP3026875B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100393055C (en) * | 2002-12-10 | 2008-06-04 | 中兴通讯股份有限公司 | Automatic protection switching protocol testing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3026875B2 (en) | 2000-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3479248B2 (en) | ATM transmission test equipment | |
| US5408461A (en) | Path route test apparatus for use in an ATM transmission system | |
| JP3026875B2 (en) | APS test equipment for transmission equipment | |
| JPH0650876B2 (en) | Intermediate relay device | |
| JP2659797B2 (en) | Failure point detection device in LAN | |
| JP3445443B2 (en) | Communication control method | |
| JPH0697975A (en) | Data communication system | |
| JP2897341B2 (en) | Transmission path test method and system | |
| JPH0653961A (en) | Monitoring device | |
| JP3261266B2 (en) | Fire detector | |
| JP3058805B2 (en) | Bit error test equipment for communication networks | |
| JP2693330B2 (en) | Power system protection system | |
| JP2564982B2 (en) | General-purpose interface controller | |
| JP3865718B2 (en) | Network device response time measurement device | |
| JPH0125459B2 (en) | ||
| JPH04361450A (en) | Transmission delay measuring instrument | |
| JPH02264527A (en) | Two-way communication system using single stripe optical fiber | |
| JPH0352354A (en) | Packet exchange transmission delay measurement system | |
| JPH04115395A (en) | Disaster prevension monitoring device | |
| JPS6248861B2 (en) | ||
| JPH0637844A (en) | Data communication system | |
| JP2002064510A (en) | Atm cell transmission system, atm cell transmission device, atm cell transmission method, and cell assembling /disassembling apparatus | |
| JP2000196695A (en) | Method for displaying residual transmitting time of picture transmitter | |
| JPH04291528A (en) | Test control system for communication system | |
| JP2000011277A (en) | Line interface |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |