JPH05206407A - Mos transistor and its manufacture - Google Patents

Mos transistor and its manufacture

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JPH05206407A
JPH05206407A JP4034404A JP3440492A JPH05206407A JP H05206407 A JPH05206407 A JP H05206407A JP 4034404 A JP4034404 A JP 4034404A JP 3440492 A JP3440492 A JP 3440492A JP H05206407 A JPH05206407 A JP H05206407A
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Abstract

PURPOSE: To make the formation area of a MOS transistor small and to make the integration of the MOS transistor high by a method wherein a gate with reference to the surface of a substrate (or a base body) is formed in the depth direction.
CONSTITUTION: A first gate 18 is formed, via a first gate insulating film 17, on the sidewall 15 on one side and on the bottom face 16 of a groove 14 formed in a semiconductor substrate 11; a second gate 23 is formed, via a second gate insulating film 22, on the sidewall 20 on the other side and on the bottom face 21 of said groove 14. A first source-drain region 19 and a second source-drain region 24 are formed on the upper layer of the semiconductor substrate 11 excluding the inside of the groove 14; a third source-drain region 25 is formed on the upper layer of the semiconductor substrate 11 on the bottom face side of the groove 14. Alternatively, source-drain regions are formed on the upper layer and the lower layer of a semiconductor part formed on the upper layer of an insulating base body; gates (not indicated in the figure) are formed, via a gate insulating film (not indicated in the figure), on both sidewall sides of the semiconductor part.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、MOSトランジスタとその製造方法に関するものである。 The present invention relates to a process for its preparation and MOS transistors.

【0002】 [0002]

【従来の技術】メモリ素子の大容量化、高集積化にともなって、素子の微細化が進んでいる。 Capacity of the Related Art Memory devices, along with high integration, is progressing miniaturization of elements. 上記メモリ素子の多くは、MOS型メモリ素子である。 Many of the above memory device is a MOS type memory devices. その代表例を図1 Figure 1 a typical example
8により説明する。 8 by the explanation. 図に示すように、半導体基板111 As shown, the semiconductor substrate 111
上にゲート絶縁膜112を介してゲート113が形成されている。 Gate 113 is formed via a gate insulating film 112 above. このゲート113の両側壁には、ゲートサイドウォール絶縁膜114が形成されている。 The side walls of the gate 113, the gate sidewall insulating film 114 is formed. また上記ゲート113の両側の上記半導体基板111の上層には、 Also in the upper layer of both sides of the semiconductor substrate 111 of the gate 113,
LDD構造のソース・ドレイン領域115,116が形成されている。 Source and drain regions 115 and 116 of the LDD structure are formed. 上記の如くに、MOSトランジスタ11 To as the above, MOS transistor 11
0は形成されている。 0 is formed. さらにMOSトランジスタ110 In addition MOS transistor 110
を覆う状態に層間絶縁膜117が形成されている。 Interlayer insulating film 117 is formed in a state where the cover. 上記ソース・ドレイン領域116上の上記層間絶縁膜117 The interlayer insulating film 117 on the source and drain regions 116
にはコンタクトホール118が設けられている。 A contact hole 118 is provided in the. このコンタクトホール118を介して、上記ソース・ドレイン領域116に接続する配線119が形成されている。 Through the contact hole 118, a wiring 119 that is connected to the source and drain regions 116 are formed. この配線119は、例えばバリヤメタル層とアルミニウム合金層とよりなる。 The wiring 119 becomes more, for example, barrier metal layer and the aluminum alloy layer.

【0003】次に上記MOSトランジスタ110の製造方法を、図19の製造工程図により説明する。 [0003] Next, manufacturing method of the MOS transistor 110 will be described with reference to manufacturing process diagrams of Figure 19. 図19の(1)に示すように、例えばLOCOS法によって、半導体基板(例えば単結晶シリコン基板)111の上層に、素子分離領域121を形成する。 As shown in (1) in FIG. 19, for example, by the LOCOS method, the upper layer of the semiconductor substrate (e.g., a single crystal silicon substrate) 111, an element isolation region 121. 次いで熱酸化法によって酸化シリコン膜(122)を形成した後、化学的気相成長法によって多結晶シリコン膜(123)を成膜する。 Then after forming a silicon oxide film (122) by thermal oxidation, depositing a polycrystalline silicon film (123) by chemical vapor deposition. 続いてホトリソグラフィーとエッチングとによって、上記多結晶シリコン膜(123)でゲート113を形成する。 By the photolithography and etching followed, to form a gate 113 at the polycrystalline silicon film (123). さらに、上記酸化シリコン膜(122)でゲート絶縁膜112を形成する。 Further, a gate insulating film 112 with the silicon oxide film (122). 次いでイオン注入法によって、上記ゲート113の両側の上記半導体基板111 Then by ion implantation, both sides of the gate 113 of the semiconductor substrate 111
の上層に、低濃度拡散層124,125を形成する。 The upper layer of, forming a low concentration diffusion layer 124, 125.

【0004】その後図19の(2)に示す如く、化学的気相成長法によって酸化シリコン膜(126)を形成した後、エッチバックして、ゲート113の側壁に酸化シリコン膜(126)よりなるゲートサイドウォール絶縁膜114を形成する。 [0004] As then shown in (2) of Figure 19, after forming a silicon oxide film (126) by chemical vapor deposition, and etched back, made of silicon oxide film (126) on the sidewalls of the gate 113 forming a gate sidewall insulating film 114. 次いで、ゲートサイドウォール絶縁膜114とゲート113とをイオン注入マスクにして、上記低濃度拡散層124,125よりも深い状態に高濃度拡散層127,128を形成する。 Then a gate sidewall insulating film 114 and the gate 113 to the ion implantation mask, to form a high-concentration diffusion layers 127 and 128 in a deep state than the low concentration diffusion layer 124, 125. このようにして上記低濃度拡散層124と高濃度拡散層127とによって、ソース・ドレイン領域115を形成し、また低濃度拡散層125と高濃度拡散層128とによって、上記ソース・ドレイン領域116を形成する。 This way the above low concentration diffusion layer 124 as a high-concentration diffusion layer 127, to form source and drain regions 115 and by the low concentration diffusion layer 125 and the high concentration diffusion layer 128, the source-drain regions 116 Form. 上記の如くして、MOSトランジスタ110は形成される。 And as described above, MOS transistor 110 is formed.

【0005】続いて図19の(3)に示すように、化学的気相成長法によって、上記MOSトランジスタ110 [0005] Subsequently, as shown in (3) in FIG. 19, by chemical vapor deposition, the MOS transistors 110
を覆う状態に、酸化シリコン膜よりなる層間絶縁膜11 The state of the cover, an interlayer insulating film 11 made of silicon oxide film
7を形成する。 7 to the formation. その後ホトリソグラフィーとエッチングとによって、上記ソース・ドレイン領域116上の層間絶縁膜117にコンタクトホール118を形成する。 Then by the photolithography and etching to form a contact hole 118 in the interlayer insulating film 117 on the source and drain regions 116. さらにスパッタ法によって、上記コンタクトホール118 By addition sputtering, the contact holes 118
の内部と上記層間絶縁膜117との上面とに配線層(1 Internal wiring layer on the upper surface between the interlayer insulating film 117 (1
29)を成膜した後、ホトリソグラフィーとエッチングとによって、配線層(129)の2点鎖線で示す部分を除去して配線119を形成する。 29) after forming a, by a photolithography and etching to form a wiring 119 by removing a portion indicated by two-dot chain line in the wiring layer (129).

【0006】上記製造プロセスで微細なデバイス構造を形成するには、ディープサブミクロン以下のレジストパターンを形成するホトリソグラフィー技術が必要となる。 [0006] forming a fine device structure above manufacturing process, it is necessary to photolithographic techniques for forming the following resist pattern deep submicron.

【0007】 [0007]

【発明が解決しようとする課題】しかしながら、ディープサブミクロン以下のレジストパターンを形成するのは非常に困難である。 [SUMMARY OF THE INVENTION However, it is very difficult to form the following resist pattern deep submicron. 従来のフォトマスクを用いてg線の露光波長により、例えば微細なコンタクトホールを形成する場合には、0.5μm程度の径のものを形成するのが限界になっている。 The exposure wavelength of g-line using a conventional photomask, for example, when forming a fine contact hole, to form what the size of about 0.5μm is in the limit. そこで、レジストパターンを形成する露光工程において、異なる位相振幅を組み合わせることによってレジストパターンを形成する、いわゆる位相シフト法が提案されている。 Therefore, in the exposure step of forming a resist pattern to form a resist pattern, a so-called phase shift method is proposed by combining different phase amplitude.

【0008】ところが位相シフト法では、フォトマスクを製作する際に、マスクを透過する露光の位相をコンピュータシミュレーションする必要があり、そのためマスク設計が非常に複雑になる。 [0008] However, in the phase shift method, in fabricating a photo-mask, it is necessary to computer simulation of the phase of the exposure that passes through the mask, so the mask design becomes very complicated. またフォトマスク基板に、 In addition to the photomask substrate,
位相を均一にシフトさせるシフターを形成することが困難である。 It is difficult to form a shifter for uniformly shift the phase. 特に、フォトマスクの遮光パターンの段差部にシフターを形成する場合には、シフターの膜厚を均一化するのが難しい。 Particularly, in the case of forming a shifter the step portion of the light blocking pattern of the photomask, it is difficult to uniform the film thickness of the shifter. このため、設計値通りの位相シフトを得ることが困難になっている。 Therefore, it has become difficult to obtain a phase shift as designed. さらに、露光時には下地の形状の影響を受けやすいので、例えば下地の凹凸による反射によって、位相シフトの効果が十分に表れないことがある。 Further, during the exposure so susceptible to the shape of the underlying, e.g., by the reflection due to the unevenness of the underlying effect of the phase shift may not be sufficiently appeared. この結果、形成されるレジストパターンの解像度が低下して、微細パターンの形成が困難になる。 As a result, the resist pattern resolution is reduced to be formed, the formation of fine pattern becomes difficult.
このように、ディープサブミクロン程度あるいはそれ以下の微細パターンを形成することは非常に困難であり、 Thus, by forming a deep submicron order or less fine pattern it is very difficult,
特にトランジスタのゲートを高集積にかつラテラルに搭載した集積回路を量産レベルで形成することは非常に難しい。 In particular it is very difficult to form an integrated circuit mounted on the lateral to and a gate of the transistor to high integration at the mass production level.

【0009】本発明は、安定した加工技術で製造されるディープサブミクロン以下のMOSトランジスタおよびその製造方法を提供することを目的とする。 [0009] The present invention aims to provide a stable processing technology deep sub-micron MOS transistor and a manufacturing method thereof that is produced by.

【0010】 [0010]

【課題を解決するための手段】本発明は、上記目的を達成するためになされたMOSトランジスタおよびその製造方法である。 The present invention SUMMARY OF] is a MOS transistor and a manufacturing method thereof has been made in order to achieve the above object. すなわちMOSトランジスタとしては、 That is, as a MOS transistor,
半導体基板に形成した溝と、この溝の一方側の側壁とこの一方側の側壁側における当該溝の底面とに設けた第1 A groove formed in a semiconductor substrate, first provided on the bottom surface of the groove and one side wall of the groove in the side wall of the one side
のゲート絶縁膜と、この第1のゲート絶縁膜の表面に設けた第1のゲートと、溝に対して第1のゲート絶縁膜側の半導体基板の上層に形成した第1のソース・ドレイン領域と、溝の他方側の側壁とこの他方側の側壁側における当該溝の底面とに設けた第2のゲート絶縁膜と、この第2のゲート絶縁膜の表面に設けた第2のゲートと、溝に対して第2のゲート絶縁膜側の半導体基板の上層に形成した第2のソース・ドレイン領域と、第1のゲートと第2のゲートとの間の半導体基板の上層に形成した第3 A gate insulating film of the first gate provided on the surface of the first gate insulating film, a first source-drain region formed on the upper layer of the first semiconductor substrate of the gate insulating film side of the groove When a second gate insulating film provided on the bottom surface of the trench sidewall on the other side of the groove and the side wall of the other side, a second gate provided on the surface of the second gate insulating film, a second source-drain region formed in the upper layer of the semiconductor substrate of the second gate insulating film side of the groove, a third formed on the upper layer of the semiconductor substrate between the first gate and the second gate
のソース・ドレイン領域とよりなるものである。 One in which the source and drain regions with the more.

【0011】上記MOSトランジスタの製造方法としては、第1の工程で、半導体基板に溝を形成する。 [0011] As a manufacturing method of the MOS transistor is a first step to form a trench in the semiconductor substrate. 次いで第2の工程で、少なくとも溝の内壁に絶縁膜とゲートを形成する膜とを成膜する。 Then in a second step, forming a film to form a gate insulating film on the inner wall of at least the groove. その後、例えばエッチバックによって、溝の側壁側に、絶縁膜を介してゲートを形成する膜で第1,第2のゲートを形成し、さらに第1,第2のゲートの裏面側に、絶縁膜で第1,第2のゲート絶縁膜を形成する。 Then, for example, by etch back, the side wall of the groove, first a film to form a gate through an insulating film, forming a second gate, further first, on the back side of the second gate insulating film in forming the first, second gate insulating film. その後、第3の工程で、半導体基板の上層に導電性不純物を導入して第1,第2,第3のソース・ドレイン領域を形成する。 Thereafter, in the third step, first by introducing conductive impurities into the upper layer of the semiconductor substrate, forming a second, third source and drain regions of.

【0012】または別のMOSトランジスタとしては、 [0012] or as another MOS transistor,
絶縁性基体の上層に設けた半導体部の上層と下層とに第1,第2のソース・ドレイン領域をそれぞれに形成し、 First, second source and drain regions were formed on each of the upper and lower semiconductor portion provided on the upper layer of the insulating substrate,
半導体部の両側壁側に、第1,第2のゲート絶縁膜を介して第1,第2のゲートをそれぞれに形成したものである。 On both side walls of the semiconductor unit, first, first through the second gate insulating film, and forming a second gate, respectively.

【0013】上記別のMOSトランジスタ製造方法としては、第1の工程で、基板上に半導体部を設ける。 [0013] As said further MOS transistor manufacturing method, in a first step, providing a semiconductor portion on the substrate. 第2 The second
の工程で、少なくとも半導体部の側壁側の全面に、絶縁膜とゲートを形成する膜を成膜した後、例えばエッチバックによって、半導体部の両側壁に、絶縁膜を介して、 In the process, the entire surface of the side wall of at least the semiconductor portion, after forming a film for forming an insulating film and a gate, for example, by etch back, the side walls of the semiconductor unit, via an insulating film,
ゲートを形成する膜で第1,第2のゲートを形成する。 First a film for forming the gate, forming a second gate.
さらに、第1,第2のゲートの半導体部側に、絶縁膜で第1,第2のゲート絶縁膜を形成する。 Further, the first semiconductor portion side of the second gate, forming a first, second gate insulating film with an insulating film. 次いで第3の工程で、半導体部の上層に導電性不純物を導入して第1のソース・ドレイン領域を設ける。 Then in the third step, providing a first source-drain region by introducing a conductive impurity into the upper layer of the semiconductor unit. 続いて第4の工程で、 Followed by the fourth step,
上記第1のソース・ドレイン領域側に絶縁性基体を形成した後、上記基板を除去する。 After forming the first source-drain region side to the insulating substrate, removing the substrate. その後第5の工程で、第1の半導体部の下層に導電性不純物を導入して第2のソース・ドレイン領域を設ける。 Then in the fifth step, providing a second source-drain region by introducing a conductive impurity into the lower layer of the first semiconductor portion.

【0014】また、上記別のMOSトランジスタにおいて、MOSトランジスタの第2のソース・ドレイン領域側に層間絶縁膜を設け、この層間絶縁膜を介して、第2 [0014] In the further MOS transistor, it provided an interlayer insulating film in the second source-drain region side of the MOS transistor via the interlayer insulating film, the second
のソース・ドレイン領域に接続する表面配線を形成し、 Surface wiring connected to the source and drain regions of the formation,
またMOSトランジスタの裏面側に設けた絶縁性基体を介して、当該MOSトランジスタの第1のソース・ドレイン領域に接続する裏面配線を形成したものである。 Also through the insulating substrate provided on the back surface side of the MOS transistor, and forming a back surface wiring connected to the first source-drain region of the MOS transistor.

【0015】 [0015]

【作用】上記MOSトランジスタでは、半導体基板に形成した溝の側壁にMOSトランジスタのゲートを形成したことにより、溝の深さとゲートの膜厚とによって、M [Action] In the MOS transistor, by forming the gate of the MOS transistor on the side wall of the groove formed in the semiconductor substrate, by the thickness of the depth and the gate of the groove, M
OSトランジスタのチャネル長が決定される。 The channel length of the OS transistor is determined. このため、半導体基板面に対するMOSトランジスタの形成面積が小さくなる。 Therefore, the area for forming the MOS transistor is reduced to the semiconductor substrate surface. このMOSトランジスタの製造方法では、半導体基板に設けた溝内に形成されるゲートとゲート絶縁膜とが、いわゆる自己整合的に形成される。 In the method of manufacturing the MOS transistor, a gate and a gate insulating film formed in the groove provided in the semiconductor substrate is a so-called self-aligned manner. このため、ゲートを形成する膜の厚さとエッチバック量によって、チャネル長が決定される。 Therefore, the thickness and etch-back amount of film forming the gate channel length is determined.

【0016】また別のMOSトランジスタでは、絶縁性基体の上層に半導体部を形成して、その側壁にMOSトランジスタのゲートを設けるので、MOSトランジスタのゲートは絶縁性基体表面に対して深さ方向に形成される。 [0016] In another MOS transistor, by forming a semiconductor portion in the upper layer of the insulating substrate, so providing the gate of the MOS transistor in its side walls, the gate of the MOS transistor in the depth direction with respect to the insulating substrate surface It is formed. このため、絶縁性基体表面に対するMOSトランジスタの形成面積は縮小される。 Therefore, the formation area of ​​the MOS transistor is reduced with respect to the insulating substrate surface. またMOSトランジスタのチャネル長は、例えば半導体部の高さによって決まる。 The channel length of the MOS transistor, for example determined by the height of the semiconductor unit. このMOSトランジスタの製造方法では、基板上の半導体部に形成するゲートとゲート絶縁膜とが、いわゆる自己整合的に形成される。 In the method of manufacturing the MOS transistor, a gate and a gate insulating film formed on the semiconductor portion of the substrate is a so-called self-aligned manner. このため、マスク合わせ余裕等を設計で考慮する必要がないので、絶縁性基体表面に対するゲートの形成面積が小さくなる。 Therefore, there is no need to consider in designing a mask alignment margin and the like, the area for forming the gate is small with respect to the insulating substrate surface.

【0017】さらに半導体部を設けたMOSトランジスタの第1のソース・ドレイン領域に接続する裏面配線を絶縁性基体面に設けるとともに、第2のソース・ドレイン領域に接続する表面配線を層間絶縁膜面に設けたことにより、例えば表面配線上に形成される別の層間絶縁膜の平坦化が容易になる。 Furthermore with the back surface wiring connected to the first source-drain region of the MOS transistor having a semiconductor portion provided on the insulating substrate surface, an interlayer insulating film surface of the surface wiring connected to the second source-drain region by providing, for example flattening of another interlayer insulating film formed on the surface wiring is facilitated.

【0018】 [0018]

【実施例】本発明の第1の実施例を図1の概略構成断面図により説明する。 The first embodiment of EXAMPLES The invention is illustrated by the diagrammatic cross-sectional view of FIG. 1. 図に示すように、半導体基板(例えば単結晶シリコン基板)11には素子分離領域12,1 As shown, the isolation region 12, 1 on the semiconductor substrate (e.g., a single crystal silicon substrate) 11
3が形成されている。 3 is formed. 素子分離領域12,13間の上記半導体基板11の上層側には溝14が形成されている。 The upper side of the semiconductor substrate 11 between the device isolation regions 12 and 13 are formed grooves 14.
上記溝14の一方側の側壁15と同溝14の側壁15側の底面16上とには第1のゲート絶縁膜17が形成されている。 To the upper bottom surface 16 of the side wall 15 side of one side wall 15 and the groove 14 of the groove 14 is formed a first gate insulating film 17. この第1のゲート絶縁膜17は、例えば酸化シリコンよりなる。 The first gate insulating film 17, for example made of silicon oxide. 上記第1のゲート絶縁膜17の表面には、上記半導体基板11に接触しない状態に、第1のゲート18が形成されている。 Above the surface of the first gate insulating film 17, in a state not in contact with the semiconductor substrate 11, the first gate 18 is formed. この第1のゲート18は、 The first gate 18,
例えば多結晶シリコンよりなる。 For example made of polycrystalline silicon.

【0019】また上記溝14に対して第1のゲート絶縁膜17側の半導体基板11の上層には第1のソース・ドレイン領域19が形成されている。 [0019] The upper layer of the first gate insulating film 17 of the semiconductor substrate 11 with respect to the grooves 14 are formed first source-drain region 19. この第1のソース・ The first source
ドレイン領域19には、MOSトランジスタ1がPMO To the drain region 19, MOS transistor 1 is PMO
Sトランジスタの場合には、例えば導電性不純物としてホウ素(B + )が導入されている。 In the case of S transistor, boron (B +) is introduced as an example, conductive impurities. またはMOSトランジスタ1がNMOSトランジスタの場合には、例えば導電性不純物としてリン(P + )が導入されている。 Or when the MOS transistor 1 is an NMOS transistor, phosphorus (P +) has been introduced as, for example, conductive impurities.

【0020】一方上記溝14の他方側の側壁20と同溝14の側壁20側の底面21上とには第2のゲート絶縁膜22が形成されている。 Meanwhile in the upper bottom surface 21 of the side wall 20 side wall 20 and the groove 14 on the other side of the groove 14 is formed a second gate insulating film 22. この第2のゲート絶縁膜22 The second gate insulating film 22
は、例えば酸化シリコンよりなる。 It is, for example made of silicon oxide. この上記第2のゲート絶縁膜22の表面には、上記半導体基板11に接触しない状態に、第2のゲート23が形成されている。 The above surface of the second gate insulating film 22, in a state not in contact with the semiconductor substrate 11, the second gate 23 are formed. この第2のゲート23は、例えば多結晶シリコンよりなる。 The second gate 23 is made of polycrystalline silicon, for example.

【0021】また上記溝14に対して第2のゲート絶縁膜22側の半導体基板11の上層には第2のソース・ドレイン領域24が形成されている。 [0021] The upper layer of the second gate insulating film 22 of the semiconductor substrate 11 relative to the groove 14 is formed a second source-drain region 24. さらに第1のゲート18と第2のゲート23との間の半導体基板11の上層には第3のソース・ドレイン領域25が形成されている。 Further a first gate 18 in the upper layer of the semiconductor substrate 11 between the second gate 23 is formed a third source-drain region 25. 上記各第2,第3のソース・ドレイン領域24,2 Each second, third source and drain regions 24,2
5は、MOSトランジスタ1,2がPMOSの場合には、例えば導電性不純物としてホウ素(B + )が導入されている。 5, when MOS transistors 1 and 2 is a PMOS, the boron (B +) is introduced as an example, conductive impurities. またはMOSトランジスタ1,2がNMOS Or MOS transistors 1 and 2 are NMOS
の場合には、例えば導電性不純物としてリン(P + )が導入されている。 In the case of the phosphorus (P +) has been introduced as, for example, conductive impurities.

【0022】上記の如くして、デュアルゲート型のMO [0022] and as described above, the dual-gate type of MO
Sトランジスタ1,2が形成される。 S transistors 1 and 2 is formed. すなわち、上記M That is, the M
OSトランジスタ1は、第1のゲート絶縁膜17と第1 OS transistor 1, a first gate insulating film 17 first
のゲート18と第1のソース・ドレイン領域19と第3 Of the gate 18 and the first source-drain region 19 third
のソース・ドレイン領域25とによりなる。 Made by the source and drain regions 25. またMOS The MOS
トランジスタ2は、第2のゲート絶縁膜22と第2のゲート23と第2のソース・ドレイン領域24と第3のソース・ドレイン領域25とによりなる。 Transistor 2 becomes the second gate insulating film 22 and the second gate 23 and the second source-drain region 24 and the third source and drain regions 25. したがって、第3のソース・ドレイン領域25は、MOSトランジスタ1,2によって共用される。 Thus, the third source and drain regions 25 is shared by the MOS transistors 1 and 2.

【0023】上記MOSトランジスタ1,2では、半導体基板11に形成した溝14の側壁15,20のそれぞれに第1,第2のゲート18,23を形成したことにより、溝14の深さと第1,第2のゲート18,23の膜厚とによって、MOSトランジスタ1,2の各チャネル長Lが決定される。 [0023] In the MOS transistors 1 and 2, first the respective side walls 15, 20 of the groove 14 formed on the semiconductor substrate 11, by forming the second gate 18, 23, the depth of the groove 14 and the first and by the thickness of the second gate 18, 23, each channel length L of the MOS transistors 1 and 2 are determined. すなわち上記MOSトランジスタ1 That is, the MOS transistor 1
の全チャネル長Lは、ソース・ドレイン領域19より溝14の側壁15と底面16とに沿って第3のソース・ドレイン領域25までの長さになる。 All channel length L becomes the length to the third source and drain regions 25 along the side wall 15 and a bottom surface 16 of the groove 14 than the source and drain regions 19 of the. またMOSトランジスタ2の全チャネル長LもMOSトランジスタ1と同様に決定される。 The total channel length of the MOS transistor 2 L is also determined in the same manner as MOS transistor 1. このように、溝14の深さ方向に第1, Thus, first the depth direction of the groove 14,
第2のゲート18,23が形成されているので、各第1,第2のゲート18,23をラテラルに複数配列した場合には、MOSトランジスタ1,2の形成面積が小さくなる。 Since the second gate 18, 23 are formed, each of the first, when arranging a plurality of second gate 18, 23 laterally, the formation area of ​​the MOS transistors 1 and 2 is reduced.

【0024】また、上記第1,第2,第3のソース・ドレイン領域19,24,25上に、例えばSALICI Further, the first, on the second, third source and drain regions 19,24,25, for example SALICI
DEよりなる低抵抗層(図示せず)を設けることも可能である。 It is also possible to provide consisting DE low-resistance layer (not shown). 上記の場合には、低抵抗層を形成しない場合と比較して、第1,第2,第3のソース・ドレイン領域1 In the above case, as compared with the case of not forming the low-resistance layer, the first, second, third source and drain regions 1
9,24,25の抵抗値がおよそ1/10以下になるので、特にMOSトランジスタ1,2の動作速度が速くなる。 Since the resistance value of 9,24,25 is approximately 1/10 or less, in particular the operating speed of the MOS transistors 1 and 2 is increased.

【0025】次に上記第1の実施例のMOSトランジスタの製造方法を、図2に示す製造工程図により説明する。 [0025] Next a method of manufacturing a MOS transistor of the first embodiment will be described the manufacturing process diagram shown in FIG. 図2の(1)に示すように、例えば通常のLOCO As shown in (1) in FIG. 2, for example, a normal LOCO
S酸化法によって、半導体基板(例えば単結晶シリコン基板)11の上層の一部分に素子分離領域12,13を形成する。 By S oxidation, to form an element isolation regions 12 and 13 in the upper layer of a portion of a semiconductor substrate (e.g., a single crystal silicon substrate) 11. 次いで第1の工程として、既存のホトリソグラフィーとドライエッチングとによって、上記素子分離領域12,13間の半導体基板11の上層に溝14を形成する。 Then as a first step, by the existing photolithography and dry etching to form a groove 14 in the upper layer of the semiconductor substrate 11 between the device isolation regions 12 and 13. 上記エッチングは、例えばマイクロ波プラズマエッチングで行う。 The etching is carried out, for example, microwave plasma etching. このときのエッチング条件としては、例えば、エッチングガスに流量が60sccmのトリクロロトリフルオロエタン(C 2 Cl 33 )と流量が10sccmの六フッ化イオウ(SF 6 )との混合ガスを用い、マイクロ波パワーを850W、RFパワーを150W、エッチング雰囲気の圧力を1.33Paに設定する。 The etching conditions at this time, for example, a mixed gas of trichlorotrifluoroethane flow rate to the etching gas is 60sccm (C 2 Cl 3 F 3 ) and the flow rate is 10sccm sulfur hexafluoride (SF 6), Micro a wave power 850W, set the RF power 150 W, the pressure of the etching atmosphere 1.33 Pa.

【0026】次いで、上記ドライエッチングによって半導体基板11に生じたダメージ層(図示せず)を除去するための表面酸化を行う。 [0026] Next, the surface oxidation to remove the damaged layer generated in the semiconductor substrate 11 by the dry etching (not shown). この表面酸化条件としては、 As the surface oxidation conditions,
例えば、温度雰囲気が850℃で、流量が1.5SLM For example, at a temperature atmosphere 850 ° C., flow rate 1.5SLM
の水素(H 2 )と流量が6SLMの酸素(O 2 )との混合ガス中に放置する。 Flow rate and hydrogen (H 2) of left to stand in a mixed gas of oxygen (O 2) of 6 SLM. そして例えば半導体基板11の表層に厚さが30nmの酸化シリコン膜(図示せず)が形成されるまで、上記表面酸化を行う。 The example to a thickness in the surface layer of the semiconductor substrate 11 is 30nm silicon oxide film (not shown) is formed, performing the surface oxidation. その後、例えば希釈フッ酸中におよそ1分間浸漬して、上記酸化シリコン膜を除去する。 Then, for example, by immersing dilute hydrofluoric acid for approximately 1 minute in, removing the silicon oxide film.

【0027】次いで第2の工程を行う。 [0027] followed by a second step. この工程では、 In this step,
まず図2の(2)に示す如く、例えば通常の熱酸化法によって、半導体基板11の表面に絶縁膜31として、例えば酸化シリコン膜を16nmの厚さに形成する。 First, as shown in (2) in FIG. 2, for example, by conventional thermal oxidation method, the insulating film 31 on the surface of the semiconductor substrate 11, for example, a silicon oxide film is formed to a thickness of 16 nm. このときの熱酸化条件としては、例えば、温度雰囲気が85 The thermal oxidation conditions in this case, for example, the temperature atmosphere 85
0℃で、流量が6sccmの水素(H 2 )と流量が4s At 0 ° C., the flow rate is the flow rate and hydrogen (H 2) of 6 sccm 4s
ccmの酸素(O 2 )との混合ガス中に放置する。 It is left in a mixed gas of oxygen ccm (O 2). そして半導体基板11の表層に16nmの厚さの酸化シリコン膜が形成されるまで熱酸化を行う。 The thermal oxidation is performed to the silicon oxide film of the surface layer to a thickness of 16nm of the semiconductor substrate 11 is formed.

【0028】次いで、上記絶縁膜31側の全面にゲートを形成する膜32を成膜する。 [0028] Then, for forming the film 32 to form the gate on the entire surface of the insulating film 31 side. このゲートを形成する膜32は、例えば厚さが200nmの多結晶シリコン膜と厚さが100nmのタングステンシリサイド(WS Forming the gate layer 32, for example, a polycrystalline silicon film and the thickness of the thickness of 200nm is 100nm tungsten silicide (WS
2 )膜とよりなる。 i 2) film and be more. 上記多結晶シリコン膜は、例えば化学的気相成長法によって成膜される。 The polycrystalline silicon film, for example, is deposited by chemical vapor deposition. そしてこのときの成膜条件としては、例えば、反応ガスに流量が500 And as the film forming conditions in this case, for example, the flow rate in the reaction gases 500
sccmのシラン(SiH 4 )と流量が0.35scc sccm of silane (SiH 4) and flow rate 0.35scc
mのホスフィン(PH 3 )と流量が50sccmの水素(H 2 )との混合ガスを用い、成膜温度を580℃、成膜雰囲気の圧力を79.8Paに設定する。 flow rate and phosphine (PH 3) m is a mixed gas of hydrogen 50sccm (H 2), the film formation temperature 580 ° C., to set the pressure of the deposition atmosphere to 79.8Pa. また上記タングステンシリサイド膜は、例えば化学的気相成長法によって成膜する。 Also the tungsten silicide film, forming a film for example, by chemical vapor deposition. この成膜条件としては、例えば、反応ガスに流量が10sccmの六フッ化タングステン(W As the film forming conditions, for example, the reaction gas flow rate of 10sccm tungsten hexafluoride (W
6 )と流量が1000sccmのシラン(SiH 4 F 6) and flow rate of silane 1000 sccm (SiH 4)
と流量が360sccmのヘリウム(He)との混合ガスを用い、成膜温度を360℃、成膜雰囲気の圧力を2 And flow rate using a mixed gas of helium (He) of 360Sccm, the film forming temperature 360 ​​° C., the pressure in the deposition atmosphere 2
6.6Paに設定する。 Set to 6.6Pa.

【0029】その後図2の(3)に示すように、例えばドライエッチングによって、上記ゲートを形成する膜3 As shown in the subsequent Figure 2 (3), for example, by dry etching, film 3 for forming the gate
2と絶縁膜31とをエッチバックして、ゲートを形成する膜32の2点鎖線で示す部分と絶縁膜31の1点鎖線で示す部分とを除去する。 2 and the insulating film 31 is etched back to remove the portion indicated by the one-dot chain line portion and the insulating film 31 shown by a two-dot chain line in film 32 for forming the gate. そして上記溝14の一方側の側壁15とこの側壁15側の底面16とに、上記絶縁膜31を介して、ゲートを形成する膜32で第1のゲート18を形成する。 And on one the side wall 15 of the side and bottom surface 16 of the side wall 15 side of the groove 14, via the insulating film 31 is a film 32 to form a gate forming the first gate 18. 同時に上記溝14の他方側の側壁20 At the same time the side wall of the other side of the groove 14 20
とこの側壁20側の底面21とに、上記絶縁膜31を介して、ゲートを形成する膜32で第2のゲート23を形成する。 And on the bottom surface 21 of the side wall 20 side, via the insulating film 31 is a film 32 to form a gate forming a second gate 23. 上記ゲートを形成する膜32のエッチング条件としては、例えば、エッチングガスに流量が65scc As the etching conditions of the film 32 forming the gate, for example, the flow rate to the etching gas 65scc
mのトリクロロトリフルオロエタン(C 2 Cl 33 m trichlorotrifluoroethane of (C 2 Cl 3 F 3)
と流量が5sccmの六フッ化イオウ(SF 6 )との混合ガスを用い、エッチング雰囲気の圧力を1.33P 1.33P and flow rate using a mixed gas of sulfur hexafluoride of 5sccm (SF 6), the pressure of the etching atmosphere
a、マイクロ波パワーを100W、RFパワーを100 a, the microwave power 100W, RF power 100
Wに設定する。 It is set to W.

【0030】さらに上記第1のゲート18の裏面側に絶縁膜31で第1のゲート絶縁膜17を形成する。 Furthermore a first gate insulating film 17 with the insulating film 31 on the back side of the first gate 18. 同時に、第2のゲート23の裏面側に絶縁膜31で第2のゲート絶縁膜22を形成する。 At the same time, an insulating film 31 on the back side of the second gate 23 to form a second gate insulating film 22. 絶縁膜31のエッチング条件としては、例えば、エッチングガスに流量が50sc As the etching conditions of the insulating film 31, for example, the flow rate to the etching gas 50sc
cmのオクタフルオロシクロブタン(C 48 )を用い、エッチング雰囲気の圧力を2Pa、RFパワーを1.2kWに設定する。 used cm of octafluorocyclobutane (C 4 F 8), to set the pressure of the etching atmosphere 2 Pa, an RF power 1.2 kW.

【0031】次いで第3の工程として、図2の(4)に示す如く、通常のイオン注入法により、素子分離領域1 [0031] Then the third step, as shown in FIG. 2 (4), by a conventional ion implantation method, the element isolation region 1
2,13と第1,第2のゲート18,23と第1,第2 2,13 and first, and second gate 18, 23 first, second
のゲート絶縁膜17,22とをイオン注入マスクにして半導体基板11の上層に導電性不純物をイオン注入する。 And a gate insulating film 17 and 22 of the ion implantation mask to ion-implanted conductive impurity in the upper layer of the semiconductor substrate 11. そして溝14に対して第1のゲート絶縁膜17側の半導体基板11の上層に第1のソース・ドレイン領域1 The first source-drain region in the upper layer of the first gate insulating film 17 of the semiconductor substrate 11 to the grooves 14 1
9を形成するとともに、溝14に対して第2のゲート絶縁膜22側の半導体基板11の上層に第2のソース・ドレイン領域24を形成する。 9 to form a to form the second source-drain region 24 in the upper layer of the second gate insulating film 22 of the semiconductor substrate 11 to the grooves 14. また同時に第1のゲート1 At the same time the first of the gate 1
8と第2のゲート23との間の半導体基板11の上層に第3のソース・ドレイン領域25を形成する。 8 and the upper layer of the semiconductor substrate 11 between the second gate 23 to form a third source-drain region 25.

【0032】上記イオン注入条件として、NMOSトランジスタを形成する場合には、例えば導電性不純物にヒ素(As + )を用い、イオン打ち込みエネルギーを50 [0032] As the ion implantation conditions, when an NMOS transistor is formed, using arsenic (As +), for example, conductive impurities, the ion implantation energy 50
keV、ドーズ量を5×10 15 /cm 2に設定する。 keV, set the dose to 5 × 10 15 / cm 2. またはPMOSトランジスタを形成する場合には、例えば導電性不純物に二フッ化ホウ素(BF 2 + )を用い、イオン打ち込みエネルギーを20keV、ドーズ量を3× Or when a PMOS transistor is formed, for example, conductive impurities using boron difluoride (BF 2 +), 20keV ion implantation energy, 3 × the dose
10 15 /cm 2に設定する。 Set to 10 15 / cm 2. 上記の如くして、MOSトランジスタ1,2が形成される。 And as described above, MOS transistors 1 and 2 is formed.

【0033】上記図2により説明した製造方法では、ゲートを形成する膜32をエッチバックして第1,第2のゲート18,23を形成するので、エッチング量を制御することにより、各MOSトランジスタ1,2の全チャネル長Lを決定することが可能になる。 [0033] In the manufacturing method described by FIG 2, the first and etched back film 32 to form the gate, so to form a second gate 18, 23, by controlling the etching amount, the MOS transistor it is possible to determine the total channel length L of the 1,2.

【0034】次に各MOSトランジスタ1,2のそれぞれの全チャネル長Lの制御方法を図3〜図5により説明する。 [0034] Next will be described by FIGS respective control method for the total channel length L of each MOS transistor 1 and 2. 図3では、代表してMOSトランジスタ1を例にして説明する。 In Figure 3, it will be described as an example MOS transistors 1 as a representative. 図3に示すように、全チャネル長Lは、 As shown in FIG. 3, the total channel length L is,
第1のソース・ドレイン領域19より溝14の側壁15 Side wall 15 of the groove 14 than the first source-drain region 19
と底面16とに沿って第3のソース・ドレイン領域25 The along the bottom surface 16 and third source and drain regions 25
までの長さになる。 Until the length of. すなわち、全チャネル長Lは、溝1 In other words, the total channel length L, the groove 1
4の側壁15側のチャネル長Laと溝14の底面16側のチャネル長Lbとの和になる。 4 is the sum of the channel length Lb of the bottom surface 16 side of the side wall 15 a channel length of the side La and grooves 14. 上記全チャネル長Lを決定する方法の一つに、チャネル長Lbを制御する方法がある。 One way to determine the total channel length L, there is a method of controlling the channel length Lb. すなわち、ゲートを形成する膜(32)の膜厚とそのエッチバック量とによって、チャネル長Lbを制御する。 That is, by the film thickness and its etchback amount of membrane (32) forming a gate to control the channel length Lb. なお、MOSトランジスタ2のチャネル長Lも上記説明したMOSトランジスタ1の場合と同様にして制御することが可能である。 Note that the channel length of the MOS transistor 2 L also can be controlled in the same manner as the MOS transistor 1 described above.

【0035】次にチャネル長Lbの制御方法の一例を、 [0035] Next, an example of a method for controlling the channel length Lb,
図4のチャネル長Lbとゲートを形成する膜の膜厚との関係図によって説明する。 It is explained by the relationship diagram between the thickness of the film forming the channel length Lb and the gate of FIG. 図4の縦軸はチャネル長Lb The vertical axis of FIG. 4 the channel length Lb
を表し、同図の横軸はゲートを形成する膜の膜厚を表す。 The stands, the figure, the horizontal axis represents the film thickness of the film forming the gate. 図に示すように、ゲートを形成する膜32(図2参照)の膜厚が厚くなるにしたがい、チャネル長Lbは長くなる。 As shown, in accordance with the thickness of the film 32 to form the gate (see FIG. 2) is increased, the channel length Lb becomes long. このときのゲートを形成する膜(32)のエッチング速度は300nm/分である。 The etching rate of the film (32) forming a gate at this time is 300 nm / min. したがって、ゲートを形成する膜(32)の膜厚が400nmの場合には、エッチバックすることによりチャネル長Lbはおよそ230nmに形成される。 Therefore, the film thickness of the film (32) forming a gate in the case of 400nm, the channel length Lb by etching back is formed at approximately 230 nm.

【0036】さらにチャネル長Lbを精密に制御するには、ゲートを形成する膜(32)をオーバエッチングすればよい。 Furthermore the precise control of the channel length Lb may be over-etched film (32) forming a gate. この場合のチャネル長Lbとオーバエッチング時間との関係の一例を、図5により説明する。 An example of the relationship between the channel length Lb and overetching time in this case will be described with reference to FIG. 図5の縦軸はチャネル長Lbを表し、同図の横軸はゲートを形成する膜(32)のオーバエッチング時間を表す。 The vertical axis of FIG. 5 represents the channel length Lb, the horizontal axis of the figure represents the over-etching time of the film (32) forming a gate. なおオーバエッチングは、400nmの厚さに成膜されているゲートを形成する膜(32)の平面上に形成されている部分を全て除去した後に行った。 Note the over etching was performed after all flat portion formed on the film (32) forming a gate which is formed to a thickness of 400nm removal. 図に示すように、オーバエッチング時間が長くなるにしたがい、チャネル長Lbは短くなる。 As shown, in accordance with over-etching time is long, the channel length Lb becomes shorter. したがって、例えばチャネル長Lbを180nmに形成するには、オーバエッチングを10秒間行えばよい。 Thus, for example, to form a channel length Lb to 180nm, the overetching may be performed for 10 seconds.

【0037】上記したように、ゲートを形成する膜(3 [0037] As described above, film forming the gate (3
2)の膜厚によってチャネル長Lbを制御することが可能になる。 The thickness of 2) it is possible to control the channel length Lb. またゲートを形成する膜(32)をオーバエッチングすることによって、チャネル長Lbを正確に制御することができる。 Also by over-etching the film (32) forming a gate, it is possible to accurately control the channel length Lb.

【0038】また全チャネル長Lは、チャネル長Laを変えることによっても制御することが可能である。 [0038] Also, the total channel length L can also be controlled by changing the channel length La. すなわち、第1,第2のソース・ドレイン領域(19), That is, the first and second source-drain region (19),
(24)の深さを変えることによって、チャネル長La By varying the depth of (24), the channel length La
を制御することが可能になる。 It is possible to control the. また溝(14)の深さによっても、チャネル長Laは決定される。 Also the depth of the groove (14), the channel length La is determined. 上記の如くして、チャネル長Lを制御することにより、ディープサブミクロン以下の寸法のチャネル長Lを有するMOSトランジスタ1,2を形成することが可能になる。 And as described above, by controlling the channel length L, it is possible to form a MOS transistor 1 and 2 having a channel length L of the following dimensions deep submicron.

【0039】次に第1の実施例で説明したMOSトランジスタ1,2の配線を、図6の概略断面図により説明する。 Next wiring MOS transistors 1 and 2 described in the first embodiment will be described by a schematic cross-sectional view of FIG. 図に示すように、MOSトランジスタ1,2を覆う状態に層間絶縁膜33が形成されている。 As shown, the interlayer insulating film 33 is formed in a state covering the MOS transistors 1 and 2. 第1,第2, First, second,
第3のソース・ドレイン領域19,24,25上の層間絶縁膜33には、コンタクトホール34,35,36が設けられている。 The third source and drain regions interlayer insulating film 33 on 19,24,25, the contact holes 34, 35, and 36 are provided. 各コンタクトホール34〜36を介して、層間絶縁膜33上には、各第1〜第3のソース・ドレイン領域19,24,25に接続する電極37,3 Through the contact holes 34 to 36, over the interlayer insulating film 33, connected to each first to third source-drain region 19,24,25 electrode 37,3
8,39が形成されている。 8 and 39 are formed.

【0040】上記電極37〜39の形成方法を説明する。 [0040] illustrating a method for forming the electrodes 37 to 39. 例えば化学的気相成長法によって、MOSトランジスタ1,2を覆う状態に、層間絶縁膜33を、例えば5 For example, by chemical vapor deposition, the state of covering the MOS transistors 1 and 2, an interlayer insulating film 33, for example 5
00nmの厚さに成膜する。 It is formed to a thickness of 00nm. このときの成膜条件としては、例えば、反応ガスに流量が250sccmのシラン(SiH 4 )と流量が250sccmの酸素(O 2 )と流量が100sccmの窒素(N 2 )との混合ガスを用い、成膜温度を420℃、成膜雰囲気に圧力を13.3 The film forming conditions in this case, for example, the flow rate in the reaction gas is a mixed gas of silane 250 sccm (SiH 4) and flow rate of 250 sccm atmosphere containing oxygen (O 2) and the flow rate is 100sccm of nitrogen (N 2), the film forming temperature 420 ° C., the pressure in the film forming atmosphere 13.3
Paに設定する。 Set in Pa.

【0041】続いて通常のホトリソグラフィーとエッチングとによって、第1,第2,第3のソース・ドレイン領域19,24,25上の層間絶縁膜33にコンタクトホール34,35,36を設ける。 [0041] Then by the usual photolithography and etching, first, second, providing the contact hole 34, 35, 36 in the interlayer insulating film 33 on the third source and drain regions 19,24,25. 次いで、例えばスパッタ法によって、電極形成層(図示せず)を形成する。 Then, for example, by sputtering, formed electrode layer (not shown).
この電極形成層は、例えば厚さが50nmのチタン(T The electrode forming layer, for example a thickness of 50nm of titanium (T
i)膜と厚さが100nmの窒化酸化チタン(TiO i) film and is 100nm titanium oxynitride having a thickness of (TiO
N)膜よりなるバリヤメタル層と厚さが800nmの1 1 N) barrier metal layer and the thickness made of film of 800nm
%のシリコン(Si)を含むアルミニウム(Al)層とで形成したものである。 % Silicon (Si) of those formed by aluminum (Al) layer containing.

【0042】上記チタン膜のスパッタ条件としては、例えばスパッタガスに流量が40sccmのアルゴン(A [0042] As the sputtering conditions of the titanium film, for example, the sputtering gas flow rate of 40sccm argon (A
r)を用い、スパッタ雰囲気の圧力を0.4Pa、直流スパッタパワーを1kW、スパッタ率を90nm/分に設定する。 With r), to set the pressure of the sputtering atmosphere 0.4 Pa, a DC sputtering power 1 kW, a sputter rate 90 nm / min. 上記窒化酸化チタン膜のスパッタ条件としては、例えばスパッタガスに、流量が47sccmの窒素(N 2 )と流量が3sccmの酸素(O 2 )との混合ガスを用い、直流スパッタパワーを3kW、スパッタ率を60nm/分に設定する。 The sputtering conditions of the titanium oxynitride layer, for example, the sputtering gas, the flow rate using a mixed gas of nitrogen (N 2) of 47sccm and the flow rate of oxygen is 3sccm (O 2), 3kW DC sputtering power, sputtering rate the set to 60nm / minute. 上記1%のシリコン(Si) Above 1% of silicon (Si)
を含むアルミニウム(Al)層のスパッタ条件としては、例えばスパッタガスに流量が40sccmのアルゴン(Ar)を用い、直流スパッタパワーを6kW、スパッタ率を800nm/分に設定する。 The sputtering conditions of the aluminum (Al) layer including, for example, flow rate sputtering gas using argon (Ar) of 40 sccm, sets the DC sputtering power 6 kW, a sputter rate 800 nm / min.

【0043】その後、通常のホトリソグラフィーとエッチングとによって、各コンタクトホール34,35,3 [0043] Then, by the usual photolithography and etching, contact holes 34,35,3
6を介して、各第1〜第3のソース・ドレイン領域1 6 via the source-drain region 101 of the first to third
9,24,25に接続する電極37〜39を上記電極形成層で形成する。 The electrodes 37 to 39 to be connected to 9,24,25 formed in the electrode forming layer. 上記電極形成層をエッチングする装置には、例えばRF印加型ECRエッチング装置を用いる。 The apparatus for etching the electrode forming layer, for example, a RF application type ECR etching device. そのエッチング条件としては、例えば、エッチングガスに流量が60sccmの三塩化ホウ素(BCl 3 As the etching conditions, for example, the flow rate to the etching gas is boron trichloride 60 sccm (BCl 3)
と流量が90sccmの塩素(Cl 2 )との混合ガスを用い、マイクロ波パワーを1kW、RFパワーを50 And flow rate using a mixed gas of chlorine 90sccm (Cl 2), a microwave power 1 kW, RF power 50
W、エッチング雰囲気の圧力を2.13Paに設定する。 W, to set the pressure of the etching atmosphere to 2.13Pa.

【0044】なお、上記MOSトランジスタ1,2の製造方法において、第1,第2,第3のソース・ドレイン領域19,24,25の上層に低抵抗層を形成することによって、各ソース・ドレイン領域19,24,25のシート抵抗を5Ω/□以下にすることが可能である。 [0044] In the production method of the MOS transistors 1 and 2, first, second, by forming the low-resistance layer on the upper layer of the third source and drain regions 19,24,25, each source and drain it is possible to make the sheet resistance of the regions 19,24,25 in 5 [Omega / □ or less. それとともに各ソース・ドレイン領域19,24,25と当該電極37〜39とのコンタクト抵抗を10Ω以下にすることもできる。 It is possible also the contact resistance between the source and drain regions 19,24,25 and the electrodes 37 to 39 to 10Ω or less.

【0045】以下に、上記第1〜第3のソース・ドレイン領域19,24,25に低抵抗層を形成する方法を、 [0045] Hereinafter, a method of forming a low-resistance layer in the first to third source and drain regions 19,24,25,
図7,図8の製造工程図(その1),(その2)により説明する。 7, the manufacturing process of FIG. 8 (1), is described by (2). 前記図2の(2)に説明したようにゲートを形成する膜32を形成した後、図7の(1)に示すように、例えば通常の化学的気相成長法によって、ゲートを形成する膜32の表面に絶縁膜41を、例えば300n After forming the film 32 to form the gate as described (2) of FIG. 2, as shown in (1) in FIG. 7, for example, by conventional chemical vapor deposition, film forming the gate the insulating film 41 on the surface 32, for example, 300n
mの厚さに成膜する。 It is formed to a thickness of m. この絶縁膜41は、例えば酸化シリコンよりなる。 The insulating film 41 is, for example made of silicon oxide. このときの成膜条件としては、例えば、反応ガスに流量が250sccmのシラン(SiH The film forming conditions in this case, for example, the reaction gas flow rate of 250sccm silane (SiH
4 )と流量が250sccmの酸素(O 2 )と流量が1 4) and flow rate of 250sccm atmosphere containing oxygen (O 2) and the flow rate is 1
00sccmの窒素(N 2 )とよりなる混合ガスを用い、成膜温度を420℃、成膜雰囲気の圧力を13.3 With 00sccm of nitrogen (N 2) and become more mixed gas, the deposition temperature 420 ° C., the pressure in the deposition atmosphere 13.3
Paに設定する。 Set in Pa.

【0046】次いで図7の(2)に示す如く、例えばドライエッチングによって、上記絶縁膜41とゲートを形成する膜32と絶縁膜31とをエッチバックして、絶縁膜41の2点鎖線で示す部分とゲートを形成する膜32 [0046] Then, as shown in (2) in FIG. 7, for example by dry etching, and a film 32 and an insulating film 31 for forming the insulating film 41 and the gate is etched back, shown by the two-dot chain line in the insulating film 41 film 32 that forms a part and the gate
の1点鎖線で示す部分と絶縁膜31の破線で示す部分とを除去する。 Removing a portion indicated by a chain line and a portion indicated by the broken line in the insulating film 31. そして上記溝14の一方側の側壁15とこの側壁15側の底面16とに、上記絶縁膜31を介して、ゲートを形成する膜32よりなる第1のゲート18 And the one side wall 15 and the bottom surface 16 of the side wall 15 side of the groove 14, the insulating film 31 through the first gate 18 of film 32 to form the gate
を形成する。 To form. 同時に上記溝14の他方側の側壁20とこの側壁20側の底面21とに、上記絶縁膜31を介して、ゲートを形成する膜32よりなる第2のゲート23 Simultaneously and side walls 20 and the side wall 20 side of the bottom surface 21 of the other side of the groove 14, the insulating film 31 through a second gate 23 made of film 32 to form the gate
を形成する。 To form. このとき、各第1,第2のゲート18,2 At this time, each of the first, second gate 18,2
3の表面側には、絶縁膜41よりなるゲートサイドウォール42,43が形成される。 3 surface side of the gate sidewalls 42 and 43 made of an insulating film 41 is formed. さらに上記第1のゲート18の裏面側に絶縁膜31で第1のゲート絶縁膜17を形成する。 Further forming a first gate insulating film 17 with the insulating film 31 on the back side of the first gate 18. 同時に、第2のゲート23の裏面側に絶縁膜31で第2のゲート絶縁膜22を形成する。 At the same time, an insulating film 31 on the back side of the second gate 23 to form a second gate insulating film 22.

【0047】上記絶縁膜41と絶縁膜31のエッチング条件としては、例えば、エッチングガスに流量が50s [0047] As the etching conditions of the insulating film 41 insulating film 31, for example, the flow rate to the etching gas 50s
ccmのオクタフルオロシクロブタン(C 48 )を用い、エッチング雰囲気の圧力を2Pa、RFパワーを1,2kWに設定する。 using ccm of octafluorocyclobutane (C 4 F 8), to set the pressure of the etching atmosphere 2 Pa, an RF power 1,2KW. 上記ゲートを形成する膜32のエッチング条件としては、例えば、エッチングガスに流量が65sccmのトリクロロトリフルオロエタン(C As the etching conditions of the film 32 forming the gate, for example, an etching gas flow rate of 65sccm trichlorotrifluoroethane (C
2 Cl 33 )と流量が5sccmの六フッ化イオウ(SF 6 )との混合ガスを用い、エッチング雰囲気の圧力を1.33Pa、マイクロ波パワーを100W、RF 2 Cl 3 F 3) and flow rate using a mixed gas of sulfur hexafluoride (SF 6) of 5 sccm, 1.33 Pa pressure of the etching atmosphere, the microwave power 100W, RF
パワーを100Wに設定する。 Setting the power to 100W.

【0048】次いで前記図2の(4)で説明したと同様にして、図7の(3)に示すように、通常のイオン注入法により、半導体基板11の上層に導電性不純物をイオン注入する。 [0048] Then in the same manner as described in (4) of FIG. 2, as shown in (3) in FIG. 7, the conventional ion implantation method, ion implantation of conductive impurities in the upper layer of the semiconductor substrate 11 . そして溝14に対して第1のゲート絶縁膜17側の半導体基板11の上層に第1のソース・ドレイン領域19を形成するとともに、溝14に対して第2のゲート絶縁膜22側の半導体基板11の上層に第2のソース・ドレイン領域24を形成する。 And to form a first source-drain region 19 in the upper layer of the first gate insulating film 17 of the semiconductor substrate 11 to the grooves 14, the second gate insulating film 22 side to the grooves 14 a semiconductor substrate the upper layer 11 to form a second source-drain region 24. また同時に第1のゲート18と第2のゲート23との間の半導体基板11 The semiconductor substrate 11 between the addition and the first gate 18 at the same time as the second gate 23
の上層に第3のソース・ドレイン領域25を形成する。 To the upper layer of the forming third source and drain regions 25.

【0049】次いで図8の(4)に示す如く、例えば化学的気相成長法によって、各第1,第2のゲート18, [0049] Then, as shown in (4) in FIG. 8, for example, by chemical vapor deposition, the first, second gate 18,
23側の全面に、窒化シリコン(SiN)膜44を、例えば30nmの厚さに形成する。 On the 23 side entire surface, a silicon nitride (SiN) film 44, for example, to a thickness of 30 nm. このときの成膜条件としては、例えば、反応ガスに流量が50sccmのジクロルシラン(SiH 2 Cl 2 )と流量が200sccm The film forming conditions in this case, for example, dichlorosilane flow rate is 50sccm for the reaction gas (SiH 2 Cl 2) and the flow rate is 200sccm
のアンモニア(NH 3 )と流量が200sccmの窒素(N 2 )との混合ガスを用い、成膜温度を760℃、成膜雰囲気の圧力を70Paに設定する。 Flow rate of ammonia (NH 3) of using a mixed gas of 200sccm of nitrogen (N 2), 760 ℃ the deposition temperature, to set the pressure of the deposition atmosphere to 70 Pa. なお窒化シリコン膜44の代わりに、例えば水素を多量に含んだ窒化酸化シリコン(SiOxN)膜等の絶縁膜を用いることも可能である。 Incidentally, instead of the silicon nitride film 44, it is also possible to use an insulating film such as a large amount inclusive silicon oxynitride (SiOxN) film hydrogen.

【0050】続いて通常のホトリソグラフィーとエッチングとによって、上記窒化シリコン膜44の2点鎖線で示す部分を除去して、各第1,第2のゲート18,23 [0050] Then by the usual photolithography and etching, to remove the portion indicated by the two-dot chain line in the silicon nitride film 44, the first, second gate 18, 23
上に、上記窒化シリコン膜44よりなるマスクパターン45,46を形成する。 Above, to form a mask pattern 45 and 46 made of the silicon nitride film 44. 上記エッチング条件としては、 As the etching conditions,
例えば、エッチングガスに流量が50sccmのトリフルオロメタン(CHF 3 )を用い、RFパワーを300 For example, an etching gas flow rate using a 50sccm of trifluoromethane (CHF 3), an RF power 300
W、エッチング雰囲気の圧力を2Paに設定する。 W, to set the pressure of the etching atmosphere to 2Pa.

【0051】その後、図8の(5)に示すように、例えばスパッタ法によって、マスクパターン45,46側の全面にチタン(Ti)膜47を、例えば30nmの厚さに成膜する。 [0051] Thereafter, as shown in (5) in FIG. 8, for example, by sputtering, depositing on the entire surface of titanium (Ti) film 47 of the mask pattern 45 and 46 side, for example, to a thickness of 30 nm. このときのスパッタ条件としては、例えば、スパッタガスにアルゴン(Ar)を用い、RFバイアスを−50V、直流スパッタパワーを1kW、アルゴンの流量を40sccm、スパッタ雰囲気の圧力を0. The sputtering conditions at this time, for example, using argon (Ar) as the sputtering gas, -50 V and RF bias, 1 kW DC sputtering power, 40 sccm flow rate of argon, the pressure of the sputtering atmosphere 0.
4Pa、成膜温度を200℃、成膜速度を60nm/分に設定する。 4 Pa, 200 ° C. The deposition temperature, sets the film formation rate to 60 nm / min.

【0052】次いで図8の(6)に示す如く、不活性ガス中でRTA(Rapid Thermal annealing )処理を行って、チタン膜47のチタンと第1〜第3のソース・ドレイン領域19,24,25のシリコンとをシリサイド化反応させて、第1〜第3のソース・ドレイン領域1 [0052] Then, as shown in (6) in FIG. 8, performs a RTA (Rapid Thermal Annealing) treatment in an inert gas, titanium and first to third source-drain regions of the titanium film 47 19 and 24, and 25 silicon by silicidation reaction, first to third source-drain regions 1
9,24,25の各上層にチタンシリサイド(TiSi Each upper layer titanium silicide 9,24,25 (TiSi
2 )よりなる低抵抗層48,49,50を形成する。 Consisting 2) to form a low-resistance layer 48, 49 and 50. 上記RTAの条件としては、例えば、温度雰囲気を650 The conditions of the RTA, e.g., a temperature atmosphere 650
℃、RTA時間を30秒に設定する。 ℃, set the RTA time to 30 seconds.

【0053】続いてアンモニア過水中に浸漬するウェットエッチングによって、未反応チタン膜47(2点鎖線で示す部分)を除去する。 [0053] Then by wet etching immersing the ammonia hydrogen peroxide water by, to remove unreacted titanium film 47 (indicated by two-dot chain line). 次いで900℃の不活性ガス〔例えば窒素(N 2 )〕中で30秒間のRTAを行うことにより、上記低抵抗層48,49,50の安定化を図る。 Then by performing 30 seconds RTA in 900 ° C. inert gas [for example, nitrogen (N 2)], to stabilize the above low-resistance layer 48, 49 and 50. このようにして、各第1〜第3のソース・ドレイン領域19,24,25の各上層に低抵抗層48〜50が形成される。 In this way, the low-resistance layer 48 to 50 are formed on the upper layer of the first to third source-drain region 19,24,25.

【0054】上記低抵抗層48〜50は、チタンシリサイドで形成したが、他のシリサイド〔例えば、コバルトシリサイド(CoSi 2 ),タングステンシリサイド(WSi 2 ),モリブデンシリサイド(MoSi 2 [0054] The low-resistance layer 48 to 50 has been formed of titanium silicide, other silicides [e.g., cobalt silicide (CoSi 2), tungsten silicide (WSi 2), molybdenum silicide (MoSi 2)
等〕または選択タングステン(W)等の金属膜で形成することが可能である。 It is possible to form a metal film such as equal] or selective tungsten (W). なお上記低抵抗層48〜50を形成したMOSトランジスタ1,2の各第1〜第3のソース・ドレイン領域19,24,25に電極を形成する方法は、前記図6で説明したと同様の方法によればよい。 Incidentally method of forming an electrode on each first to third source-drain region 19,24,25 of the MOS transistors 1 and 2 the formation of the low-resistance layer 48 to 50, the same as described above with reference to FIG 6 may According to the method.

【0055】次に本発明の第2の実施例を図9の概略構成断面図により説明する。 [0055] Next a second embodiment of the present invention will be described by a schematic sectional view of FIG. 図に示すように、絶縁性基体(例えば酸化シリコンよりなる基体)51の上層には表面が表出する状態に半導体部52が設けられている。 As shown, the upper layer of the insulating substrate (e.g., made of silicon oxide substrate) 51 has a semiconductor unit 52 is provided in a state where the surface is exposed. この半導体部52は例えば単結晶シリコンよりなる。 The semiconductor unit 52 is made of, for example, monocrystalline silicon. 上記半導体部52の一方側の側壁53には第1のゲート絶縁膜54が形成されている。 On one side of the side wall 53 of the semiconductor part 52 is formed with a first gate insulating film 54. この第1のゲート絶縁膜54 The first gate insulating film 54
は、例えば酸化シリコンよりなる。 It is, for example made of silicon oxide. さらに半導体部52 Further semiconductor section 52
側とは反対側の第1のゲート絶縁膜54の面には、第1 The surface of the first gate insulating film 54 on the opposite side to the side, first
のゲート55が形成されている。 The gate 55 is formed. この第1のゲート55 The first gate 55
は、例えば多結晶シリコンよりなる。 It is made of, for example, polycrystalline silicon.

【0056】また上記半導体部52の他方側の側壁56 [0056] The side wall of the other side of the semiconductor part 52 56
には第2のゲート絶縁膜57が形成されている。 The second gate insulating film 57 is formed on. この第2のゲート絶縁膜57は、例えば酸化シリコンよりなる。 The second gate insulating film 57, for example made of silicon oxide. さらに半導体部52側とは反対側の第2のゲート絶縁膜57の面には、第2のゲート58が形成されている。 The further semiconductor portion 52 side to the surface of the second gate insulating film 57 on the opposite side, the second gate 58 are formed. この第2のゲート58は、例えば多結晶シリコンよりなる。 The second gate 58 is made of polycrystalline silicon, for example.

【0057】さらに上記半導体部52の下層には第1のソース・ドレイン領域59が形成されている。 [0057] The further layer of the semiconductor section 52 is formed with a first source-drain region 59. この第1 The first
のソース・ドレイン領域59には、MOSトランジスタ3,4がPMOSトランジスタの場合には、例えば導電性不純物としてホウ素(B + )が導入されている。 The source-drain regions 59, when MOS transistors 3 and 4 is a PMOS transistor, boron (B +) is introduced as an example, conductive impurities. またはMOSトランジスタ3,4がNMOSトランジスタの場合には、例えば導電性不純物としてリン(P + )が導入されている。 Or when MOS transistors 3 and 4 of the NMOS transistor, phosphorus (P +) has been introduced as, for example, conductive impurities. また上記半導体部52の上層には第2のソース・ドレイン領域60が形成されている。 Also in the upper layer of the semiconductor portion 52 is formed a second source-drain region 60. この第2 This second
のソース・ドレイン領域60には、MOSトランジスタ3,4がPMOSトランジスタの場合には、例えば導電性不純物としてホウ素(B + )が導入されている。 The source and drain regions 60, when MOS transistors 3 and 4 is a PMOS transistor, boron (B +) is introduced as an example, conductive impurities. またはMOSトランジスタ3,4がNMOSトランジスタの場合には、例えば導電性不純物としてリン(P + )が導入されている。 Or when MOS transistors 3 and 4 of the NMOS transistor, phosphorus (P +) has been introduced as, for example, conductive impurities.

【0058】上記の如くして、MOSトランジスタ3, [0058] and as described above, MOS transistor 3,
4が形成される。 4 is formed. すなわち、上記MOSトランジスタ3 In other words, the MOS transistor 3
は、第1のゲート絶縁膜54と第1のゲート55と第1 It includes a first gate insulating film 54 and the first gate 55 first
のソース・ドレイン領域59と第2のソース・ドレイン領域60とよりなる。 The more the source and drain regions 59 and the second source-drain region 60. またMOSトランジスタ4は、第2のゲート絶縁膜57と第2のゲート58と第1のソース・ドレイン領域59と第2のソース・ドレイン領域6 The MOS transistor 4, the second gate insulating film 57 and the second gate 58 and the first source-drain region 59 second source-drain region 6
0とよりなる。 0 and be more. したがって、第1,第2のソース・ドレイン領域59,60は、MOSトランジスタ3,4によって共用される。 Therefore, the first and second source-drain regions 59 and 60 is shared by the MOS transistors 3 and 4. このようにMOSトランジスタ3,4 In this way MOS transistors 3 and 4
はデュアルゲートを有するMOSトランジスタ構造になるので、トランジスタ特性のドライブ能力は高くなる。 Since becomes MOS transistor structure having a dual gate drive capability of the transistor characteristics increases.

【0059】またMOSトランジスタ3,4では、半導体部52の側壁53,56に第1,第2のゲート絶縁膜54,57を介して第1,第2のゲート55,58が形成され、半導体部52の上層と下層とに第1,第2のソース・ドレイン領域59,60が形成されていることにより、半導体部52の厚さと各第1,第2のソース・ドレイン領域59,60の深さとによって、MOSトランジスタ3,4の各チャネル長Lが決定される。 In [0059] addition MOS transistors 3 and 4, first the sidewalls 53 and 56 of the semiconductor part 52, first through the second gate insulating film 54 and 57, second gate 55, 58 is formed, the semiconductor first the top layer and the underlying part 52, by the second source-drain regions 59 and 60 are formed, the thickness of each first semiconductor section 52, the second source-drain regions 59 and 60 by the depth, the channel length L of the MOS transistors 3 and 4 is determined. したがって、MOSトランジスタ3,4の各チャネルは半導体部52の深さ方向に形成される。 Thus, each channel of the MOS transistors 3 and 4 is formed in the depth direction of the semiconductor unit 52.

【0060】このため図10に示すように、絶縁性基体51の上層に、複数の上記MOSトランジスタ3,4をラテラルに配置することも可能である。 [0060] Therefore, as shown in FIG. 10, the upper layer of the insulating substrate 51, it is also possible to arrange a plurality of the MOS transistors 3 and 4 laterally. このように配置することにより、MOSトランジスタ3,4を高集積に実装することが可能になる。 With this arrangement, it is possible to implement a MOS transistor 3 and 4 for high integration.

【0061】また、上記第1,第2のソース・ドレイン領域59,60(図9参照)上に、例えばSALICI [0061] Also, on the first, second source-drain regions 59 and 60 (see FIG. 9), for example SALICI
DEよりなる低抵抗層(図示せず)を設けることもできる。 Consisting DE low-resistance layer (not shown) may be provided. この場合には、低抵抗層を形成しない場合と比較して、第1,第2のソース・ドレイン領域59,60の抵抗値がおよそ1/10以下になるので、特にMOSトランジスタ3,4の動作速度が速くなる。 In this case, as compared with the case of not forming the low-resistance layer, first, the resistance value of the second source-drain regions 59 and 60 is approximately 1/10 or less, in particular of the MOS transistors 3 and 4 operating speed is increased.

【0062】次に上記第2の実施例のMOSトランジスタの製造方法の一例を、図11,図12の製造工程図(その1),(その2)により説明する。 [0062] Next, an example of a method of manufacturing the MOS transistor of the second embodiment, FIG. 11, the manufacturing process of FIG. 12 (Part 1), is described by (2). なお、図ではMOSトランジスタをラテラルに配置した場合の製造工程を示す。 Incidentally, showing the manufacturing process in the case where a MOS transistor laterally in FIG. また図中において、同様の構成部品には同一番号を付す。 In the figure, designated by the same numbers are used for the same components. 図11の(1)に示すように、第1の工程として、通常のホトリソグラフィーとエッチングとによって、基板(例えば単結晶シリコン基板)61の上層に溝62,63,64を形成して、溝62,63間に半導体部52を形成するとともに、溝63,64間に上記同様の半導体部52を形成する。 As shown in (1) in FIG. 11, as a first step, by the usual photolithography and etching to form a groove 62, 63, 64 on the upper layer of the substrate (e.g., a single crystal silicon substrate) 61, a groove to form a semiconductor unit 52 between 62 and 63, forming the same semiconductor portion 52 between the grooves 63 and 64. 上記エッチングは、例えばマイクロ波プラズマエッチングで行う。 The etching is carried out, for example, microwave plasma etching. このときのエッチング条件は、前記第1の実施例中の図2の(1)で説明したと同様なので、ここでの説明は省略する。 Etching conditions at this time is similar to that described in the first in the embodiment of FIG. 2 (1), and description thereof is omitted here.

【0063】次いで、上記ドライエッチングによって基板61に生じたダメージ層(図示せず)を除去するための表面酸化を行う。 [0063] Next, the surface oxidation to remove the damaged layer generated in the substrate 61 by the dry etching (not shown). この表面酸化条件は、前記第1の実施例中の図2の(1)で説明したと同様なので、ここでの説明は省略する。 The surface oxidation condition is similar to that described in the first in the embodiment of FIG. 2 (1), and description thereof is omitted here. その後、希釈フッ酸中におよそ1分間浸漬して、上記表面酸化で形成した酸化シリコン膜を除去する。 Then dipped for approximately 1 minute in the diluted hydrofluoric acid to remove the silicon oxide film formed by the surface oxidation.

【0064】次いで図11の(2)に示す如く、第2の工程を行う。 [0064] Then, as shown in (2) of FIG. 11, a second step. この工程では、まず通常の熱酸化法によって、半導体部52側の全面に酸化シリコンの絶縁膜65 In this step, first by conventional thermal oxidation method, isolation entire surface silicon oxide semiconductor portion 52 side film 65
を、例えば16nmの厚さに形成する。 And for example, it is formed to a thickness of 16 nm. このときの熱酸化条件は、前記第1の実施例中の図2の(2)で説明したと同様なので、ここでの説明は省略する。 Thermal oxidation conditions in this case is similar to that described in the first in the embodiment of FIG. 2 (2), description thereof is omitted here.

【0065】次いで、上記絶縁膜65側の全面にゲートを形成する膜66を成膜する。 [0065] Then, for forming the film 66 to form the gate on the entire surface of the insulating film 65 side. このゲートを形成する膜66は、例えば厚さが200nmの多結晶シリコン膜と厚さが100nmのタングステンシリサイド(WS Forming the gate layer 66, for example, a polycrystalline silicon film and the thickness of the thickness of 200nm is 100nm tungsten silicide (WS
2 )膜とよりなる。 i 2) film and be more. 上記多結晶シリコン膜は、例えば化学的気相成長法によって成膜される。 The polycrystalline silicon film, for example, is deposited by chemical vapor deposition. そしてこのときの成膜条件は、前記第1の実施例中の図2の(2)で説明したと同様なので、ここでの説明は省略する。 The film forming conditions in this case is similar to that described in the first in the embodiment of FIG. 2 (2), description thereof is omitted here. また上記タングステンシリサイド膜は、例えば化学的気相成長法によって成膜される。 Also the tungsten silicide film, for example, is deposited by chemical vapor deposition. この成膜条件は、前記第1の実施例中の図2の(2)で説明したと同様なので、ここでの説明は省略する。 The film forming conditions are the same as described in the first in the embodiment of FIG. 2 (2), description thereof is omitted here.

【0066】その後図11の(3)に示すように、例えばドライエッチングによって、上記ゲートを形成する膜66と絶縁膜65とをエッチバックして、ゲートを形成する膜66の2点鎖線で示す部分と絶縁膜65の1点鎖線で示す部分とを除去する。 [0066] As then shown in (3) of Figure 11, for example by dry etching, showing the film 66 and the insulating film 65 for forming the gate is etched back by a two-dot chain line in film 66 for forming the gate removing a portion indicated by one-dot chain line portion and the insulating film 65. そして半導体部52の一方側の側壁53に、絶縁膜65を介して、ゲートを形成する膜66で第1のゲート55を形成する。 And one side of the side wall 53 of the semiconductor unit 52, via the insulating film 65, to form the first gate 55 in film 66 for forming the gate. 同時に当該半導体部52の他方側の側壁56に、絶縁膜65を介して、ゲートを形成する膜66で第2のゲート58を形成する。 At the same time on the other side of the side wall 56 of the semiconductor unit 52, via the insulating film 65, a second gate 58 at the film 66 to form the gate. さらに上記第1のゲート55の裏面側に絶縁膜6 An insulating the back surface side of the first gate 55 film 6
5で第1のゲート絶縁膜54を形成する。 5 with a first gate insulating film 54. 同時に、第2 At the same time, the second
のゲート58の裏面側に絶縁膜65で第2のゲート絶縁膜57を形成する。 To an insulating film 65 on the back surface side of the gate 58 of forming a second gate insulating film 57. 上記エッチング条件は、前記第1の実施例中の図2の(3)で説明したと同様なので、ここでの説明は省略する。 The etching conditions are the same as described in the first in the embodiment of FIG. 2 (3), the description is omitted here.

【0067】次いで第3の工程として図11の(4)に示す如く、通常のイオン注入法によって、第1,第2のゲート55,58と第1,第2のゲート絶縁膜54,5 [0067] Then the third step as shown in (4) in FIG. 11, the conventional ion implantation method, first, and second gate 55, 58 first, second gate insulating film 54,5
7とをイオン注入マスクにして半導体部52の上層に導電性不純物をイオン注入する。 And a 7 the ion implantation mask to ion-implanted conductive impurity in the upper layer of the semiconductor unit 52. そして半導体部52の上層に第1のソース・ドレイン領域59を形成する。 And forming a first source-drain region 59 in the upper layer of the semiconductor unit 52. 同時に半導体部52,52間の基板61の上層にも、導電性不純物がイオン注入される。 At the same time in the upper layer of the substrate 61 between the semiconductor part 52, conductive impurities are implanted. 上記イオン注入条件は、前記第1の実施例中の図2の(4)で説明したと同様なので、ここでの説明は省略する。 The ion implantation conditions are the same as described in the first in the embodiment of FIG. 2 (4), the description is omitted here.

【0068】次いで図12の(5)に示すように、第4 [0068] Next, as shown in (5) in FIG. 12, 4th
の工程として、通常の化学的気相成長法により、半導体部52側の全面に酸化シリコン膜67を、例えば500 As the process, a conventional chemical vapor deposition, a silicon oxide film 67 on the entire surface of the semiconductor unit 52 side, for example 500
nmの厚さに成膜する。 It is deposited to a thickness of nm. 続いて、上記酸化シリコン膜6 Then, the silicon oxide film 6
7の上面にレジストを塗布して、表面が平坦なレジスト膜(図示せず)を形成する。 7 top resist is applied on the surface to form a flat resist film (not shown).

【0069】次いで、エッチバックによって、上記レジストを除去し、さらに上記酸化シリコン膜67の上層を除去して、酸化シリコン膜67の表面を平坦化する。 [0069] Then, by etching back to remove the resist, further to remove the upper layer of the silicon oxide film 67 to planarize the surface of the silicon oxide film 67. このときのエッチバックは、例えばバイアス印加のECR Etching back at this time is, for example, the bias ECR
エッチング装置によって行う。 Carried out by an etching apparatus. エッチング条件としては、例えば、エッチングガスに流量が14sccmのシラン(SiH 4 )と流量が35sccmの酸化二窒素(N 2 O)と流量が72sccmのアルゴン(Ar)とよりなる混合ガスを用い、マイクロ波パワーを1kW、 As the etching conditions, for example, using a silane with a flow rate of the etching gas is 14 sccm (SiH 4) flow rate of dinitrogen monoxide (N 2 O) and flow rate of 72sccm argon (Ar) and more becomes a mixed gas of 35 sccm, a micro 1kW a wave power,
RFパワーを450W、エッチング温度を400℃、エッチング雰囲気の圧力を0.133Paに設定する。 RF power 450 W, the etching temperature 400 ° C., to set the pressure of an etching atmosphere 0.133 Pa. 上記表面を平坦化した酸化シリコン膜67が絶縁性基体5 Silicon oxide film 67 is planarized to the surface an insulating substrate 5
1になる。 To 1. したがって、以下酸化シリコン膜67は絶縁性基体51と記す。 Thus, following the silicon oxide film 67 is referred to as an insulating substrate 51.

【0070】次いで例えば低圧化学的気相成長法によって、絶縁性基体51の上面に多結晶シリコン膜68を、 By [0070] Then for example a low pressure chemical vapor deposition, the polycrystalline silicon film 68 on the upper surface of the insulating substrate 51,
例えば200nmの厚さに成膜する。 For example, it is formed to a thickness of 200nm. このときの成膜条件としては、例えば、反応ガスに流量が500sccm The film forming conditions in this case, for example, the flow rate in the reaction gas 500sccm
のシラン(SiH 4 )と流量が0.35sccmのホスフィン(PH 3 )と流量が50sccmのヘリウム(H Silane (SiH 4) and flow rate phosphine 0.35sccm (PH 3) and the flow rate is 50sccm helium (H
e)とよりなる混合ガスを用い、成膜温度を580℃、 Using a more becomes mixed gas and e), the film formation temperature 580 ° C.,
成膜雰囲気の圧力を79.8Paに設定する。 To set the pressure of the film-forming atmosphere in 79.8Pa.

【0071】続いて研磨(例えばポリシング)によって多結晶シリコン膜68の表面を平坦化した後、単結晶シリコン基板69を貼り合わせる。 [0071] Then after planarizing the surface of the polycrystalline silicon film 68 by polishing (e.g. police), bonded to the single crystal silicon substrate 69. 単結晶シリコン基板6 Single crystal silicon substrate 6
9を貼り合わせるには、通常の熱処理(例えば1000 The bonding the 9, the usual heat treatment (for example, 1000
℃に加熱)によって接着する。 ℃ to adhere by heating).

【0072】その後図12の(6)に示す如く、絶縁性基体51の表層に半導体部52がいわゆる島状に表出する状態に、例えば研削および研磨によって基板61の2 [0072] Then 12 as shown in (6), in a state where the semiconductor unit 52 in the surface layer of the insulating substrate 51 is exposed to the so-called island, for example, the second substrate 61 by grinding and polishing
点鎖線で示す部分を除去する。 Removing a portion indicated by a point chain line. なお図12において、 In FIG. 12,
(6),(7)の図面は、図12の(5)に示した状態を反転した状態で示す。 (6) shows a state in the drawings, obtained by inverting the state shown in (5) in FIG. 12 (7).

【0073】次いで図12の(7)に示すように第5の工程として、例えば通常のイオン注入法によって、半導体部52の上層に導電性不純物をイオン注入して、第2 [0073] Then a fifth step as shown in (7) in FIG. 12, for example, by conventional ion implantation method, a conductive impurity into the upper layer of the semiconductor unit 52 are implanted, the second
のソース・ドレイン領域60を形成する。 To form the source and drain regions 60. このときのイオン注入条件は、前記第1の実施例中の図2の(4)で説明したと同様なので、ここでの説明は省略する。 Ion implantation condition at this time is similar to that described in the first in the embodiment of FIG. 2 (4), the description is omitted here.

【0074】上記の如くして、第1のゲート絶縁膜54 [0074] In as described above, the first gate insulating film 54
と第1のゲート55とソース・ドレイン領域60,59 When the first gate 55 and the source and drain regions 60,59
とによって、MOSトランジスタ3が構成される。 And by, MOS transistor 3 is formed. また第2のゲート絶縁膜57と第2のゲート58とソース・ The second gate insulating film 57 and the second gate 58 source
ドレイン領域60,59とによって、MOSトランジスタ4が構成される。 The drain regions 60,59, MOS transistor 4 is formed.

【0075】上記第2の実施例の製造方法では、貼り合わせ方式のSOI基板を用いた。 [0075] In the manufacturing method of the second embodiment, an SOI substrate is used for adhering method. このため、各MOSトランジスタ3,4においては接合リークを生じることがないので、MOSトランジスタ3,4は電気的特性に優れたものとなり、信頼性が高まる。 Therefore, since there is no cause junction leakage in the MOS transistors 3 and 4, MOS transistors 3 and 4 becomes excellent in electrical properties, reliability is increased.

【0076】上記MOSトランジスタ3,4のチャネル寸法は、上記半導体部52の高さと第1,第2のソース・ドレイン領域59,60の深さによって制御することが可能である。 [0076] channel dimensions of the MOS transistors 3 and 4, the height of the first the semiconductor unit 52 can be controlled by the depth of the second source-drain regions 59 and 60. すなわち、前記図11の(1)に示すように、半導体部52は、基板61に形成する溝62〜6 That is, as shown in (1) of FIG. 11, the semiconductor unit 52, a groove is formed in the substrate 61 62-6
4の深さによって決定される。 It is determined by the depth of 4. また前記図11の(4) Also of FIG. 11 (4)
に示すように、第1のソース・ドレイン領域59の深さは、イオン注入時の導電性不純物の打ち込み深さとその後の熱工程(例えば単結晶シリコン基板69を貼り合わせるときの熱処理)によって決定される。 As shown in, the depth of the first source-drain region 59 is determined by the implantation depth of the conductive impurities in the ion implantation and subsequent thermal step (for example, heat treatment when bonding the single crystal silicon substrate 69) that. さらに前記図12の(7)に示すように、第2のソース・ドレイン領域60の深さは、イオン注入時の導電性不純物の打ち込み深さとその後の熱工程(例えば配線工程におけるアルミニウム配線のシンター処理)によって決定される。 As further shown in (7) of FIG. 12, the depth of the second source-drain region 60, sintering of aluminum wiring in depth and subsequent thermal step (for example, the wiring process implantation of conductive impurities in the ion implantation process) is determined by.

【0077】次に上記MOSトランジスタ3,4の配線例を、図13の概略断面図により説明する。 [0077] Then the wiring example of the MOS transistors 3 and 4, will be described with reference to schematic cross-sectional view of FIG. 13. 図に示すように、MOSトランジスタ3,4を覆う状態に層間絶縁膜71が形成されている。 As shown, the interlayer insulating film 71 is formed in a state covering the MOS transistors 3 and 4. 第2のソース・ドレイン領域60上の層間絶縁膜71には、コンタクトホール72が設けられている。 The interlayer insulating film 71 on the second source-drain regions 60, a contact hole 72 is provided. コンタクトホール72を介して、層間絶縁膜71上には、第2のソース・ドレイン領域60に接続する電極73が形成されている。 Via the contact hole 72, over the interlayer insulating film 71, the electrode 73 connected to the second source-drain regions 60 are formed.

【0078】上記電極73の形成方法を説明する。 [0078] illustrating a method for forming the electrode 73. まず例えば化学的気相成長法によって、MOSトランジスタ3,4を覆う状態に、層間絶縁膜71を、例えば500 First by, for example, chemical vapor deposition, the state of covering the MOS transistors 3 and 4, an interlayer insulating film 71, for example 500
nmの厚さに成膜する。 It is deposited to a thickness of nm. このときの成膜条件は、前記図6で説明したと同様なので、ここでの説明は省略する。 Deposition condition at this time is similar to that described above with reference to FIG 6, and description thereof is omitted here.

【0079】続いて通常のホトリソグラフィーとエッチングとによって、第2のソース・ドレイン領域60上の層間絶縁膜71にコンタクトホール72を設ける。 [0079] Then by the usual photolithography and etching, providing a contact hole 72 in the interlayer insulating film 71 on the second source-drain region 60. 次いで、例えばスパッタ法によって、電極形成層(図示せず)を形成する。 Then, for example, by sputtering, formed electrode layer (not shown). この電極形成層は、例えば厚さが50 The electrode forming layer, for example a thickness of 50
nmのチタン(Ti)膜と厚さが100nmの窒化酸化チタン(TiON)膜よりなるバリヤメタル層と厚さが800nmの1%のシリコン(Si)を含むアルミニウム(Al)層とを積層状態に形成したものである。 Forming an aluminum (Al) layer in the stacked condition, including nm of titanium (Ti) film and a thickness of 100nm titanium oxynitride of (TiON) barrier metal layer and the thickness made of film 800 nm 1% of silicon (Si) one in which the. 上記チタン膜,上記窒化酸化チタン膜,上記1%のシリコン(Si)を含むアルミニウム(Al)層等のスパッタ条件は、前記図6で説明したと同様なので、ここでの説明は省略する。 The titanium film, the titanium oxynitride film, sputtering conditions of aluminum (Al) layer or the like containing the 1% silicon (Si) is similar to that described above with reference to FIG 6, and description thereof is omitted here.

【0080】その後、通常のホトリソグラフィーとエッチングとによって、上記電極形成層で、コンタクトホール72を介して第2のソース・ドレイン領域60に接続する電極73を形成する。 [0080] Then, by the usual photolithography and etching, in the electrode forming layer, an electrode 73 connected to the second source-drain region 60 through a contact hole 72. 上記電極形成層をエッチングする装置には、例えばRF印加型ECRエッチング装置を用いる。 The apparatus for etching the electrode forming layer, for example, a RF application type ECR etching device. そのエッチング条件は、前記図6で説明したと同様なので、ここでの説明は省略する。 Its etching condition is the same as described above with reference to FIG 6, and description thereof is omitted here.

【0081】次に第3の実施例として、前記図9で説明した、MOSトランジスタ3,4をラテラルに配設した場合の配線構造の一例を、図14により説明する。 [0081] Next, as a third embodiment, described above with reference to FIG 9, an example of a wiring structure in the case of arranging the MOS transistors 3 and 4 in the lateral will be described with reference to FIG 14. 図に示すように、絶縁性基体51の上層に同様の構成をなすMOSトランジスタ3,4とMOSトランジスタ5,6 As shown in FIG, MOS transistors 3 and 4 forming a similar configuration to the upper layer of the insulating substrate 51 and the MOS transistors 5 and 6
とが形成されている。 Door is formed. よって、同様の構成部品には同一番号を付す。 Therefore, given the same numbers are used for the same components. 上記MOSトランジスタ3,4,5,6の各第2のソース・ドレイン領域60側の全面には、層間絶縁膜81が形成されている。 The entire surface of each of the second source-drain region 60 side of the MOS transistors 3, 4, 5, 6, the interlayer insulating film 81 is formed. この層間絶縁膜81は、 The interlayer insulating film 81,
例えば酸化シリコンよりなる。 For example made of silicon oxide.

【0082】上記MOSトランジスタ3,4の第1のソース・ドレイン領域59の下方における絶縁性基体51 [0082] insulating substrate 51 below the first source-drain region 59 of the MOS transistors 3 and 4
にはコンタクトホール82が設けられている。 A contact hole 82 is provided in the. このコンタクトホール82を介して、当該第1のソース・ドレイン領域59に接続する状態に、裏面配線83が形成されている。 Through the contact hole 82, a state of connecting to the first source-drain region 59, the back surface wiring 83 is formed. またMOSトランジスタ5,6の第2のソース・ドレイン領域60の上方における層間絶縁膜81にはコンタクトホール84が設けられている。 Further in the interlayer insulating film 81 above the second source-drain region 60 of the MOS transistors 5 and 6 the contact hole 84 is provided. このコンタクトホール84を介して、当該第2のソース・ドレイン領域60に接続する状態に、表面配線85が形成されている。 Through the contact hole 84, a state of connecting to the second source-drain region 60, the surface wires 85 are formed.

【0083】上記の如くに、第1のソース・ドレイン領域59に接続する裏面配線83を形成したことにより、 [0083] to as described above, by forming the back surface wiring 83 connected to the first source-drain region 59,
表面に形成される配線数を低減することが可能になる。 It becomes possible to reduce the number of wirings formed on the surface.
このため、多層配線を形成した場合には、配線による段差が少なくなるので、配線の信頼性が高まる。 Therefore, in the case of forming a multilayer wiring, since level difference due to wiring is reduced, increasing the reliability of the wiring. なお図には示していないが、MOSトランジスタ3,4の第2のソース・ドレイン領域60にも上記同様の表面配線(8 Although not shown, also the same surface wiring to the second source-drain region 60 of the MOS transistors 3 and 4 (8
5)を形成することが可能である。 5) it is possible to form a. またMOSトランジスタ5,6の第1のソース・ドレイン領域59にも上記同様の裏面配線(83)を形成することが可能である。 Also the first source-drain region 59 of the MOS transistors 5 and 6 it is possible to form the same backside interconnect (83).
また、裏面配線83側には、絶縁膜(図示せず)を介して表面を平坦化した多結晶シリコン膜(図示せず)を形成し、さらにこの多結晶シリコン膜にシリコン基板(図示せず)を貼り合わせて、いわゆるSOI構造を形成することも可能である。 Further, on the back surface wiring 83 side, the surface through an insulating film (not shown) to form a planarized polysilicon film (not shown), without further polysilicon film silicon substrate (shown ) and bonded, it is also possible to form a so-called SOI structure.

【0084】次に上記配線構造の製造方法を、図15, [0084] The following manufacturing method of the wiring structure, FIG. 15,
図16の配線構造の製造工程図(その1),(その2) Manufacturing process diagrams of the wiring structure of FIG. 16 (Part 1), (2)
により説明する。 It will be described with reference to. なお、この製造方法では、一例として、第2のソース・ドレイン領域に低抵抗層を形成する場合を説明する。 In this manufacturing method, as an example, a case of forming a low-resistance layer to the second source-drain region. 図15の(1)に示すように、前記図11の(4)で説明したと同様にして、各半導体部52 As shown in (1) in FIG. 15, in the same manner as described in (4) of FIG. 11, the semiconductor unit 52
に第1のソース・ドレイン領域59を形成した後、前記図12の(5)で説明したと同様の方法によって、各第1のソース・ドレイン領域59側の全面に第1の酸化シリコン膜91を、例えば500nmの厚さに成膜する。 First after the formation of the source and drain regions 59, in the same manner as described in the Figure 12 (5), the first silicon oxide film on the entire surface of the first source-drain region 59 side 91 a, it is deposited to a thickness of, for example, 500nm.
続いて、上記第1の酸化シリコン膜91の上面にレジストを塗布し、表面が平坦なレジスト膜(図示せず)を形成する。 Subsequently, the resist is coated on the upper surface of the first silicon oxide film 91, the surface to form a flat resist film (not shown).

【0085】次いで、エッチバックによって、上記レジストを除去し、さらに上記第1の酸化シリコン膜91の上層を除去して、第1の酸化シリコン膜91の表面を平坦化する。 [0085] Then, by etching back to remove the resist, further to remove the upper layer of the first silicon oxide film 91 to planarize the surface of the first silicon oxide film 91. このときのエッチバック条件は、図12の(5)で説明したと同様なので、ここでの説明は省略する。 Etch back condition at this time is similar to that described in (5) in FIG. 12, the descriptions thereof are omitted here. 上記表面を平坦化した第1の酸化シリコン膜91は絶縁性基体51の一部になる。 The first silicon oxide film 91 is planarized to the surface becomes part of the insulating substrate 51. なお上記第1の酸化シリコン膜91の表面は必ずしも平坦化しなくてよい。 Note the surface of the first silicon oxide film 91 may not necessarily flat.

【0086】続いて通常のホトリソグラフィーとエッチングとによって、例えば一方の第1のソース・ドレイン領域59上における酸化シリコン膜91にコンタクトホール82を形成する。 [0086] Then by the usual photolithography and etching, for example, to form a contact hole 82 in the silicon oxide film 91 in one of the first source-drain regions 59. このときのエッチング条件としては、例えば、エッチングガスに流量が50sccmのオクタフルオロシクロブタン(C 48 )を用い、RFパワーを1.2kW、エッチング雰囲気の圧力を2Paに設定する。 The etching conditions at this time, for example, the flow rate to the etching gas used 50sccm of octafluorocyclobutane (C 4 F 8), sets the RF power 1.2 kW, the pressure of the etching atmosphere 2 Pa.

【0087】次いで通常のスパッタ法によって、コンタクトホール82の内部と上記第1の酸化シリコン膜91 [0087] Then by conventional sputtering, the internal and the first silicon oxide film 91 of the contact hole 82
の上面とに窒化チタン(TiN)膜92を、例えば10 Titanium nitride (TiN) film 92 on the upper surface of, for example, 10
0nmの厚さに形成する。 It is formed to a thickness of 0nm. 続いて通常の化学的気相成長法によって、上記窒化チタン膜の上面にタングステン(W)膜93を、例えば300nmの厚さに形成する。 Then by conventional chemical vapor deposition, a tungsten (W) film 93 on the upper surface of the titanium nitride film is formed to a thickness of, for example, 300 nm.
上記窒化チタン膜92とこのタングステン膜93とが裏面配線形成層94になる。 And the titanium nitride film 92 and the tungsten film 93 is on the back surface wiring layer 94. 上記窒化チタン(TiN)膜の成膜条件としては、例えば、スパッタガスに窒素(N As the film formation conditions of the titanium nitride (TiN) film, for example, nitrogen to the sputter gas (N
2 )を用い、スパッタ雰囲気の圧力を0.5Pa、直流スパッタパワーを3kW、スパッタ率を60nm/分に設定する。 With 2), to set the pressure of the sputtering atmosphere 0.5 Pa, a DC sputtering power 3 kW, a sputter rate 60 nm / min. また上記タングステン(W)膜の成膜条件としては、例えば、反応ガスに流量が95sccmの六フッ化タングステン(WF 6 )と流量が550sccmのヘリウム(He)との混合ガスを用い、成膜温度を45 As the film forming conditions of the tungsten (W) film, for example, the flow rate in the reaction gas is a mixed gas of tungsten hexafluoride 95 sccm (WF 6) and flow rate of 550sccm helium (the He), the film forming temperature 45
0℃、成膜雰囲気の圧力を10.64kPaに設定する。 0 ℃, to set the pressure of the film-forming atmosphere in 10.64kPa.

【0088】その後、通常のホトリソグラフィーとエッチングとによって、裏面配線形成層94の2点鎖線で示す部分と1点鎖線で示す部分とを除去し、裏面配線83 [0088] Then, by the usual photolithography and etching, to remove the portion and the portion indicated by a chain line shown by the two-dot chain line of the back surface wiring layer 94, the back surface wiring 83
を形成する。 To form. このときのエッチング条件としては、例えば、流量が50sccmの六フッ化イオウ(SF 6 )を用い、マイクロ波パワーを850W、RFパワーを10 The etching conditions at this time, for example, the flow rate using a sulfur hexafluoride of 50 sccm (SF 6), the microwave power 850W, RF power 10
0Wに設定する。 Set to 0W.

【0089】その後図15の(2)に示すように、前記図12の(5)で説明したと同様の方法によって、裏面配線83側の全面に第2の酸化シリコン膜95を、例えば500nmの厚さに成膜する。 [0089] As then shown in (2) of Figure 15, in the same manner as described in the Figure 12 (5), the second silicon oxide film 95 on the back surface wiring 83 side entire surface, for example, 500nm of It is formed to a thickness. 続いて、上記第2の酸化シリコン膜95の上面にレジストを塗布して、表面が平坦なレジスト膜(図示せず)を形成する。 Subsequently, by applying a resist on the top surface of the second silicon oxide film 95, the surface to form a flat resist film (not shown). 次いで、エッチバックによって、上記レジストを除去し、さらに上記第2の酸化シリコン膜95の上層を除去して、第2の酸化シリコン膜95の表面を平坦化する。 Then, etchback, and removal of the resist, further to remove the upper layer of the second silicon oxide film 95 to planarize the surface of the second silicon oxide film 95. このときのエッチバック条件は、図12の(5)で説明したと同様なので、ここでの説明は省略する。 Etch back condition at this time is similar to that described in (5) in FIG. 12, the descriptions thereof are omitted here. 上記表面を平坦化した第2の酸化シリコン膜95と上記第1の酸化シリコン膜91とによって、絶縁性基体51が形成される。 By a second silicon oxide film 95 and the first silicon oxide film 91 is planarized to the surface, the insulating substrate 51 is formed.

【0090】次いで前記図12の(5)で説明したと同様にして、絶縁性基体51の上面に多結晶シリコン膜6 [0090] Then in the same manner as described in (5) of FIG. 12, a polycrystalline silicon film on the upper surface of the insulating substrate 51 6
8を、例えば200nmの厚さに成膜する。 8, is deposited to a thickness of, for example, 200nm. 続いて研磨(例えばポリシング)によって多結晶シリコン膜68の表面を平坦化した後、単結晶シリコン基板69を貼り合わせる。 After planarizing the surface of the polycrystalline silicon film 68 by polishing (e.g., polishing) subsequently bonding a single crystal silicon substrate 69.

【0091】その後図16の(3)に示す如く、図12 [0091] As then shown in (3) of Figure 16, Figure 12
の(6)で説明したと同様にして、絶縁性基体51の上層に半導体部52がいわゆる島状に表出する状態になるように、例えば研削および研磨によって基板61を除去する。 In the same manner as described in (6), the upper layer of the insulating substrate 51 so that the semiconductor unit 52 is in a state to be exposed to the so-called island, for example, removing the substrate 61 by grinding and polishing. なお図16において、(3)の図面は、上記図1 In FIG. 16, the drawing (3), FIG 1
5の(2)に示した状態を反転した状態で示す。 5 of the state shown in (2) shown in an inverted state. また図15の(2)で説明した多結晶シリコン膜68と単結晶シリコン基板69との図示は省略した。 Also illustrated between the single crystal silicon substrate 69 and the polycrystalline silicon film 68 as described in (2) in FIG. 15 are omitted.

【0092】次いで図16の(4)に示すように、通常のスパッタ法によって、半導体部52側の全面にチタン(Ti)膜96を、例えば30nmの厚さに形成する。 [0092] Then, as shown in (4) in FIG. 16, by the usual sputtering method, on the entire surface of titanium (Ti) film 96 of the semiconductor portion 52 side is formed in a thickness of, for example, 30 nm.
このときのスパッタ条件としては、例えば、スパッタガスに流量が40sccmのアルゴン(Ar)を用い、R The sputtering conditions at this time, for example, the flow rate in the sputtering gas using argon (Ar) of 40 sccm, R
Fバイアスを−50V、直流スパッタパワーを1kW、 1 kW -50 V, a DC sputtering power of F bias,
スパッタ雰囲気の圧力を0.4Pa、成膜温度を200 The pressure of the sputtering atmosphere 0.4 Pa, a deposition temperature of 200
℃、スパッタ率を60nm/分に設定する。 ° C., to set the sputtering rate to 60 nm / min. なお図16 It should be noted that FIG. 16
の(4)および以下に説明する図17の(5),(6) In Figure 17 illustrating of (4) and below (5), (6)
において、多結晶シリコン膜68と単結晶シリコン基板69との図示は省略した。 In illustration of the polycrystalline silicon film 68 and the single crystal silicon substrate 69 are omitted.

【0093】続いて図17の(5)に示す如く、RTA [0093] Subsequently, as shown in (5) of FIG. 17, RTA
を行って、上記チタン膜96のチタンと上記各半導体部52のシリコンとをシリサイド化反応させて、チタンシリサイド(TiSi 2 )よりなる低抵抗層97を形成する。 The performed, the silicon titanium and the respective semiconductor section 52 of the titanium film 96 by silicidation to form a low-resistance layer 97 made of titanium silicide (TiSi 2). その後アンモニア過水中に浸漬して未反応チタン膜96(2点鎖線で示す部分)を除去する。 Then ammonia was immersed in excessive water to remove unreacted titanium film 96 (indicated by two-dot chain line). 続いて900 Followed by 900
℃の不活性ガス〔例えば窒素(N 2 )〕中に30秒間放置して、各低抵抗層97を安定化する。 ℃ standing for 30 seconds in an inert gas [for example, nitrogen (N 2)], to stabilize the low-resistance layer 97. 上記低抵抗層9 The low-resistance layer 9
7は、チタンシリサイドで形成したが、他のシリサイド〔例えば、コバルトシリサイド(CoSi 2 ),タングステン(WSi 2 ),モリブデンシリサイド(MoSi 7 has been formed of titanium silicide, other silicides [e.g., cobalt silicide (CoSi 2), tungsten (WSi 2), molybdenum silicide (MoSi
2 )等〕または選択タングステン(W)等の金属膜で形成することが可能である。 It is possible to form a metal film such as 2), etc.] or selective tungsten (W).

【0094】次いで前記図12の(7)で説明したと同様にして、通常のイオン注入法によって、各半導体部5 [0094] Then in the same manner as described in (7) of FIG. 12, the conventional ion implantation method, the semiconductor portion 5
2の上層に、上記低抵抗層97を通して導電性不純物をイオン注入し、第2のソース・ドレイン領域60を形成する。 2 the upper layer, the conductive impurities through the low-resistance layer 97 by ion implantation to form a second source-drain region 60. このときのイオン注入条件は、前記第1の実施例中の図2の(4)で説明したと同様なので、ここでの説明は省略する。 Ion implantation condition at this time is similar to that described in the first in the embodiment of FIG. 2 (4), the description is omitted here.

【0095】次いで図17の(6)に示す如く、例えば化学的気相成長法によって、上記低抵抗層97を形成した側の全面に酸化シリコン膜よりなる層間絶縁膜81 [0095] Then, as shown in (6) in FIG. 17, for example, an interlayer insulating film 81 by chemical vapor deposition, consisting of the entire surface a silicon oxide film on the side where the formation of the low-resistance layer 97
を、例えば500nmの厚さに形成する。 And to a thickness of, for example 500 nm. このときの成膜条件は、前記図6で説明したと同様なので、ここでの説明は省略する。 Deposition condition at this time is similar to that described above with reference to FIG 6, and description thereof is omitted here. その後、通常のホトリソグラフィーとエッチングとによって、上記MOSトランジスタ5,6 Then, by the usual photolithography and etching, the MOS transistors 5 and 6
の低抵抗層97上の層間絶縁膜81にコンタクトホール84を形成する。 Of the interlayer insulating film 81 on the low-resistance layer 97 to form a contact hole 84. このときのエッチング条件は、前記図6で説明したと同様なので、ここでの説明は省略する。 Etching conditions at this time is similar to that described above with reference to FIG 6, and description thereof is omitted here.

【0096】次いで上記コンタクトホール84の内部と層間絶縁膜81上とに表面配線形成膜98を形成する。 [0096] Subsequently to form a surface wiring formed film 98 into an upper interior and the interlayer insulating film 81 of the contact hole 84.
この表面配線形成膜98は、例えば50nmの厚さのチタン(Ti)膜と100nmの厚さの窒化酸化チタン(TiOxN)よりなるバリヤメタル層と1%のシリコンを含むアルミニウム層とによって形成される。 The surface wiring formation film 98 is formed by an aluminum layer comprising barrier metal layer and 1% silicon made of, for example, 50nm thick titanium (Ti) film and a 100nm thick titanium oxynitride of (TiOxN). その後通常のホトリソグラフィーとエッチングとによって、上記表面配線形成層98の2点鎖線で示す部分を除去し、 Then by the usual photolithography and etching to remove the portions shown by two-dot chain line of the surface wiring layer 98,
表面配線85を形成する。 Forming a surface wiring 85. このときのエッチング条件は、前記図6で説明したと同様なので、ここでの説明は省略する。 Etching conditions at this time is similar to that described above with reference to FIG 6, and description thereof is omitted here.

【0097】なお図15〜図17には示していないが、 [0097] Although not shown in FIGS. 15 to 17,
MOSトランジスタ3,4の第2のソース・ドレイン領域60にも上記同様の表面配線(85)を形成することは可能である。 To the second source-drain region 60 of the MOS transistors 3 and 4 it is possible to form the same surface wiring (85). またMOSトランジスタ5,6の第1のソース・ドレイン領域59にも上記同様の裏面配線(8 Also the same backside interconnect to first source-drain region 59 of the MOS transistors 5 and 6 (8
3)を形成することは可能である。 3) It is possible to form a.

【0098】上記の如くに、裏面配線83と表面配線8 [0098] to as the above, the back surface wiring 83 and the surface wiring 8
5とを形成したことにより、個々のMOSトランジスタ毎に第1のソース・ドレイン領域59を引き出す領域を形成する必要が無くなるので、配線面積を縮小することが可能になる。 5 and by which to form, it is not necessary to form a region to draw the first source-drain region 59 is eliminated for each individual MOS transistors, it is possible to reduce the wiring area. また表面側の配線数を低減することが可能になるので、表面側の平坦化処理が容易になる。 Since it is possible to reduce the number of wiring-surface side, flattening treatment of the surface it is facilitated.

【0099】 [0099]

【発明の効果】以上、説明したように請求項1の発明によれば、半導体基板に形成した溝の側壁にMOSトランジスタのゲートを形成したことにより、溝の深さとゲートの膜厚とによって、MOSトランジスタのチャネル長が決定される。 Effect of the Invention] According to the invention of claim 1 as described, by forming the gate of the MOS transistor on the side wall of the groove formed in the semiconductor substrate, by the thickness of the depth and the gate of the groove, the channel length of the MOS transistor is determined. このため、半導体基板面に対するMOS Therefore, MOS to the semiconductor substrate surface
トランジスタの形成面積の縮小化を図ることができる。 It is possible to reduction of the formation area of ​​the transistor.
請求項2の発明によれば、半導体基板に形成した溝内に形成されるゲートとゲート絶縁膜とが、いわゆる自己整合的に形成される。 According to the invention of claim 2, the gate and the gate insulating film formed in a groove formed on the semiconductor substrate is a so-called self-aligned manner. このため、ゲートを形成する膜の厚さとそのエッチバック量によって、チャネル長を決定することができる。 Therefore, the thickness of the film forming the gate and by the etch-back amount, it is possible to determine the channel length. 請求項3の発明によれば、絶縁性基体に半導体部を形成して、その側壁にMOSトランジスタのゲートを形成したことにより、MOSトランジスタのゲートが絶縁性基体に対して深さ方向に形成されるので、MOSトランジスタの形成面積を小さくすることができる。 According to the third aspect of the invention, by forming a semiconductor portion on the insulating substrate, by forming the gate of the MOS transistor in its side walls, the gate of the MOS transistor is formed in the depth direction with respect to the insulating substrate Runode, it is possible to reduce the formation area of ​​the MOS transistor. 請求項4の発明によれば、半導体部に形成されるゲートとゲート絶縁膜とが、いわゆる自己整合的に形成される。 According to the invention of claim 4, the gate and the gate insulating film formed on the semiconductor portion is a so-called self-aligned manner. このため、マスク合わせ余裕等を設計で考慮する必要がないので、ゲートの形成面積の縮小化を図ることができる。 Therefore, there is no need to consider in designing a mask alignment margin and the like, it is possible to reduction of the formation area of ​​the gate. 請求項5の発明によれば、半導体部に設けたMOSトランジスタの第1のソース・ドレイン領域に接続する裏面配線を絶縁性基板面に設けたことにより、表面配線側の配線数の低減が図れるので、表面配線上に形成される層間絶縁膜の平坦化が容易になる。 According to the invention of claim 5, by the back surface wiring connected to the first source-drain region of the MOS transistor provided in the semiconductor portion formed in the insulating substrate surface, can be reduced in the number of wires surface wiring side since the flattening of an interlayer insulating film formed on the surface wiring is facilitated. よって、配線の信頼性の向上が可能になる。 Therefore, it is possible to improve the reliability of the wiring.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施例の概略構成断面図である。 1 is a schematic sectional view of a first embodiment.

【図2】第1の実施例の製造工程図である。 2 is a manufacturing process diagram of the first embodiment.

【図3】チャネル長の説明図である。 3 is an explanatory view of a channel length.

【図4】チャネル長Lbとゲートを形成する膜の膜厚との関係図である。 4 is a graph showing the relationship between the thickness of the film forming the channel length Lb and the gate.

【図5】チャネル長Lbとオーバエッチング時間との関係図である。 5 is a graph showing the relationship between the channel length Lb and overetch times.

【図6】第1の実施例の配線の概略断面図である。 6 is a schematic cross-sectional view of a wiring of the first embodiment.

【図7】低抵抗層の製造工程図(その1)である。 7 is a manufacturing process diagram of a low-resistance layer (1).

【図8】低抵抗層の製造工程図(その2)である。 8 is a manufacturing process diagram of a low-resistance layer (2).

【図9】第2の実施例の概略構成断面図である。 9 is a schematic sectional view of a second embodiment.

【図10】第2の実施例のMOSトランジスタをラテラルに配置した概略断面図である。 10 is a schematic cross-sectional view of arranging the MOS transistor of the second embodiment in lateral.

【図11】第2の実施例の製造工程図(その1)である。 11 is a manufacturing process view of the second embodiment (Part 1).

【図12】第2の実施例の製造工程図(その2)である。 It is a 12 manufacturing process diagram of the second embodiment (Part 2).

【図13】第2の実施例の配線の概略断面図である。 13 is a schematic cross-sectional view of a wiring of the second embodiment.

【図14】第3の実施例の概略断面図である。 14 is a schematic cross-sectional view of a third embodiment.

【図15】配線構造の製造工程図(その1)である。 A [15] manufacturing process diagrams of the wiring structure (Part 1).

【図16】配線構造の製造工程図(その2)である。 A [16] manufacturing process diagrams of the wiring structure (Part 2).

【図17】配線構造の製造工程図(その3)である。 17 is a manufacturing process diagram of the wiring structure (Part 3).

【図18】従来例の概略構成断面図である。 18 is a schematic sectional view of a conventional example.

【図19】従来例の製造工程図である。 19 is a manufacturing process diagram of a conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 MOSトランジスタ 2 MOSトランジスタ 3 MOSトランジスタ 4 MOSトランジスタ 5 MOSトランジスタ 6 MOSトランジスタ 11 半導体基板(例えば単結晶シリコン基板) 14 溝 15 側壁 16 底面 17 第1のゲート絶縁膜 18 第1のゲート 19 第1のソース・ドレイン領域 20 側壁 21 底面 22 第2のゲート絶縁膜 23 第2のゲート 24 第2のソース・ドレイン領域 25 第3のソース・ドレイン領域 31 絶縁膜 32 ゲートを形成する膜 51 絶縁性基体 52 半導体部 53 側壁 54 第1のゲート絶縁膜 55 第1のゲート 56 側壁 57 第2のゲート絶縁膜 58 第2のゲート 59 第1のソース・ドレイン領域 60 第2のソース・ドレイン領域 61 基板 65 絶縁膜 66 ゲートを形成する膜 81 1 MOS transistor 2 MOS transistor 3 MOS transistor 4 MOS transistor 5 MOS transistor 6 MOS transistor 11 semiconductor substrate (e.g., a single crystal silicon substrate) 14 groove 15 side wall 16 bottom 17 a first gate insulating film 18 first gate 19 first film 51 insulating substrate 52 to form the source and drain regions 20 side wall 21 bottom 22 second gate insulating film 23 and the second gate 24 and the second source-drain region 25 third source and drain regions 31 insulating film 32 the gate of the semiconductor unit 53 side wall 54 first gate insulating film 55 first gate 56 side wall 57 a second gate insulating film 58 second gate 59 the first source-drain region 60 and the second source-drain region 61 substrate 65 insulation film 81 for forming the film 66 gate 間絶縁膜 83 裏面配線 85 表面配線 During insulating film 83 backside interconnect 85 surface wiring

Claims (5)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板に形成した溝と、 前記溝の一方側の側壁とこの一方側の側壁側における当該溝の底面とに設けた第1のゲート絶縁膜と、 前記第1のゲート絶縁膜の表面に設けた第1のゲートと、 前記溝に対して前記第1のゲート絶縁膜側の前記半導体基板の上層に形成した第1のソース・ドレイン領域と、 前記溝の他方側の側壁とこの他方側の側壁側における当該溝の底面とに設けた第2のゲート絶縁膜と、 前記第2のゲート絶縁膜の表面に設けた第2のゲートと、 前記溝に対して前記第2のゲート絶縁膜側の前記半導体基板の上層に形成した第2のソース・ドレイン領域と、 前記第1のゲートと前記第2のゲートとの間の前記半導体基板の上層に形成した第3のソース・ドレイン領域とよりなることを特徴とするMOSトラ And 1. A trench formed in a semiconductor substrate, one side wall of the first gate insulating film provided on the bottom surface of the grooves in the side wall of the one side, the first gate insulating said groove a first gate provided on the surface of the film, a first source-drain region formed in an upper layer of the semiconductor substrate of the first gate insulating film side with respect to the groove, the other side wall of the groove and a second gate insulating film provided on the bottom surface of the grooves in the side wall of the other side, a second gate provided on the surface of the second gate insulating film, said second to said grooves third source of which is formed on the upper layer of the semiconductor substrate between the second source-drain region formed in an upper layer of the semiconductor substrate of the gate insulating film side, and the first gate and the second gate of and the drain region and the MOS tiger which is characterized more made it ジスタ。 Register.
  2. 【請求項2】 半導体基板に溝を形成する第1の工程と、 少なくとも前記溝の内壁に絶縁膜とゲートを形成する膜とを積層する状態に成膜した後、エッチバックによって、前記溝の一方側の側壁とこの一方側の側壁側における当該溝の底面とに前記絶縁膜を介して上記ゲートを形成する膜で第1のゲートを形成するとともに、当該溝の他方側の側壁とこの他方側の側壁側における当該溝の底面とに前記絶縁膜を介して上記ゲートを形成する膜で第2のゲートを形成し、続いて前記第1のゲートの裏面側に前記絶縁膜で第1のゲート絶縁膜を形成するとともに、前記第2のゲートの裏面側に前記絶縁膜で第2のゲート絶縁膜を形成する第2の工程と、 前記溝に対して前記第1のゲート絶縁膜側の前記半導体基板の上層に導電性不純物を導入して 2. A first step of forming a trench in a semiconductor substrate, after forming the state of laminating a film forming the inner wall insulating film and the gate of at least said groove, by etch back of the groove Meanwhile with through the insulating film on the bottom surface of the trench sidewall on the side with the side wall of the one side forming a first gate a film for forming the gate, the other to the other side wall of the groove through the insulating film on the bottom surface of the grooves in the side wall of the side to form a second gate a film for forming the gate, followed by the first an insulating film on the back side of the first gate to form a gate insulating film, a second step of forming a second gate insulating film in the insulating film on the back surface side of the second gate, the first gate insulating film side with respect to the groove introducing a conductive impurity into the upper layer of the semiconductor substrate 1のソース・ドレイン領域を形成するとともに、前記溝に対して第2のゲート絶縁膜側の前記半導体基板の上層に導電性不純物を導入して第2のソース・ドレイン領域を形成し、かつ前記第1のゲートと前記第2のゲートとの間の前記半導体基板の上層に導電性不純物を導入して第3のソース・ And forming source and drain regions of the 1, to form a second source-drain region by introducing a conductive impurity into the upper layer of the semiconductor substrate of the second gate insulating film side with respect to the groove, and wherein the third source of introducing conductive impurities into the upper layer of the semiconductor substrate between the first gate second gate
    ドレイン領域を形成する第3の工程とよりなることを特徴とするMOSトランジスタの製造方法。 Method for manufacturing a MOS transistor, characterized by comprising further a third step of forming a drain region.
  3. 【請求項3】 絶縁性基体の上層に設けた半導体部と、 前記半導体部の一方側の側壁に設けた第1のゲート絶縁膜と、 前記半導体部とは反対側の前記第1のゲート絶縁膜面に設けた第1のゲートと、 前記半導体部の他方側の側壁に設けた第2のゲート絶縁膜と、 前記半導体部とは反対側の前記第2のゲート絶縁膜面に設けた第2のゲートと、 前記半導体部の上層に設けた第1のソース・ドレイン領域と、 前記半導体部の下層に設けた第2のソース・ドレイン領域とよりなることを特徴とするMOSトランジスタ。 3. A semiconductor unit provided on the upper layer of the insulating substrate, a first gate insulating film provided on one side wall of the semiconductor portion, opposite the first gate insulation and the semiconductor portion a first gate provided on the film surface, and a second gate insulating film provided on the side wall of the other side of the semiconductor unit, the the said semiconductor portion provided on the second gate insulating film surface opposite and second gate, said first source-drain region provided in the upper layer of the semiconductor unit, MOS transistors, wherein more becomes possible second source-drain regions formed below the semiconductor unit.
  4. 【請求項4】 基板上に半導体部を設ける第1の工程と、 前記半導体部の側壁に絶縁膜とゲートを形成する膜とを積層する状態に成膜した後、少なくとも前記半導体部の一方側の側壁に前記絶縁膜を介して前記ゲートを形成する膜で第1のゲートを形成するとともに当該半導体部の他方側の側壁に前記絶縁膜を介して前記ゲートを形成する膜で第2のゲートを形成し、続いて前記絶縁膜で、前記第1のゲートの半導体部側に第1のゲート絶縁膜を形成するとともに前記第2のゲートの半導体部側に第2のゲート絶縁膜を形成する第2の工程と、 前記半導体部の上層に導電性不純物を導入して第1のソース・ドレイン領域を設ける第3の工程と、 前記第1のソース・ドレイン領域側の全面に絶縁性基体を形成した後、前記基板を除去する第4の A first step of wherein providing a semiconductor portion on the substrate, after forming the state of laminating a film for forming a sidewall insulating film and the gate of the semiconductor unit, one side of at least the semiconductor portion the semiconductor portion of the second gate in the film to form the gate through the insulating film on the side wall on the other side with through the insulating film on the sidewall of a first gate a film for forming the gate form, followed by in the insulating film, forming a second gate insulating film on the semiconductor portion of the second gate to form a first gate insulating film on the semiconductor portion of the first gate a second step, a third step of providing a first source-drain region by introducing a conductive impurity into the upper layer of the semiconductor unit, the entire surface insulating substrate of said first source-drain region side after formation, the fourth of removing the substrate 工程と、 前記第1のソース・ドレイン領域を形成した側とは反対側の第1の半導体部に導電性不純物を導入して第2のソース・ドレイン領域を設ける第4の工程とよりなることを特徴とするMOSトランジスタの製造方法。 A step, to become more a fourth step of forming a second source-drain region by introducing conductive impurities in the first semiconductor section opposite to the first source and drain regions formed by the side of method for manufacturing a MOS transistor according to claim.
  5. 【請求項5】 請求項3記載のMOSトランジスタにおいて、 前記MOSトランジスタの第2のソース・ドレイン領域側に設けた層間絶縁膜と、 前記層間絶縁膜を介して、前記第2のソース・ドレイン領域に接続する表面配線と、 前記MOSトランジスタの裏面側に形成された絶縁性基体を介して、前記MOSトランジスタの第1のソース・ 5. A MOS transistor according to claim 3, wherein an interlayer insulating film provided on the second source-drain region side of the MOS transistor via the interlayer insulating film, said second source-drain region and the surface wiring connected to, via an insulating substrate formed on the back surface side of the MOS transistor, a first source of said MOS transistor
    ドレイン領域に接続する裏面配線とを設けたことを特徴とするMOSトランジスタ。 MOS transistors, characterized by comprising a back wiring connected to the drain region.
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